JP2012128908A - 不揮発性半導体記憶装置及びそのベリファイ方法 - Google Patents
不揮発性半導体記憶装置及びそのベリファイ方法 Download PDFInfo
- Publication number
- JP2012128908A JP2012128908A JP2010279565A JP2010279565A JP2012128908A JP 2012128908 A JP2012128908 A JP 2012128908A JP 2010279565 A JP2010279565 A JP 2010279565A JP 2010279565 A JP2010279565 A JP 2010279565A JP 2012128908 A JP2012128908 A JP 2012128908A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- data
- level
- page buffer
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
【課題】フューズを用いずにベリファイ読み出しの判定をワイアードオア構成により行うことを可能とし、フューズを設けない分、チップサイズを従来に比較して低減した不揮発性半導体記憶装置を提供する。
【解決手段】本発明の不揮発性半導体記憶装置は、複数のビット線及び複数のワード線各々が交差し、交差した部分に不揮発性のメモリセルが配置されたメモリセルアレイと、メモリセルアレイの欠陥ビット線と置換する冗長ビット線を備える不良置換回路と、ビット線毎に設けられ、ワード線で選択されたメモリセルに書き込むまたは読み出したデータを記憶するラッチを含むページバッファと、ベリファイ処理でビット線から読み出し、ページバッファのラッチに書き込まれたデータを、複数のビット線単位で一括判定する一括判定回路と、欠陥ビット線に対応するページバッファにおけるラッチに疑似データを書き込む疑似データ書込回路とを有する。
【選択図】図1
【解決手段】本発明の不揮発性半導体記憶装置は、複数のビット線及び複数のワード線各々が交差し、交差した部分に不揮発性のメモリセルが配置されたメモリセルアレイと、メモリセルアレイの欠陥ビット線と置換する冗長ビット線を備える不良置換回路と、ビット線毎に設けられ、ワード線で選択されたメモリセルに書き込むまたは読み出したデータを記憶するラッチを含むページバッファと、ベリファイ処理でビット線から読み出し、ページバッファのラッチに書き込まれたデータを、複数のビット線単位で一括判定する一括判定回路と、欠陥ビット線に対応するページバッファにおけるラッチに疑似データを書き込む疑似データ書込回路とを有する。
【選択図】図1
Description
本発明は、不揮発性半導体記憶装置及びそのベリファイ方法に関するものである。
EEPROM(Electrically Erasable and Programmable Read Only Memory)などの大容量の不揮発性半導体記憶装置では、メモリセル数が多いため、不良となるメモリセルが存在する可能性が高く、不良救済のための冗長回路が設けられている。
この冗長回路は、例えばビットラインが不良となった場合に、不良ビットラインを置換するため、複数の置換ビットラインからなる冗長カラムセルアレイが設けられている(例えば、特許文献1参照)。
この冗長回路は、例えばビットラインが不良となった場合に、不良ビットラインを置換するため、複数の置換ビットラインからなる冗長カラムセルアレイが設けられている(例えば、特許文献1参照)。
また、NAND型EEPROMにおいて、データの読み出しを行うとき、ページ単位でデータをメモリセルから同時に読み出してシリアル出力し、データの書き込みを行うとき、1ページ単位でデータをシリアル入力し、ページ単位でメモリセルに対してデータの書き込みを行う。
書き込みデータを読み出すベリファイ読み出しの際、ページ単位でメモリセルへの書き込みが十分行われたか否かの判定を一括することが行われている。
特許文献1は、冗長回路を有するEEPROMであり、書換/読出回路(ページバッファ)がカラム単位でビット線毎に共通に配設された共通信号線に接続されている。
この共通信号線には、書き込み後のベリファイ読み出し動作において、書き込みが十分に行われたか否かの判定を、複数のカラムで一括して行うため、一括判定信号線が接続されている(ワイアードオア構成)。
書き込みデータを読み出すベリファイ読み出しの際、ページ単位でメモリセルへの書き込みが十分行われたか否かの判定を一括することが行われている。
特許文献1は、冗長回路を有するEEPROMであり、書換/読出回路(ページバッファ)がカラム単位でビット線毎に共通に配設された共通信号線に接続されている。
この共通信号線には、書き込み後のベリファイ読み出し動作において、書き込みが十分に行われたか否かの判定を、複数のカラムで一括して行うため、一括判定信号線が接続されている(ワイアードオア構成)。
ここで、不良カラムセルを冗長カラムセルと置換した後、不良カラムは動作する必要がない。しかしながら、カラムのピッチに幅に対応して書換/読出回路が配置されているため、不良カラムセルに対応する書換/読出回路の動作のみを不活性状態とする構成とすることが面積の関係からできない。すなわち、新たに不活性とするための回路構成を付け加えることは限られた面積から行うことができない。
このため、特許文献1においては、共通信号線と一括判定信号線との間に不良カラム非検出用のフューズが設けられている。
不良と判定されて冗長カラムセルと置換された不良カラムセルに対応したフューズを切断することにより、不良カラムセルの共通信号線が一括判定信号と切り離される。この結果、不良カラムセルがベリファイ読み出しの際、判定の集合から除外されることで、判定結果に悪影響を与えることが無くなる。
このため、特許文献1においては、共通信号線と一括判定信号線との間に不良カラム非検出用のフューズが設けられている。
不良と判定されて冗長カラムセルと置換された不良カラムセルに対応したフューズを切断することにより、不良カラムセルの共通信号線が一括判定信号と切り離される。この結果、不良カラムセルがベリファイ読み出しの際、判定の集合から除外されることで、判定結果に悪影響を与えることが無くなる。
しかしながら、特許文献1に示す不揮発性半導体記憶装置にあっては、各共通信号線と一括判定信号線との間にフューズが設けられることにより、チップの面積が増加してしまう。この面積増加により、不揮発性半導体記憶装置の製造原価が上昇してしまうことになる。
一方、チップの面積の増加を抑制するため、すなわちフューズの数を削減するため、カラムの置換単位を大きくすると、置換できる不良カラムセルの数が減少し、置換効率が低下することになる。これにより、置換により良品とすることができるチップ数が減少し、不揮発性半導体記憶装置の歩留まりが低下することで、製造原価が上昇することになる。
一方、チップの面積の増加を抑制するため、すなわちフューズの数を削減するため、カラムの置換単位を大きくすると、置換できる不良カラムセルの数が減少し、置換効率が低下することになる。これにより、置換により良品とすることができるチップ数が減少し、不揮発性半導体記憶装置の歩留まりが低下することで、製造原価が上昇することになる。
本発明は、このような事情に鑑みてなされたもので、フューズを用いずにベリファイ読み出しの判定をワイアードオア構成により行うことを可能とし、フューズを設けない分、チップサイズを従来に比較して低減した不揮発性半導体記憶装置及びそのベリファイ方法を提供することを目的とする。
本発明の不揮発性半導体記憶装置は、複数のビット線と複数のワード線との各々が交差し、交差した部分に不揮発性のメモリセルが配置されたメモリセルアレイと、前記メモリセルアレイにおける欠陥ビット線と置換する冗長ビット線を備える不良置換回路と、前記ビット線毎に設けられ、前記ワード線により選択された当該メモリセルに書き込むデータまたは前記メモリセルから読み出したデータを記憶するラッチを含むページバッファと、ベリファイ処理において、前記ビット線から読み出し、前記ページバッファの前記ラッチに書き込まれたデータを、複数のビット線単位で一括判定する一括判定回路と、前記ベリファイ処理において、前記欠陥ビット線と置換された冗長ビット線に対応する前記ページバッファにおける前記ラッチに疑似データを書き込む疑似データ書込回路とを有することを特徴とする。
本発明の不揮発性半導体記憶装置は、前記ベリファイ処理が消去ベリファイ処理の場合であることを特徴とする。
本発明の不揮発性半導体記憶装置は、前記疑似データ書込回路が、前記欠陥ビット線のアドレスである欠陥アドレスを記憶する冗長アドレス設定部と、ビット線の処理アドレスを設定し、当該処理アドレスを1つずつインクリメントするアドレスレジスタと、前記欠陥アドレスと、前記処理アドレスとを比較し、一致していることを検出すると、一致信号を出力する判定部と、前記一致信号が供給されると、前記欠陥アドレスと一致した処理アドレスの前記ビット線に対応する前記ページバッファにおける前記ラッチに疑似データを書き込むイレーズインヒビット生成回路とをさらに有していることを特徴とする。
本発明の不揮発性半導体記憶装置は、前記疑似データ書込回路が、前記ラッチにデータを書き込むための書込線に対し、外部から入力されるデータと前記イレーズインヒビット生成回路からの疑似データとのいずれを出力するかのスイッチ回路をさらに有し、前記一致信号が入力されると前記疑似データを前記書込線に出力することを特徴とする。
本発明の不揮発性半導体記憶装置は、前記イレーズインヒビット生成回路が、前記処理アドレスにより前記欠陥ビット線を選択し、当該欠陥ビット線に対応する前記ページバッファの前記ラッチにデータを書き込むトランジスタに対して、当該トランジスタをオン状態とする書き込み信号を出力することを特徴とする。
本発明の不揮発性半導体記憶装置のベリファイ方法は、複数のビット線と複数のワード線との各々が交差し、交差した部分に不揮発性のメモリセルが配置されたメモリセルアレイと、前記メモリセルアレイにおける欠陥ビット線と置換する冗長ビット線を備える不良置換回路とを有する不揮発性半導体記憶装置に対するベリファイ方法であり、前記ビット線毎に設けられたページバッファのラッチに対し、前記ワード線により選択された当該メモリセルに書き込むデータまたは前記メモリセルから読み出したデータを記憶する過程と、前記ビット線から読み出し、前記ページバッファの前記ラッチに書き込まれたデータを、複数のビット線単位で一括判定回路により一括判定する過程と、前記欠陥ビット線と置換された冗長ビット線に対応する前記ページバッファにおける前記ラッチに疑似データを疑似データ書込回路により書き込む過程とを有することを特徴とする。
本発明は、冗長カラムセルと置換された不良カラムセルに対応するページバッファのラッチに対し、不良を示すデータを、正常を示す疑似データに書き換えるため、フューズを用いずにベリファイ読み出しの判定をワイアードオア構成により行うことが可能となる。
このため、本発明によれば、フューズを用いないため、フューズを配置する領域を必要とせず、従来に比較してチップサイズを低減することができる。
このため、本発明によれば、フューズを用いないため、フューズを配置する領域を必要とせず、従来に比較してチップサイズを低減することができる。
以下、図面を参照して、本発明の実施の形態について説明する。図1は、この発明の一実施形態による不揮発性半導体記憶装置であるNAND型EEPROMの構成例を示す概略ブロック図である。また、図2はメモリセルアレイ11あるいは冗長カラムセルアレイ12の構成を示す図である。
メモリセルアレイ11あるいは冗長カラムセルアレイ12は、図2に示すように、複数のスタックゲート構造のトランジスタ、すなわち電気的書き換え可能な不揮発性メモリセルMC0からMCmをカラム方向(列方向)に直列接続して、ビット線毎のNANDセルアレイNAが行方向(図2のビット線BLの配列方向)に複数個配置されたブロックBLC単位に形成されている。また、行方向にNANDセルアレイNAが複数個配置された構成において、同一行に配置された不揮発性メモリ各々のゲートには、ビット線BLに直行したワード線WLが接続されている。また、ブロックBLCは、ビット線の配線方向に複数個(BLC1〜BLCp)配置されている。このブロックBLCは、メモリセルのデータの消去単位で設けられている。本実施形態においては、例えば、メモリセルとして、フローティングゲートと半導体基板との間のゲート酸化膜をトンネル酸化膜としたフローティングゲート型トランジスタを用いている。メモリセルは、消去状態のとき閾値が負のディプレッション型のトランジスタとなり、データは「1」であり、書き込み状態のとき閾値が正のエンハンスメント型のトランジスタとなり、データは「0」である。
メモリセルアレイ11あるいは冗長カラムセルアレイ12は、図2に示すように、複数のスタックゲート構造のトランジスタ、すなわち電気的書き換え可能な不揮発性メモリセルMC0からMCmをカラム方向(列方向)に直列接続して、ビット線毎のNANDセルアレイNAが行方向(図2のビット線BLの配列方向)に複数個配置されたブロックBLC単位に形成されている。また、行方向にNANDセルアレイNAが複数個配置された構成において、同一行に配置された不揮発性メモリ各々のゲートには、ビット線BLに直行したワード線WLが接続されている。また、ブロックBLCは、ビット線の配線方向に複数個(BLC1〜BLCp)配置されている。このブロックBLCは、メモリセルのデータの消去単位で設けられている。本実施形態においては、例えば、メモリセルとして、フローティングゲートと半導体基板との間のゲート酸化膜をトンネル酸化膜としたフローティングゲート型トランジスタを用いている。メモリセルは、消去状態のとき閾値が負のディプレッション型のトランジスタとなり、データは「1」であり、書き込み状態のとき閾値が正のエンハンスメント型のトランジスタとなり、データは「0」である。
また、ビット線BL(BL0〜BLn)と、NANDセルアレイNAの一方の端部との間には、ビット線BLとNANDセルアレイNAの一方の端部とを、接続または非接続とする選択トランジスタSG1が介挿されている。共通ソース線CSLとNANDセルアレイNAの他方の端部との間には、ビット線BLとNANDセルアレイNAの一方の端部とを、接続または非接続とする選択トランジスタSG2が介挿されている。選択トランジスタSG1及びSG2は、Nチャネル型のMOSトランジスタであり、ゲート電極に対して、ワード線WLと平行して配設される選択ゲート信号VSSL及びVGSLの配線が接続されている。不揮発性メモリセルMCに対してアクセス(データの読み出し、書き込み)する場合、選択ゲート信号VSSL及びVGSLが「H」レベルとなる。これにより、NANDセルアレイの一端がビット線BLに接続され、他端が共通ソース線CSLに接続される。
上述した1本のワード線WLにより選択される不揮発性メモリセルMCの範囲が書き込み及び読み出しの単位となる1ページである。また、上述したように、データ消去のブロックは、複数のNANDセルアレイNA、もしくは複数ページにより構成されている。
上述した1本のワード線WLにより選択される不揮発性メモリセルMCの範囲が書き込み及び読み出しの単位となる1ページである。また、上述したように、データ消去のブロックは、複数のNANDセルアレイNA、もしくは複数ページにより構成されている。
図1に戻り、メモリセルアレイ11と、冗長カラムセルアレイ12とは隣接して設けられ、同一行に配置された不揮発性メモリセルMCのゲートに対し、ワード線WLは共通に接続されている。
ページバッファ群13は、ページ単位のデータの書き込み及び読み出しを行うため、ビット線BL毎に設けられたページバッファPB(後述)の複数から構成されている。このぺージバッファ群13におけるページバッファPBの各々は、それぞれのビット線に接続され、接続されたビット線の電位を増幅して判定するセンスアンプ回路として用いるラッチ回路を有する。
ロウデコーダ14は、メモリセルアレイ11及び冗長カラムセルアレイ12のワード線WLの選択を行う。
カラムデコーダ15は、メモリセルアレイ11及び冗長カラムセルアレイ12のビット線BL及びページバッファPBの選択を行う。
電圧生成回路16は、不揮発性メモリセルMCに対するデータの書き換え、消去及び読み出しに用いられる各種電圧を電源電圧から昇圧動作等により生成する。
ページバッファ群13は、ページ単位のデータの書き込み及び読み出しを行うため、ビット線BL毎に設けられたページバッファPB(後述)の複数から構成されている。このぺージバッファ群13におけるページバッファPBの各々は、それぞれのビット線に接続され、接続されたビット線の電位を増幅して判定するセンスアンプ回路として用いるラッチ回路を有する。
ロウデコーダ14は、メモリセルアレイ11及び冗長カラムセルアレイ12のワード線WLの選択を行う。
カラムデコーダ15は、メモリセルアレイ11及び冗長カラムセルアレイ12のビット線BL及びページバッファPBの選択を行う。
電圧生成回路16は、不揮発性メモリセルMCに対するデータの書き換え、消去及び読み出しに用いられる各種電圧を電源電圧から昇圧動作等により生成する。
入出力回路17は、外部から供給されるアドレスをアドレスレジスタ19へ出力し、外部から供給されるコマンドを示すコマンドデータをコマンドレジスタ18へ出力し、外部から入力される制御信号を制御回路20へ出力する。
また、入出力回路17は、外部から入力されるデータをページバッファ群13のページバッファ各々へ出力、あるいはページバッファ群13を介し、不揮発性メモリセルMCから読み出されたデータを外部に出力する。
アドレスレジスタ19は、入出力回路17から入力されるアドレスを保持し、保持したアドレスをロウデコーダ14及びカラムデコーダ15へ出力する。
コマンドレジスタ18は、入出力回路17から入力されるコマンドデータにより表されるコマンドデータを保持する。
また、入出力回路17は、外部から入力されるデータをページバッファ群13のページバッファ各々へ出力、あるいはページバッファ群13を介し、不揮発性メモリセルMCから読み出されたデータを外部に出力する。
アドレスレジスタ19は、入出力回路17から入力されるアドレスを保持し、保持したアドレスをロウデコーダ14及びカラムデコーダ15へ出力する。
コマンドレジスタ18は、入出力回路17から入力されるコマンドデータにより表されるコマンドデータを保持する。
制御回路20は、入出力回路17から入力する制御信号及びコマンドレジスタ18から供給されるコマンドデータにより、不揮発性メモリセルMCに対するデータの書き込み、読み出し、消去などの動作、及びベリファイの動作の制御を行う。
例えば、制御信号は、外部クロック信号、チップイネーブル信号、コマンドラッチイネーブル信号、アドレスラッチイネーブル信号、書き込みイネーブル信号、読み出しイネーブル信号などである。制御回路20は、これらの制御信号により、コマンドデータの示す動作モードに応じて、各回路に対して内部制御信号を出力する。
例えば、制御信号は、外部クロック信号、チップイネーブル信号、コマンドラッチイネーブル信号、アドレスラッチイネーブル信号、書き込みイネーブル信号、読み出しイネーブル信号などである。制御回路20は、これらの制御信号により、コマンドデータの示す動作モードに応じて、各回路に対して内部制御信号を出力する。
冗長アドレス設定部21は、冗長カラムセルアレイ12の冗長カラムセルと置換した、メモリセルアレイ11における不良カラムセルのカラムアドレスを示す冗長アドレスが記憶されている。
判定部22は、アドレスレジスタ19から入力されるカラムアドレスと、冗長アドレス設定部21に記憶されているカラムアドレスと比較して一致した場合、冗長カラムセルのアドレスを含む置換制御信号をカラムデコーダ15に出力し、一致したカラムアドレスを冗長カラムセルのアドレスに置き換えるよう、カラムデコーダ15を制御する。
判定部22は、アドレスレジスタ19から入力されるカラムアドレスと、冗長アドレス設定部21に記憶されているカラムアドレスと比較して一致した場合、冗長カラムセルのアドレスを含む置換制御信号をカラムデコーダ15に出力し、一致したカラムアドレスを冗長カラムセルのアドレスに置き換えるよう、カラムデコーダ15を制御する。
MUX23は、通常動作モードの書き込み処理の場合、ページバッファ群13におけるページバッファに接続されたデータ書込線と入出力回路17とを接続させ、消去(イレーズ)ベリファイモードの場合、ページバッファ群13におけるページバッファに接続されたデータ書込線とイレーズインヒビット生成回路24とを接続させる切り替えスイッチである。
すなわち、MUX23は、制御回路20からの切替信号により、ページバッファの13のデータ書込線に対して、入出力回路17またはイレーズインヒビット生成回路24のいずれを接続するかの切替を行う。
すなわち、MUX23は、制御回路20からの切替信号により、ページバッファの13のデータ書込線に対して、入出力回路17またはイレーズインヒビット生成回路24のいずれを接続するかの切替を行う。
イレーズインヒビット生成回路24は、消去ベリファイモードの場合、アドレスレジスタ19のカラムアドレスと、冗長アドレス設定部21に記憶されている冗長アドレスとが一致した場合、ページバッファ群13に書き込む疑似データを生成する。
また、判定部22は、置換制御信号の示すカラムアドレスではなく、アドレスレジスタ19から供給されるカラムアドレスによりパージバッファ群13におけるページバッファ(後述するページバッファPB)を選択するように、カラムデコーダ15の制御を行う。
また、判定部22は、置換制御信号の示すカラムアドレスではなく、アドレスレジスタ19から供給されるカラムアドレスによりパージバッファ群13におけるページバッファ(後述するページバッファPB)を選択するように、カラムデコーダ15の制御を行う。
一括判定回路25は、半導体記憶装置における全てのぺージバッファ群13におけるページバッファに共通に設けられ、複数のページバッファからなるページバッファ群13の書き込み及び消去のデータを一括して判定し、検出結果を検出データとして、入出力回路17のデータ入出力端子から出力する。
すなわち、一括判定回路25は、ページバッファ群13における全てのページバッファのラッチ出力が書き込みを示すデータが書き込まれているか、あるいは消去を示すデータが書き込まれているかを、後述するオア構成により一括して検出する。
すなわち、一括判定回路25は、ページバッファ群13における全てのページバッファのラッチ出力が書き込みを示すデータが書き込まれているか、あるいは消去を示すデータが書き込まれているかを、後述するオア構成により一括して検出する。
次に、図3は、図1におけるページバッファ群13の周辺回路の詳細な構成例を示す図である。メモリセルアレイ11は複数、例えば64個のブロックBLC[63:0]に分割され、それぞれのブロックBLCにおけるNANDセルアレイNAの各々が、ビット線BL(BL[32767:0])のそれぞれに共通に接続されている。また、ページバッファ13は、8本のビット線からなるサブユニットSUNIT[4095:0]単位、すなわち4096個に分割されている。
転送回路PBTの各々は、サブユニットSUNITそれぞれに設けられている。例えば、転送回路PBT0は、サブユニットSUNIT0に設けられている。
転送回路PBTは、カラムアドレスDY2[7:0]及びDY3[7:0]により、サブユニットSUNIT0からSBLK4095のいずれのページバッファPB[7:0]を書込線DINBUS、あるいは読出線DOUTBUSに接続するかを選択する。ここで、カラムアドレスDY2[7:0]、DY3[7:0]、DY1W[7:0]及びDY1R[7:0]は、アドレスがデコードされた制御信号である。
転送回路PBTの各々は、サブユニットSUNITそれぞれに設けられている。例えば、転送回路PBT0は、サブユニットSUNIT0に設けられている。
転送回路PBTは、カラムアドレスDY2[7:0]及びDY3[7:0]により、サブユニットSUNIT0からSBLK4095のいずれのページバッファPB[7:0]を書込線DINBUS、あるいは読出線DOUTBUSに接続するかを選択する。ここで、カラムアドレスDY2[7:0]、DY3[7:0]、DY1W[7:0]及びDY1R[7:0]は、アドレスがデコードされた制御信号である。
また、データ書込線DINBUS及びデータ読出線DOUTBUSは、後述するカラムユニット毎に1本ずつ設けられているため、64本(DINBUS[63:0]、DOUTBUS[63:0])ずつ存在する。ここで、カラムユニット(CUNIT0からCUNIT63)の各々は64個のサブユニットSUNITから構成されており、例えば、サブユニットSUNIT0からSUNIT63、SUNIT64からSUNIT127、…、SUNIT4032からSUNIT4095の各々のグループがカラムユニットCUNIT0からCUNIT63を生成している。以下の説明においては、代表してカラムユニットCUNIT0の動作を説明するが、他のCUNIT1からCUNIT63も同様の構成及び動作を行う。
チャージ回路26は、通常動作モードにおける読み出しの際、データ読出線DOUTBUS[63:0]の各々を所定の電圧にプリチャージし、消去ベリファイにおける検出結果の読出の際、オア構成の出力となる共通ベリファイ判定信号線VERIFYPASSを所定の電圧にプリチャージする。図3には、入出力回路17とパッド100とが1つずつしか記載されていないが、実際は64個のカラムユニットCUNIT0からCUNIT63に対し、パッド100が8個または16個設けられており、カラムユニットCUNIT0からCUNIT63の各々と入出力回路17との間には図示しないマルチプレクサ回路が設けられている。
チャージ回路26は、通常動作モードにおける読み出しの際、データ読出線DOUTBUS[63:0]の各々を所定の電圧にプリチャージし、消去ベリファイにおける検出結果の読出の際、オア構成の出力となる共通ベリファイ判定信号線VERIFYPASSを所定の電圧にプリチャージする。図3には、入出力回路17とパッド100とが1つずつしか記載されていないが、実際は64個のカラムユニットCUNIT0からCUNIT63に対し、パッド100が8個または16個設けられており、カラムユニットCUNIT0からCUNIT63の各々と入出力回路17との間には図示しないマルチプレクサ回路が設けられている。
カラムデコーダ15は、64個のサブユニットSUNITからなるカラムユニット(CUNIT0からCUNIT63)の各々に対して共通に、カラムアドレスDY1W[7:0]、DY1R[7:0]を供給し、転送回路PBT[63:0]の各々に対してDY2[7:0]及びDY3[7:0]を供給している。
また、カラムアドレスDY1W[7:0]、DY1R[7:0]各々は、それぞれサブユニット内のページバッファPB[7:0]に供給されている。例えば、ページバッファPB0にはカラムアドレスDY1W0、DY1R0が供給されている。
カラムアドレスDY1W[7:0]、DY1R[7:0]は、各サブユニットSUNIT内のいずれのページバッファ群13と転送回路PBTとを接続するかの選択を行うために用いられる(後述)。
また、カラムアドレスDY1W[7:0]、DY1R[7:0]各々は、それぞれサブユニット内のページバッファPB[7:0]に供給されている。例えば、ページバッファPB0にはカラムアドレスDY1W0、DY1R0が供給されている。
カラムアドレスDY1W[7:0]、DY1R[7:0]は、各サブユニットSUNIT内のいずれのページバッファ群13と転送回路PBTとを接続するかの選択を行うために用いられる(後述)。
上述したカラムアドレスDY1W[7:0]、DY1R[7:0]、DY2[7:0]及びDY3[7:0]により、カラムユニット毎に1本のビット線BLが選択され、入出力回路17は、選択されたビット線BLに対応するページバッファ群13におけるページバッファからデータを読み出し、パッド100を介して外部に出力する。
しかしながら、共通ベリファイ判定信号線VERIFYPASSは、64個のカラムユニットCUNIT0からCUNIT63における全てのページバッファ群13におけるページバッファに共通に接続されている。
しかしながら、共通ベリファイ判定信号線VERIFYPASSは、64個のカラムユニットCUNIT0からCUNIT63における全てのページバッファ群13におけるページバッファに共通に接続されている。
次に、図4は、カラムユニットCUNIT0における1つのサブユニットSUNIT、例えばサブユニットSUNIT0の構成例を示す図である。
サブユニットSUNIT0は、ページバッファPB0からPB7(すなわち、PB[7:0])を有している。
ページバッファPB0にはビットラインBL0が接続され、ページバッファPB1にはビットラインBL1が接続され、…、ページバッファPB7にはビットラインBL7が接続されている。
サブユニットSUNIT0は、ページバッファPB0からPB7(すなわち、PB[7:0])を有している。
ページバッファPB0にはビットラインBL0が接続され、ページバッファPB1にはビットラインBL1が接続され、…、ページバッファPB7にはビットラインBL7が接続されている。
ページバッファPBは、いずれも同様の構成をしており、一例として以下にページバッファPB0を説明する。
ページバッファPB0は、トランジスタ31、32、33、34、35、36、37、38、39、40、41、42、43及び44と、ラッチLTから構成されている。
ここで、トランジスタ31及び32は、Pチャネル型MOS(Metal Oxide Semiconductor )トランジスタである。一方、トランジスタ33から44は、Nチャネル型MOSトランジスタである。
また、ラッチLTは、インバータIV1及びIV2から構成されている。ここで、インバータIV1は、出力端子が接続点N2においてインバータIV2の入力端子に接続され、入力端子が接続点N1においてインバータIV2の出力端子に接続されている。
ページバッファPB0は、トランジスタ31、32、33、34、35、36、37、38、39、40、41、42、43及び44と、ラッチLTから構成されている。
ここで、トランジスタ31及び32は、Pチャネル型MOS(Metal Oxide Semiconductor )トランジスタである。一方、トランジスタ33から44は、Nチャネル型MOSトランジスタである。
また、ラッチLTは、インバータIV1及びIV2から構成されている。ここで、インバータIV1は、出力端子が接続点N2においてインバータIV2の入力端子に接続され、入力端子が接続点N1においてインバータIV2の出力端子に接続されている。
トランジスタ31は、ソースが電源配線に接続され、ゲートに制御信号PLOADの配線が接続され、ドレインがトランジスタ33のゲートに接続されている。
トランジスタ32は、ソースが電源配線に接続され、ゲートに制御信号PBRSTの配線が接続され、ドレインがトランジスタ33のドレインに接続点N1において接続されている。
トランジスタ33は、ソースがトランジスタ34のドレインに接続されている。
トランジスタ34は、ゲートが制御信号PBLCHの配線に接続され、ソースが接地されている。
トランジスタ32は、ソースが電源配線に接続され、ゲートに制御信号PBRSTの配線が接続され、ドレインがトランジスタ33のドレインに接続点N1において接続されている。
トランジスタ33は、ソースがトランジスタ34のドレインに接続されている。
トランジスタ34は、ゲートが制御信号PBLCHの配線に接続され、ソースが接地されている。
トランジスタ35は、ドレインが共通ベリファイ判定信号線VERIFYPASSに接続され、ゲートが接続点N1に接続され、ソースがトランジスタ36のドレインに接続されている。
トランジスタ36は、ゲートが制御信号PVTRの配線に接続され、ソースが接地されている。
トランジスタ37は、ドレインが共通ベリファイ判定信号線VERIFYPASSに接続され、ゲートが接続点N2に接続され、ソースがトランジスタ38のドレインに接続されている。
トランジスタ38は、ゲートが制御信号EVTRの配線に接続され、ソースが接地されている。
トランジスタ36は、ゲートが制御信号PVTRの配線に接続され、ソースが接地されている。
トランジスタ37は、ドレインが共通ベリファイ判定信号線VERIFYPASSに接続され、ゲートが接続点N2に接続され、ソースがトランジスタ38のドレインに接続されている。
トランジスタ38は、ゲートが制御信号EVTRの配線に接続され、ソースが接地されている。
トランジスタ41は、ドレインがビット線BL0に接続され、ゲートが制御信号BLSLTに接続され、ソースがトランジスタ31のソースと接続点SOで接続されている。
トランジスタ42は、ドレインがビット線BL0に接続され、ゲートが制御信号PDISの配線が接続され、ソースが接地されている。
トランジスタ40は、ドレインがトランジスタ41のソースに接続点SOにおいて接続され、ゲートが制御信号PBGMの配線に接続され、ソースが接続点N2に接続されている。
トランジスタ39は、ドレインが接続点N2に接続され、ゲートがカラムアドレスDY1W0の配線に接続され、ソースが転送回路PBT0に接続されている。
トランジスタ43は、ドレインが転送回路PBT0に接続され、ゲートがカラムアドレスDY1R0の配線に接続され、ソースがトランジスタ44のドレインに接続されている。
トランジスタ44は、ゲートが接続点N2に接続され、ソースが接地されている。
ページバッファPB1、…、PB7も、上述したページバッファPB0と同様の構成である。
トランジスタ42は、ドレインがビット線BL0に接続され、ゲートが制御信号PDISの配線が接続され、ソースが接地されている。
トランジスタ40は、ドレインがトランジスタ41のソースに接続点SOにおいて接続され、ゲートが制御信号PBGMの配線に接続され、ソースが接続点N2に接続されている。
トランジスタ39は、ドレインが接続点N2に接続され、ゲートがカラムアドレスDY1W0の配線に接続され、ソースが転送回路PBT0に接続されている。
トランジスタ43は、ドレインが転送回路PBT0に接続され、ゲートがカラムアドレスDY1R0の配線に接続され、ソースがトランジスタ44のドレインに接続されている。
トランジスタ44は、ゲートが接続点N2に接続され、ソースが接地されている。
ページバッファPB1、…、PB7も、上述したページバッファPB0と同様の構成である。
転送回路PBT0は、サブユニットSUNIT0に設けられており、ページバッファPB0からPB7におけるトランジスタ39のソースと書込線DINBUS0との接続及び非接続を制御し、またトランジスタ43のドレインと読出線DOUTBUS0との接続及び非接続を制御する。
転送回路PBT0は、nチャネル型MOSトランジスタであるトランジスタ51及び52と、アンド回路50とから構成されている。
トランジスタ51は、ドレインがページバッファPB0からPB7におけるトランジスタ39のソースに共通に接続され、ゲートがアンド回路50の出力に接続され、ソースが書込線DINBUS0に接続されている。
トランジスタ52は、ドレインがページバッファPB0からPB7におけるトランジスタ43のドレインに共通に接続され、ソースが読出線DOUTBUSに接続されている。
アンド回路50は、カラムデコーダ15からカラムアドレスDY2[7:0]及びDY3[7:0]の各々が対応する入力端子に供給され、カラムアドレスがサブユニットSUNIT0を示すデータのとき、トランジスタ51及び52をオン状態とする(「H」レベルの信号をトランジスタ51及び52のゲートに対して出力する)。
転送回路PBT0は、nチャネル型MOSトランジスタであるトランジスタ51及び52と、アンド回路50とから構成されている。
トランジスタ51は、ドレインがページバッファPB0からPB7におけるトランジスタ39のソースに共通に接続され、ゲートがアンド回路50の出力に接続され、ソースが書込線DINBUS0に接続されている。
トランジスタ52は、ドレインがページバッファPB0からPB7におけるトランジスタ43のドレインに共通に接続され、ソースが読出線DOUTBUSに接続されている。
アンド回路50は、カラムデコーダ15からカラムアドレスDY2[7:0]及びDY3[7:0]の各々が対応する入力端子に供給され、カラムアドレスがサブユニットSUNIT0を示すデータのとき、トランジスタ51及び52をオン状態とする(「H」レベルの信号をトランジスタ51及び52のゲートに対して出力する)。
チャージ回路26は、pチャネル型MOSトランジスタであるトランジスタ53及び54から構成されている。
トランジスタ53は、ソースが電源配線に接続され、ゲートが制御信号VERIFYBの配線に接続され、ドレインが共通ベリファイ判定信号線VERIFYPASSに接続されている。
トランジスタ54は、ソースが電源配線に接続され、ゲートが制御信号BUSPCの配線に接続され、ドレインが読出線DOUTBUS0に接続されている。
トランジスタ53は、ソースが電源配線に接続され、ゲートが制御信号VERIFYBの配線に接続され、ドレインが共通ベリファイ判定信号線VERIFYPASSに接続されている。
トランジスタ54は、ソースが電源配線に接続され、ゲートが制御信号BUSPCの配線に接続され、ドレインが読出線DOUTBUS0に接続されている。
次に、図5は各ブロックBLC内におけるビット線BLのオープンあるいは隣接するビット線BLのショートにより、冗長カラムセルと置換されたカラムセルの書き込み、消去ベリファイの判定に与える影響を説明する図である。
また、図6は不揮発性メモリセルに記憶されているデータの読み出し、書き込み及び消去ベリファイにおいて、図4のラッチLTにおける接続点N1及びN2の状態を示すテーブルである。
図4、図5及び図6を用いて、ページバッファPB0の動作を以下に説明する。
また、図6は不揮発性メモリセルに記憶されているデータの読み出し、書き込み及び消去ベリファイにおいて、図4のラッチLTにおける接続点N1及びN2の状態を示すテーブルである。
図4、図5及び図6を用いて、ページバッファPB0の動作を以下に説明する。
<読み出し時>
読み出し時において、外部から読み出しを示すコマンドデータが入力され、コマンドレジスタ18に読み出しモードとするデータが設定され、このデータに基づいて制御回路20が各回路を制御する制御信号を出力する。初期状態においては、制御回路20は、制御信号PDIS、BLSLT、PPGM、PBLCH、PVTR、EVTRを「L」レベルとし、制御信号PLOAD、PBRSTを「H」レベルとしている。
また、カラムアデコーダ15は、カラムアドレスDYIW0及びDY1R0を「L」レベルとしている。
制御回路20は、制御信号PBRSTを「L」レベルに変化させ、強制的に接続点N1に「H」レベルのデータを与え、不揮発性メモリセルMCからデータを読み出す前準備のリセット(RESET)動作を行う。これにより、ラッチLTに接続点N1が「H」レベル、接続点N2に「L」レベルのデータを書き込み、リセット時のデータを記憶させる。
そして、制御回路20は、制御信号PBRSTを「H」レベルに変化させ、トランジスタ32をオフ状態とし、図6に示すデータ設定としてリセット処理を終了する。
読み出し時において、外部から読み出しを示すコマンドデータが入力され、コマンドレジスタ18に読み出しモードとするデータが設定され、このデータに基づいて制御回路20が各回路を制御する制御信号を出力する。初期状態においては、制御回路20は、制御信号PDIS、BLSLT、PPGM、PBLCH、PVTR、EVTRを「L」レベルとし、制御信号PLOAD、PBRSTを「H」レベルとしている。
また、カラムアデコーダ15は、カラムアドレスDYIW0及びDY1R0を「L」レベルとしている。
制御回路20は、制御信号PBRSTを「L」レベルに変化させ、強制的に接続点N1に「H」レベルのデータを与え、不揮発性メモリセルMCからデータを読み出す前準備のリセット(RESET)動作を行う。これにより、ラッチLTに接続点N1が「H」レベル、接続点N2に「L」レベルのデータを書き込み、リセット時のデータを記憶させる。
そして、制御回路20は、制御信号PBRSTを「H」レベルに変化させ、トランジスタ32をオフ状態とし、図6に示すデータ設定としてリセット処理を終了する。
不揮発性メモリセルMCからデータを読み出す際、制御回路20は、制御信号PDISを「H」レベルとして、トランジスタ42をオン状態とし、ビット線BLの電位を一旦接地レベルに変化させる。
そして、制御回路20は、制御信号PDIS及び制御信号PLOADを「L」レベルに変化させ、制御信号BLSLTを「H」レベルに変化させる。
これにより、トランジスタ42はオフ状態となり、トランジスタ31及び41はオン状態となる。そして、トランジスタ31及び41を介してビット線BLが所定の電位にプリチャージされる。
そして、制御回路20は、制御信号PDIS及び制御信号PLOADを「L」レベルに変化させ、制御信号BLSLTを「H」レベルに変化させる。
これにより、トランジスタ42はオフ状態となり、トランジスタ31及び41はオン状態となる。そして、トランジスタ31及び41を介してビット線BLが所定の電位にプリチャージされる。
次に、制御回路20は、制御信号PLOADを「H」レベルとし、トランジスタ31をオフ状態とする。
そして、制御回路20は、制御信号PBRSTを「L」レベルに変化させ、制御信号PBLCHを「H」レベルに変化させる。
これにより、トランジスタ32及び33がオン状態となり、ロウデコーダ14が選択したワード線WLがゲートに接続されている不揮発性メモリセルMCからデータが読み出される。ここで、ロウデコーダ14は、選択したワード線WLを「L」レベルとし、選択されたワード線WL以外の全てのワード線を、電圧生成回路16が生成した電圧(例えば、5V)を印加し、選択されたワード線WL以外のワード線WLがゲートに接続された不揮発性メモリセルMCすべてをオン状態とする。
また、制御回路20は、制御信号PBLCHを「H」レベルに変化させ、トランジスタ34をオン状態とする。
そして、制御回路20は、制御信号PBRSTを「L」レベルに変化させ、制御信号PBLCHを「H」レベルに変化させる。
これにより、トランジスタ32及び33がオン状態となり、ロウデコーダ14が選択したワード線WLがゲートに接続されている不揮発性メモリセルMCからデータが読み出される。ここで、ロウデコーダ14は、選択したワード線WLを「L」レベルとし、選択されたワード線WL以外の全てのワード線を、電圧生成回路16が生成した電圧(例えば、5V)を印加し、選択されたワード線WL以外のワード線WLがゲートに接続された不揮発性メモリセルMCすべてをオン状態とする。
また、制御回路20は、制御信号PBLCHを「H」レベルに変化させ、トランジスタ34をオン状態とする。
この結果、不揮発性メモリセルMCに「0」データが書き込まれているとき、不揮発性メモリセルMCがオフ状態であり、ビット線BLが「H」レベルのままであり、トランジスタ33がオン状態にある。
このため、接続点N1の電位は、トランジスタ33及び34を介する電流により、図6に示すように「L」レベルに変化する。また、接続点N2の電位は、「H」レベルとなる。
一方、不揮発性メモリセルMCに「1」データが書き込まれているとき、不揮発性メモリセルMCがオン状態となり、ビット線BLが「L」レベルに変化し、トランジスタ33がオフ状態のままとなる。
このため、接続点N1の電位は、トランジスタ33がオフ状態であるため、接地点に対して電流が流れず、図6に示すように「H」レベルのままである。同様に、接続点N2の電位も、「L」レベルのままである。
このため、接続点N1の電位は、トランジスタ33及び34を介する電流により、図6に示すように「L」レベルに変化する。また、接続点N2の電位は、「H」レベルとなる。
一方、不揮発性メモリセルMCに「1」データが書き込まれているとき、不揮発性メモリセルMCがオン状態となり、ビット線BLが「L」レベルに変化し、トランジスタ33がオフ状態のままとなる。
このため、接続点N1の電位は、トランジスタ33がオフ状態であるため、接地点に対して電流が流れず、図6に示すように「H」レベルのままである。同様に、接続点N2の電位も、「L」レベルのままである。
次に、制御回路20は、制御信号BUSPCを「L」レベルとし、トランジスタ54をオン状態とし、読出線DOUTBUS0を「H」レベルにプリチャージする。
そして、制御回路20は、制御信号BUSPCを「H」レベルとし、トランジスタ54をオフ状態として、プリチャージ処理を終了させる。
プリチャージが終了した後、カラムデコーダ15は、入力されたアドレスに対応するページバッファPB0を選択するため、制御信号DY1R0を「H」レベルとする。
また、カラムデコーダ15は、入力されたアドレスに対応する各カラムユニット内のいずれかのサブユニット、例えばサブユニットSUNIT0を選択するため、アンド回路50が「H」レベルを出力するカラムアドレスDY2及びDY3を出力する。ここで、トランジスタ51及び52はオン状態となる。本実施形態の説明においては、64個のカラムユニットの各々において、64個のサブユニットSUNITからいずれか一つのサブユニットSUNITを選択するが、説明のために、64個のカラムユニットCUNIT0からCUNIT63の内、サブユニットSUNIT0からSUNIT63からなるカラムユニットCUNIT0について説明している。
そして、制御回路20は、制御信号BUSPCを「H」レベルとし、トランジスタ54をオフ状態として、プリチャージ処理を終了させる。
プリチャージが終了した後、カラムデコーダ15は、入力されたアドレスに対応するページバッファPB0を選択するため、制御信号DY1R0を「H」レベルとする。
また、カラムデコーダ15は、入力されたアドレスに対応する各カラムユニット内のいずれかのサブユニット、例えばサブユニットSUNIT0を選択するため、アンド回路50が「H」レベルを出力するカラムアドレスDY2及びDY3を出力する。ここで、トランジスタ51及び52はオン状態となる。本実施形態の説明においては、64個のカラムユニットの各々において、64個のサブユニットSUNITからいずれか一つのサブユニットSUNITを選択するが、説明のために、64個のカラムユニットCUNIT0からCUNIT63の内、サブユニットSUNIT0からSUNIT63からなるカラムユニットCUNIT0について説明している。
これにより、不揮発性メモリセルMCに「0」のデータが書き込まれている場合、接続点N2が「H」レベルであり、トランジスタ44がオン状態となるため、読出線DOUTBUS0はトランジスタ52、43及び44を介して接地され、「L」レベルとなり、この「L」レベルのデータが入出力回路17を介して外部に「0」として出力される。
一方、不揮発性メモリセルMCに「1」のデータが書き込まれている場合、接続点N2が「L」レベルであり、トランジスタ44がオフ状態となるため、読出線DOUTBUS0は接地されずに、「H」レベルのままであり、この「H」レベルのデータが入出力回路17を介して外部に「1」として出力される。
一方、不揮発性メモリセルMCに「1」のデータが書き込まれている場合、接続点N2が「L」レベルであり、トランジスタ44がオフ状態となるため、読出線DOUTBUS0は接地されずに、「H」レベルのままであり、この「H」レベルのデータが入出力回路17を介して外部に「1」として出力される。
<書き込みベリファイ時>
全不揮発性メモリセルに対してデータ「0」を書き込み、データが正常に書き込まれるか否かの判定を行う。
書き込みベリファイ時において、外部から書き込みを示すコマンドデータが入力され、コマンドレジスタ18に書き込みベリファイモードとするデータが設定され、このデータに基づいて制御回路20が各回路を制御する制御信号を出力する。初期状態においては、制御回路20は、制御信号PDIS、BLSLT、PPGM、PBLCH、PVTR、EVTRを「L」レベルとし、制御信号PLOAD、PBRSTを「H」レベルとしている。
また、カラムデコーダ15は、カラムアドレスDYIW0及びDY1R0を「L」レベルとしている。
全不揮発性メモリセルに対してデータ「0」を書き込み、データが正常に書き込まれるか否かの判定を行う。
書き込みベリファイ時において、外部から書き込みを示すコマンドデータが入力され、コマンドレジスタ18に書き込みベリファイモードとするデータが設定され、このデータに基づいて制御回路20が各回路を制御する制御信号を出力する。初期状態においては、制御回路20は、制御信号PDIS、BLSLT、PPGM、PBLCH、PVTR、EVTRを「L」レベルとし、制御信号PLOAD、PBRSTを「H」レベルとしている。
また、カラムデコーダ15は、カラムアドレスDYIW0及びDY1R0を「L」レベルとしている。
制御回路20は、制御信号PLOADを「L」レベルに変化させ、制御信号PBLCHを「H」レベルに変化させる。これにより、トランジスタ31がオン状態となり、接続点SOが「H」レベルとなり、トランジスタ33がオン状態となる。また、トランジスタ34がオン状態となることにより、強制的に接続点N1に「L」レベルのデータを与え、不揮発性メモリセルMCからデータを書き込む前準備のリセット(RESET)動作を行う。これにより、ラッチLTに接続点N1が「L」レベル、接続点N2に「H」レベルのデータが書き込み、リセット時のデータが記憶される。
そして、制御回路20は、制御信号PLOADを「H」レベルに変化させ、制御信号PBLCHを「L」レベルに変化させ、トランジスタ31及び34をオフ状態とし、図6に示すデータ設定としてリセット処理を終了する。
そして、制御回路20は、制御信号PLOADを「H」レベルに変化させ、制御信号PBLCHを「L」レベルに変化させ、トランジスタ31及び34をオフ状態とし、図6に示すデータ設定としてリセット処理を終了する。
次に、制御回路20は、不揮発性メモリセルMCに対して「0」を書き込むため、書込線DINBUS0に「L」レベルのデータを供給する。
そして、カラムデコーダ15は、アドレスレジスタ19が出力するカラムアドレスに対応するサブユニットSUNIT0を選択するため、このサブユニットSUNIT0に対応するアンド回路50が「H」レベルを出力するカラムアドレスDY2及びDY3を出力する。ここで、トランジスタ51及び52はオン状態となる。
また、カラムデコーダ15は、選択されたサブユニットSUNIT0の全てのページバッファPB0からPB7のラッチLTの接続点N2に「L」レベルのデータを書き込むため、制御信号DY1W0を「H」レベルとする。これにより、トランジスタ39がオン状態となる。
このように、トランジスタ39を介して、書込線DINBUS0から接続点N2に対して「L」レベルのデータが書き込まれることにより、図6に示すように、「0」データを書き込む際における、ラッチLTの接続点N1が「H」レベルであり、接続点N2が「L」レベルの状態となる。
そして、カラムデコーダ15は、アドレスレジスタ19が出力するカラムアドレスに対応するサブユニットSUNIT0を選択するため、このサブユニットSUNIT0に対応するアンド回路50が「H」レベルを出力するカラムアドレスDY2及びDY3を出力する。ここで、トランジスタ51及び52はオン状態となる。
また、カラムデコーダ15は、選択されたサブユニットSUNIT0の全てのページバッファPB0からPB7のラッチLTの接続点N2に「L」レベルのデータを書き込むため、制御信号DY1W0を「H」レベルとする。これにより、トランジスタ39がオン状態となる。
このように、トランジスタ39を介して、書込線DINBUS0から接続点N2に対して「L」レベルのデータが書き込まれることにより、図6に示すように、「0」データを書き込む際における、ラッチLTの接続点N1が「H」レベルであり、接続点N2が「L」レベルの状態となる。
次に、制御回路20は、制御信号DY1W0を「L」レベルとしてページバッファPB0からPB7各々のトランジスタ39をオフ状態とする。
この処理において、ページバッファPBにおけるラッチLTへのデータの書き込みは、カラムアドレスを順次変化させて行う。すなわち、制御回路20は、アドレスから生成したカラムアドレスDY2[7:0]及びDY3[7:0]を順次切り替えて、カラムユニット内のサブユニットSUNITのいずれかを選択し、カラムアドレスDY1W[7:0]を順次変化させ、選択したサブユニットSUNITにおけるページバッファPB0からPB7のいずれかを選択し、選択したラッチLTへの書き込み動作を繰り返して行う。ここで、制御回路20は、例えば、カラムアドレスDY2[7:0]及びDY3[7:0]を順次切り替え、この状態において選択されたサブユニットSUINTにおいて、カラムアドレスDY1W[7:0]を順次増加させて、選択されるページバッファPBのラッチLTの接続点N2に対し、「L」レベルのデータを書き込む。
そして、制御回路20は、制御信号PPGM及びBLSLTを「H」レベルとする。
また、ロウデコーダ14は、選択されたワード線WLに高電圧を供給し、選択されないワード線WLに対して「H(例えば、5V)」を供給する。
これにより、選択されたワード線WLに接続されている不揮発性メモリセルMCのソース、ドレイン及びチャネル部分が「L」レベルとなり、不揮発性メモリセルMCに対して電荷が書き込まれ、「0」データが記憶される。
そして、ロウデコーダ14は、ワード線WLを「L」レベルに変化させ、書き込み処理を終了する。
この処理において、ページバッファPBにおけるラッチLTへのデータの書き込みは、カラムアドレスを順次変化させて行う。すなわち、制御回路20は、アドレスから生成したカラムアドレスDY2[7:0]及びDY3[7:0]を順次切り替えて、カラムユニット内のサブユニットSUNITのいずれかを選択し、カラムアドレスDY1W[7:0]を順次変化させ、選択したサブユニットSUNITにおけるページバッファPB0からPB7のいずれかを選択し、選択したラッチLTへの書き込み動作を繰り返して行う。ここで、制御回路20は、例えば、カラムアドレスDY2[7:0]及びDY3[7:0]を順次切り替え、この状態において選択されたサブユニットSUINTにおいて、カラムアドレスDY1W[7:0]を順次増加させて、選択されるページバッファPBのラッチLTの接続点N2に対し、「L」レベルのデータを書き込む。
そして、制御回路20は、制御信号PPGM及びBLSLTを「H」レベルとする。
また、ロウデコーダ14は、選択されたワード線WLに高電圧を供給し、選択されないワード線WLに対して「H(例えば、5V)」を供給する。
これにより、選択されたワード線WLに接続されている不揮発性メモリセルMCのソース、ドレイン及びチャネル部分が「L」レベルとなり、不揮発性メモリセルMCに対して電荷が書き込まれ、「0」データが記憶される。
そして、ロウデコーダ14は、ワード線WLを「L」レベルに変化させ、書き込み処理を終了する。
次に、正常に書き込まれたか否かの判定を行うため、制御回路20は、ページバッファPBに不揮発性メモリセルMCのデータを読み出す。
すなわち、不揮発性メモリセルMCからデータを読み出す際、制御回路20は、制御信号PDISを「H」レベルとして、トランジスタ42をオン状態とし、ビット線BLの電位を一端接地レベルに変化させる。
そして、制御回路20は、制御信号PDIS及びPLOADを「L」レベルに変化させ、制御信号BLSLTを「H」レベルに変化させる。
これにより、トランジスタ42はオフ状態となり、トランジスタ31及び41はオン状態となる。そして、トランジスタ31及び41を介してビット線BLが所定の電位にプリチャージされる。
すなわち、不揮発性メモリセルMCからデータを読み出す際、制御回路20は、制御信号PDISを「H」レベルとして、トランジスタ42をオン状態とし、ビット線BLの電位を一端接地レベルに変化させる。
そして、制御回路20は、制御信号PDIS及びPLOADを「L」レベルに変化させ、制御信号BLSLTを「H」レベルに変化させる。
これにより、トランジスタ42はオフ状態となり、トランジスタ31及び41はオン状態となる。そして、トランジスタ31及び41を介してビット線BLが所定の電位にプリチャージされる。
次に、制御回路20は、制御信号PLOADを「H」レベルとし、トランジスタ31をオフ状態とする。
そして、制御回路20は、制御信号PBRSTを「L」レベルに変化させ、制御信号PBLGHを「H」レベルに変化させる。
これにより、トランジスタ32及び33がオン状態となり、ロウデコーダ14が選択したワード線WLがゲートに接続されている不揮発性メモリセルMCからデータが読み出される。ここで、ロウデコーダ14は、選択したワード線WLを「L」レベルとし、選択されたワード線WL以外の全てのワード線を、電圧生成回路16が生成した高電圧(例えば、15V)を印加し、選択されたワード線WL以外のワード線WLがゲートに接続された不揮発性メモリセルMCすべてをオン状態とする。
また、制御回路20は、制御信号PBLCHを「H」レベルに変化させ、トランジスタ34をオン状態とする。
これにより、「0」データが書き込まれている場合、ラッチLTの接続点N1が「L」レベル、接続点N2が「H」レベルとなる。
そして、制御回路20は、制御信号PBRSTを「L」レベルに変化させ、制御信号PBLGHを「H」レベルに変化させる。
これにより、トランジスタ32及び33がオン状態となり、ロウデコーダ14が選択したワード線WLがゲートに接続されている不揮発性メモリセルMCからデータが読み出される。ここで、ロウデコーダ14は、選択したワード線WLを「L」レベルとし、選択されたワード線WL以外の全てのワード線を、電圧生成回路16が生成した高電圧(例えば、15V)を印加し、選択されたワード線WL以外のワード線WLがゲートに接続された不揮発性メモリセルMCすべてをオン状態とする。
また、制御回路20は、制御信号PBLCHを「H」レベルに変化させ、トランジスタ34をオン状態とする。
これにより、「0」データが書き込まれている場合、ラッチLTの接続点N1が「L」レベル、接続点N2が「H」レベルとなる。
ブロックBLC0のワード線WLを共通とする不揮発性メモリセルMCのデータが、全てのラッチLTに読み出された後、制御回路20は、制御信号VERIFYBを「L」レベルに変化させ、共通ベリファイ判定信号線VERIFYPASSを「H」レベルにプリチャージする。
そして、制御信号20は、制御信号PVTRを「H」レベルとし、ブロックBLC0に接続するカラムユニットの全てのページバッファPBのトランジスタ36をオン状態とする。
このとき、ブロックBLC0に接続するカラムユニットの全てのページバッファPBにおける接続点N1が「L」レベルとなっている場合、全てのトランジスタ35がオン状態とならない。
このため、ブロックBLC0に接続するカラムユニット全てのページバッファPBのトランジスタ35がオフ状態である場合、共通ベリファイ判定信号線VERIFYPASSが「H」レベルのままであり、データ端子から「H」レベルの出ているブロックBLC0の不揮発性メモリセルMCへのデータの書き込みが正常に行われたことが検出できる。上述した動作は、他のブロックBLC1からBLC63においても同様に行われる。
そして、制御信号20は、制御信号PVTRを「H」レベルとし、ブロックBLC0に接続するカラムユニットの全てのページバッファPBのトランジスタ36をオン状態とする。
このとき、ブロックBLC0に接続するカラムユニットの全てのページバッファPBにおける接続点N1が「L」レベルとなっている場合、全てのトランジスタ35がオン状態とならない。
このため、ブロックBLC0に接続するカラムユニット全てのページバッファPBのトランジスタ35がオフ状態である場合、共通ベリファイ判定信号線VERIFYPASSが「H」レベルのままであり、データ端子から「H」レベルの出ているブロックBLC0の不揮発性メモリセルMCへのデータの書き込みが正常に行われたことが検出できる。上述した動作は、他のブロックBLC1からBLC63においても同様に行われる。
一方、ページバッファ13のいずれかのページバッファPBにおける接続点N1が「H」レベルとなっている場合、この「H」レベルである接続点N1のページバッファPBにおけるトランジスタ35がオン状態となる。
このため、ページバッファ13のいずれかのページバッファPBのトランジスタ35がオン状態となった場合、共通ベリファイ判定信号線VERIFYPASSが「H」レベルから「L」レベルに変化し、データ端子から「L」レベルの出ているブロックBLC0の不揮発性メモリセルMCへのデータの書き込みが正常に行わないことが検出される。
上述した動作は、他のブロックBLC1からBLC63においても同様に行われる。
このため、ページバッファ13のいずれかのページバッファPBのトランジスタ35がオン状態となった場合、共通ベリファイ判定信号線VERIFYPASSが「H」レベルから「L」レベルに変化し、データ端子から「L」レベルの出ているブロックBLC0の不揮発性メモリセルMCへのデータの書き込みが正常に行わないことが検出される。
上述した動作は、他のブロックBLC1からBLC63においても同様に行われる。
<消去ベリファイ時>
全不揮発性メモリセルに対して消去処理を行い、データが正常に消去されたか否かの判定を行う。
消去ベリファイ時において、外部から消去ベリファイを示すコマンドデータが入力され、コマンドレジスタ18に消去ベリファイモードとするデータが設定され、このデータに基づいて制御回路20が各回路を制御する制御信号を出力する。初期状態においては、制御回路20は、制御信号PDIS、BLSLT、PPGM、PBLCH、PVTR、EVTRを「L」レベルとし、制御信号PLOAD、PBRST、VERIFYB、BUSPCを「H」レベルとしている。
また、カラムアデコーダ15は、カラムアドレスDYIW0及びDY1R0を「L」レベルとしている。
全不揮発性メモリセルに対して消去処理を行い、データが正常に消去されたか否かの判定を行う。
消去ベリファイ時において、外部から消去ベリファイを示すコマンドデータが入力され、コマンドレジスタ18に消去ベリファイモードとするデータが設定され、このデータに基づいて制御回路20が各回路を制御する制御信号を出力する。初期状態においては、制御回路20は、制御信号PDIS、BLSLT、PPGM、PBLCH、PVTR、EVTRを「L」レベルとし、制御信号PLOAD、PBRST、VERIFYB、BUSPCを「H」レベルとしている。
また、カラムアデコーダ15は、カラムアドレスDYIW0及びDY1R0を「L」レベルとしている。
制御回路20は、電圧生成回路16に不揮発性メモリセルのデータの消去に必要な消去電圧を発生させ、ブロックBLC単位の不揮発性メモリセルMCに対して、この消去電圧を印加する(消去のためのストレスの印加)。
これにより、消去電圧が印加されたブロックBLC全ての不揮発性メモリセルのデータの消去処理が一括して行われる。
次に、制御回路20は、制御信号PBRSTを「L」レベルに変化させ、トランジスタ32をオン状態とし、ラッチLTの接続点N1に強制的に「H」レベルのデータを書き込むリセット動作を行う。これにより、図6のテーブルに示すように、ラッチLTの接続点N1が「H」レベル、接続点N2に「L」レベルのデータが書き込まれる。
そして、制御回路20は、制御信号PBRSTを「H」レベルに変化させ、トランジスタ32をオフ状態とし、リセット処理を終了する。
これにより、消去電圧が印加されたブロックBLC全ての不揮発性メモリセルのデータの消去処理が一括して行われる。
次に、制御回路20は、制御信号PBRSTを「L」レベルに変化させ、トランジスタ32をオン状態とし、ラッチLTの接続点N1に強制的に「H」レベルのデータを書き込むリセット動作を行う。これにより、図6のテーブルに示すように、ラッチLTの接続点N1が「H」レベル、接続点N2に「L」レベルのデータが書き込まれる。
そして、制御回路20は、制御信号PBRSTを「H」レベルに変化させ、トランジスタ32をオフ状態とし、リセット処理を終了する。
次に、制御回路20は、制御信号PDISを「H」レベルに変化させ、一旦、ビット線BLの電位を接地レベルとする。
そして、制御回路20は、制御信号PDISを「L」レベルに変化させた後、制御信号PLOADを「L」レベルとし、制御信号BLSLTを「H」レベルとして、トランジスタ31及び41をオン状態とする。
これにより、トランジスタ31及び41を介して、ビット線BLが所定の電圧にプリチャージされる。このとき、制御回路20は、図2における選択ゲート信号VSSL及びCSLを「L」レベルとし、選択トランジスタSG1及びSG2をオフ状態としている。
所定の時間経過後、制御回路20は、制御信号PLOADを「H」レベルに変化させ、トランジスタ31をオフ状態とし、制御線BLSLTを「L」レベルに変化させ、トランジスタ41をオフ状態とし、接続点SO及びビット線BLのプリチャージを終了する。この所定の時間は、予め測定された接続点SO及びビット線BLの電位がプリチャージする電圧に安定するまでの時間である。
そして、制御回路20は、制御信号PDISを「L」レベルに変化させた後、制御信号PLOADを「L」レベルとし、制御信号BLSLTを「H」レベルとして、トランジスタ31及び41をオン状態とする。
これにより、トランジスタ31及び41を介して、ビット線BLが所定の電圧にプリチャージされる。このとき、制御回路20は、図2における選択ゲート信号VSSL及びCSLを「L」レベルとし、選択トランジスタSG1及びSG2をオフ状態としている。
所定の時間経過後、制御回路20は、制御信号PLOADを「H」レベルに変化させ、トランジスタ31をオフ状態とし、制御線BLSLTを「L」レベルに変化させ、トランジスタ41をオフ状態とし、接続点SO及びビット線BLのプリチャージを終了する。この所定の時間は、予め測定された接続点SO及びビット線BLの電位がプリチャージする電圧に安定するまでの時間である。
ロウデコーダ14は、制御回路20からの制御信号により全ワード線WLを「L」レベルに変化させる。
そして、ロウデコーダ14が全ワード線WLを「L」レベルとすることで、各ビット線BLに接続されたブロックBLC内の全ての不揮発性メモリセルMCのデータが、消去電圧の印加により消去されている場合、NANDセルアレイNAは導通状態となり、NANDセルアレイNAにおけるメモリセルMCのいずれか1つでもデータが消去されていない場合、NANDセルアレイNAは非導通となる。
次に、制御回路20は、図2における選択ゲート信号VSSL及びVGSLを「H」レベルとし、選択トランジスタSG1及びSG2をオン状態とする。
これにより、ビット線BLに接続されるNANDセルアレイNAの不揮発性メモリセルMCが全てON状態の場合、NANDセルアレイNAは導通状態となっており、ビット線BLは接地レベル、すなわち「L」レベルとなる。
一方、ビット線BLに接続されるNANDセルアレイNAの不揮発性メモリセルMCのいずれか1つでも「0」データの書き込みが消去されていない場合、不揮発性メモリセルMCがオン状態とならず、NANDセルアレイNAが非導通状態となっており、ビット線BLはプリチャージされた状態、すなわち「H」レベルのままとなる。
そして、ロウデコーダ14が全ワード線WLを「L」レベルとすることで、各ビット線BLに接続されたブロックBLC内の全ての不揮発性メモリセルMCのデータが、消去電圧の印加により消去されている場合、NANDセルアレイNAは導通状態となり、NANDセルアレイNAにおけるメモリセルMCのいずれか1つでもデータが消去されていない場合、NANDセルアレイNAは非導通となる。
次に、制御回路20は、図2における選択ゲート信号VSSL及びVGSLを「H」レベルとし、選択トランジスタSG1及びSG2をオン状態とする。
これにより、ビット線BLに接続されるNANDセルアレイNAの不揮発性メモリセルMCが全てON状態の場合、NANDセルアレイNAは導通状態となっており、ビット線BLは接地レベル、すなわち「L」レベルとなる。
一方、ビット線BLに接続されるNANDセルアレイNAの不揮発性メモリセルMCのいずれか1つでも「0」データの書き込みが消去されていない場合、不揮発性メモリセルMCがオン状態とならず、NANDセルアレイNAが非導通状態となっており、ビット線BLはプリチャージされた状態、すなわち「H」レベルのままとなる。
次に、制御回路20は、制御信号BLSLTを「H」レベルに変化させ、トランジスタ41をオン状態とする。
これにより、接続点SOは、不揮発性メモリセルMCに「0」データが書き込まれており、ビット線BLが「H」レベルの場合、「H」レベルのままであり、不揮発性メモリセルMCが消去され、ビット線BLが「L」レベルの場合、「H」レベルから「L」レベルに変化する。ここで、接続点SOの接地容量より、ビット線BLの接地容量が大きいため、接続点SOの電位は、トランジスタ41がオン状態となった際、ビット線BLの電位となる。
これにより、接続点SOは、不揮発性メモリセルMCに「0」データが書き込まれており、ビット線BLが「H」レベルの場合、「H」レベルのままであり、不揮発性メモリセルMCが消去され、ビット線BLが「L」レベルの場合、「H」レベルから「L」レベルに変化する。ここで、接続点SOの接地容量より、ビット線BLの接地容量が大きいため、接続点SOの電位は、トランジスタ41がオン状態となった際、ビット線BLの電位となる。
次に、制御回路20は、制御信号PBLCHを「H」レベルに変化させ、トランジスタ34をオン状態とする。
これにより、不揮発性メモリセルMCの「0」データが消去されて、接続点SOの電位が「L」レベルの場合、ラッチLTの接続点N1が「H」レベルのままであり、不揮発性メモリセルMCの「0」データが消去されないと、接続点SOの電位が「H」レベルの場合、ラッチLTの接続点N1が「L」レベルとなる。
すなわち、不揮発性メモリセルMCの「0」データの消去が行われた場合、ラッチLTの接続点N2は「L」レベルのままであり、不揮発性メモリセルMCの「0」データの消去が行われない場合、ラッチLTの接続点N2は「H」レベルに変化する。
これにより、不揮発性メモリセルMCの「0」データが消去されて、接続点SOの電位が「L」レベルの場合、ラッチLTの接続点N1が「H」レベルのままであり、不揮発性メモリセルMCの「0」データが消去されないと、接続点SOの電位が「H」レベルの場合、ラッチLTの接続点N1が「L」レベルとなる。
すなわち、不揮発性メモリセルMCの「0」データの消去が行われた場合、ラッチLTの接続点N2は「L」レベルのままであり、不揮発性メモリセルMCの「0」データの消去が行われない場合、ラッチLTの接続点N2は「H」レベルに変化する。
ブロックBLC0のワード線WLを共通とする不揮発性メモリセルMCのデータが、全てのラッチLTに読み出された後、制御回路20は、制御信号VERIFYBを「L」レベルに変化させ、共通ベリファイ判定信号線VERIFYPASSを「H」レベルにプリチャージする。
そして、制御信号20は、制御信号EVTRを「H」レベルとし、ページバッファ13の全てのページバッファPBのトランジスタ38をオン状態とする。
このとき、ページバッファ13の全てのページバッファPBにおける接続点N2が「L」レベルとなっている場合、全てのトランジスタ37がオン状態とならない。
このため、ページバッファ13全てのページバッファPBのトランジスタ37がオフ状態である場合、共通ベリファイ判定信号線VERIFYPASSが「H」レベルのままであり、データ端子から「H」レベルの出ているブロックBLC0の不揮発性メモリセルMCの「0」データの消去が正常に行われたことを検出できる。上述した動作は、他のブロックBLC1からBLC63においても同様に行われる。
そして、制御信号20は、制御信号EVTRを「H」レベルとし、ページバッファ13の全てのページバッファPBのトランジスタ38をオン状態とする。
このとき、ページバッファ13の全てのページバッファPBにおける接続点N2が「L」レベルとなっている場合、全てのトランジスタ37がオン状態とならない。
このため、ページバッファ13全てのページバッファPBのトランジスタ37がオフ状態である場合、共通ベリファイ判定信号線VERIFYPASSが「H」レベルのままであり、データ端子から「H」レベルの出ているブロックBLC0の不揮発性メモリセルMCの「0」データの消去が正常に行われたことを検出できる。上述した動作は、他のブロックBLC1からBLC63においても同様に行われる。
一方、ページバッファ13のいずれかのページバッファPBにおける接続点N2が「H」レベルとなっている場合、この「H」レベルである接続点N2のページバッファPBにおけるトランジスタ38がオン状態となる。
このため、ページバッファ13におけるいずれかのページバッファPBのトランジスタ37がオン状態である場合、共通ベリファイ判定信号線VERIFYPASSが「H」レベルから「L」レベルに変化し、データ端子から「L」レベルの出ているブロックBLC0の不揮発性メモリセルMCへのデータの消去が行われていないことが検出できる。
上述した動作は、他のブロックBLC1からBLC63においても同様に行われる。
このため、ページバッファ13におけるいずれかのページバッファPBのトランジスタ37がオン状態である場合、共通ベリファイ判定信号線VERIFYPASSが「H」レベルから「L」レベルに変化し、データ端子から「L」レベルの出ているブロックBLC0の不揮発性メモリセルMCへのデータの消去が行われていないことが検出できる。
上述した動作は、他のブロックBLC1からBLC63においても同様に行われる。
次に、図7は、上述した書き込みベリファイ処理及び消去ベリファイ処理において、図5に示すビット線BLのオープンあるいは隣接ビット線とのショートが存在するとして、冗長カラムセルと置換した被置換カラムセル(欠陥カラムセル)のベリファイにおける影響を示すテーブルである。
本実施形態の構成において、共通ベリファイ判定信号線VERIFYPASSは、ページバッファ13(冗長カラムセルアレイのページバッファも含む)において、各ページバッファPBのトランジスタ35及び37のドレインに共通に接続され、トランジスタ35あるいは37によりオア回路が構成されている。
このため、欠陥カラムセルとして置換した後も、ベリファイ時の判定のときには、ラッチLTにおける接続点N1またはN2のデータが共通ベリファイ判定信号線VERIFYPASSのレベル判定処理に影響を及ぼす。
本実施形態の構成において、共通ベリファイ判定信号線VERIFYPASSは、ページバッファ13(冗長カラムセルアレイのページバッファも含む)において、各ページバッファPBのトランジスタ35及び37のドレインに共通に接続され、トランジスタ35あるいは37によりオア回路が構成されている。
このため、欠陥カラムセルとして置換した後も、ベリファイ時の判定のときには、ラッチLTにおける接続点N1またはN2のデータが共通ベリファイ判定信号線VERIFYPASSのレベル判定処理に影響を及ぼす。
書き込みベリファイ処理の際、図5に示すように、ビット線BLがオープンの場合、ビット線BLの電位は、「H」レベルであるため、ラッチLTの接続点N1が「L」レベルとなるため、共通ベリファイ判定信号線VERIFYPASSが「H」レベルに維持され、図6に示すPASSの状態にあるため問題はない。
また、書き込みベリファイ処理の際、図5に示すように、ビット線BLが隣接する他のビット線BLとショートしている場合、双方ともまたいずれかのビット線BLに接続された不揮発性メモリセルMCに「0」データが書き込まれない場合、ビット線BLの電位は「L」レベルとなる。このとき、トランジスタ33はオフ状態であり、ラッチLTの接続点N1のデータが「H」レベルに保持され、図6に示すPASSの状態にあり問題はない。
また、書き込みベリファイ処理の際、図5に示すように、ビット線BLが隣接する他のビット線BLとショートしている場合、双方ともまたいずれかのビット線BLに接続された不揮発性メモリセルMCに「0」データが書き込まれない場合、ビット線BLの電位は「L」レベルとなる。このとき、トランジスタ33はオフ状態であり、ラッチLTの接続点N1のデータが「H」レベルに保持され、図6に示すPASSの状態にあり問題はない。
一方、消去ベリファイ処理の際、図5に示すように、ビット線BLがオープンの場合、ビット線BLの電位は、「H」レベルであるため、ラッチLTの接続点N2が「H」レベルとなるため、共通ベリファイ判定信号線VERIFYPASSが「L」レベルとなり、ワード線WLにより選択された不揮発性メモリセルにおいて、欠陥と判定され冗長カラムセルと置換された被置換カラムセル以外の全て(冗長カラムセルを含めて)の不揮発性メモリセルがPASSであっても、被置換カラムセルの不揮発性メモリセルMCの読み出し結果がFAILであるため、ベリファイの結果が図6に示すFAILの状態にとなる。
また、消去ベリファイ処理の際、図5に示すように、ビット線BLが隣接する他のビット線BLとショートしている場合、ショートしているビット線BL双方に接続された不揮発性メモリセルMCにおいて共に「0」データが消去されるため、ビット線BLの電位は「H」レベルとなる。このとき、トランジスタ33はオフ状態であり、ラッチLTの接続点N1のデータが「H」レベルに保持され、図6に示すPASSの状態にあり問題はない。
また、消去ベリファイ処理の際、図5に示すように、ビット線BLが隣接する他のビット線BLとショートしている場合、ショートしているビット線BL双方に接続された不揮発性メモリセルMCにおいて共に「0」データが消去されるため、ビット線BLの電位は「H」レベルとなる。このとき、トランジスタ33はオフ状態であり、ラッチLTの接続点N1のデータが「H」レベルに保持され、図6に示すPASSの状態にあり問題はない。
上述したように、欠陥を有するとして置換された被置換カラムセルが、消去ベリファイの判定結果に影響を及ぼすことが判る。
したがって、本実施形態においては、上述した消去ベリファイ処理の際、イレーズインヒビット生成回路24及びMUX23により、以下のように被置換カラムセルに対応するページバッファPBのラッチLTに対し、PASSと判定されるデータを書き込む。これにより、被置換カラムセルの影響によって、共通ベリファイ判定信号線VERIFYPASSを「L」レベルとすることを防止する。
したがって、本実施形態においては、上述した消去ベリファイ処理の際、イレーズインヒビット生成回路24及びMUX23により、以下のように被置換カラムセルに対応するページバッファPBのラッチLTに対し、PASSと判定されるデータを書き込む。これにより、被置換カラムセルの影響によって、共通ベリファイ判定信号線VERIFYPASSを「L」レベルとすることを防止する。
次に、図8は、本実施形態における不揮発性半導体記憶装置における消去イレーズ処理の動作例を示すフローチャートである。
また、図9は、図8のステップS2からステップS5までの処理における図4のページバッファPBの動作を示すタイミングチャートである。
以下、図3、図4、図8及び図9を用いて、本実施形態における消去ベリファイ処理の動作説明を行う。外部から消去ベリファイ処理を行うことを指示するコマンドデータがアドレスレジスタ19に書き込まれ、制御回路20がこのコマンドにより、ベリファイ処理を実行する。このとき、制御回路20は、内部の消去のためにワード線WLに印加するストレスの印加回数のレジスタを0にリセットする。
また、図9は、図8のステップS2からステップS5までの処理における図4のページバッファPBの動作を示すタイミングチャートである。
以下、図3、図4、図8及び図9を用いて、本実施形態における消去ベリファイ処理の動作説明を行う。外部から消去ベリファイ処理を行うことを指示するコマンドデータがアドレスレジスタ19に書き込まれ、制御回路20がこのコマンドにより、ベリファイ処理を実行する。このとき、制御回路20は、内部の消去のためにワード線WLに印加するストレスの印加回数のレジスタを0にリセットする。
ステップS1:
制御回路20は、消去を行うブロックBLCに対し、不揮発性メモリセルMCのデータを消去する消去電圧を印加し、対応するブロックBLCの全ての不揮発性メモリセルMCのデータの消去処理を行う。初期状態においては、制御回路20は、制御信号PDIS、BLSLT、PPGM、PBLCH、PVTR、EVTRを「L」レベルとし、制御信号PLOAD、PBRST、VERIFYB、BUSPCを「H」レベルとしている。また、制御回路20は、図2における制御信号VSSL及びVGSLを「L」レベルとしている。
また、カラムアデコーダ15は、カラムアドレスDYIW0及びDY1R0を「L」レベルとしている。
制御回路20は、消去を行うブロックBLCに対し、不揮発性メモリセルMCのデータを消去する消去電圧を印加し、対応するブロックBLCの全ての不揮発性メモリセルMCのデータの消去処理を行う。初期状態においては、制御回路20は、制御信号PDIS、BLSLT、PPGM、PBLCH、PVTR、EVTRを「L」レベルとし、制御信号PLOAD、PBRST、VERIFYB、BUSPCを「H」レベルとしている。また、制御回路20は、図2における制御信号VSSL及びVGSLを「L」レベルとしている。
また、カラムアデコーダ15は、カラムアドレスDYIW0及びDY1R0を「L」レベルとしている。
ステップS2:
制御回路20は、時刻t1において、制御信号PBRSTを「L」レベルに変化させ、トランジスタ32をオン状態とする。
これにより、ページバッファPBのリセット処理が行われ、ラッチLTの接続点N1が「H」レベルとなり、接続点N2が「L」レベルとなる。
そして、制御回路20は、時刻t2において、制御信号PBRSTを「H」レベルに変化させ、トランジスタ32をオフ状態として、リセット動作を終了する。
このとき、制御回路20は、制御信号PLOADを「L」レベルに変化させ、制御信号BLSLTを「H」レベルに変化させ、接続点SO及びビット線BLのプリチャージを行う。
制御回路20は、時刻t1において、制御信号PBRSTを「L」レベルに変化させ、トランジスタ32をオン状態とする。
これにより、ページバッファPBのリセット処理が行われ、ラッチLTの接続点N1が「H」レベルとなり、接続点N2が「L」レベルとなる。
そして、制御回路20は、時刻t2において、制御信号PBRSTを「H」レベルに変化させ、トランジスタ32をオフ状態として、リセット動作を終了する。
このとき、制御回路20は、制御信号PLOADを「L」レベルに変化させ、制御信号BLSLTを「H」レベルに変化させ、接続点SO及びビット線BLのプリチャージを行う。
次に、制御回路20は、時刻t3において、制御信号PLOADを「H」レベルに変化させ、制御信号BLSTを「L」レベルに変化させる。
そして、ロウデコーダ14は、制御回路20からの制御信号により全ワード線WLを「L」レベルに変化させる。
全ビット線WLが「L」レベルとなることで、各ビット線BLに接続されたNANDセルアレイNAの全てのメモリセルMCのデータが消去されている場合、NANDセルアレイNAは導通状態となり、NANDセルアレイNAにおけるメモリセルMCのいずれか1つでもデータが消去されていない場合、NANDセルアレイNAは非導通となる。
次に、制御回路20は、図2における選択ゲート信号VSSL及びVGSLを「H」レベルとし、選択トランジスタSG1及びSG2をオン状態とする。
これにより、ビット線BLに接続されるNANDセルアレイNAの不揮発性メモリセルMCが全てON状態の場合、NANDセルアレイNAは導通状態となっており、ビット線BLは接地レベル、すなわち「L」レベルとなる(点線)。
一方、ビット線BLに接続されるNANDセルアレイNAの不揮発性メモリセルMCのいずれか1つでも「0」データの書き込みが消去されていない場合(例えばビット線がオープンの場合)、不揮発性メモリセルMCがオン状態とならず、NANDセルアレイNAが非導通状態となっており、ビット線BLはプリチャージされた状態、すなわち「H」レベルのままとなる(実線)。
そして、ロウデコーダ14は、制御回路20からの制御信号により全ワード線WLを「L」レベルに変化させる。
全ビット線WLが「L」レベルとなることで、各ビット線BLに接続されたNANDセルアレイNAの全てのメモリセルMCのデータが消去されている場合、NANDセルアレイNAは導通状態となり、NANDセルアレイNAにおけるメモリセルMCのいずれか1つでもデータが消去されていない場合、NANDセルアレイNAは非導通となる。
次に、制御回路20は、図2における選択ゲート信号VSSL及びVGSLを「H」レベルとし、選択トランジスタSG1及びSG2をオン状態とする。
これにより、ビット線BLに接続されるNANDセルアレイNAの不揮発性メモリセルMCが全てON状態の場合、NANDセルアレイNAは導通状態となっており、ビット線BLは接地レベル、すなわち「L」レベルとなる(点線)。
一方、ビット線BLに接続されるNANDセルアレイNAの不揮発性メモリセルMCのいずれか1つでも「0」データの書き込みが消去されていない場合(例えばビット線がオープンの場合)、不揮発性メモリセルMCがオン状態とならず、NANDセルアレイNAが非導通状態となっており、ビット線BLはプリチャージされた状態、すなわち「H」レベルのままとなる(実線)。
次に、制御回路20は、時刻t4おいて、所定の時間が経過した後、制御信号BLSLTを「H」レベルに変化させ、トランジスタ41をオン状態とする。
これにより、接続点SOの電圧は、ビット線BLの電圧が「L」レベルの場合、「L」レベルに変化し(点線)、ビット線BLの電圧が「H」レベルの場合、「H」レベルに維持される(実線)ことになる。
そして、制御回路20は、時刻t5において、ラッチLTにデータを書き込むため、制御信号PBLCHを「H」レベルに変化させる。
これにより、トランジスタ33は、接続点SOの電位が「H」レベルである場合、オン状態となり、ラッチLTの接続点N1を「H」レベルから「L」レベルに変化させる。
一方、トランジスタ33は、接続点SOの電位が「L」レベルである場合、オフ状態となり、ラッチLTの接続点N1を「H」レベルに維持する。
また、制御回路20は、時刻t6となる前に、制御信号BLSLT及びPBLCHと、図2における制御信号VSSL及びVGSLを「L」レベルに変化させる。
これにより、接続点SOの電圧は、ビット線BLの電圧が「L」レベルの場合、「L」レベルに変化し(点線)、ビット線BLの電圧が「H」レベルの場合、「H」レベルに維持される(実線)ことになる。
そして、制御回路20は、時刻t5において、ラッチLTにデータを書き込むため、制御信号PBLCHを「H」レベルに変化させる。
これにより、トランジスタ33は、接続点SOの電位が「H」レベルである場合、オン状態となり、ラッチLTの接続点N1を「H」レベルから「L」レベルに変化させる。
一方、トランジスタ33は、接続点SOの電位が「L」レベルである場合、オフ状態となり、ラッチLTの接続点N1を「H」レベルに維持する。
また、制御回路20は、時刻t6となる前に、制御信号BLSLT及びPBLCHと、図2における制御信号VSSL及びVGSLを「L」レベルに変化させる。
ステップS3:(疑似データを書き込む被置換カラムセルのアドレスの検出)
このステップがすでに説明したイレーズベリファイ処理に追加される処理である。
そして、イレーズベリファイ処理の後、アドレスレジスタ19は、時刻t6において、カラムアドレスを変化させる(0から4095まで、ここでカラムリダンダンシの置換単位は8ビットである)。
そして、判定部22は、カラムアドレスが1つインクリメントされる毎に、冗長アドレス設定部21に書き込まれている被置換カラムセルのカラムアドレスと、アドレスレジスタ19から出力されるカラムアドレスとを比較し、比較結果が一致すると、イレーズインヒビット生成回路24へ一致したことを示す一致信号を、制御回路20及びイレーズインヒビット生成回路24へ出力する。
このステップがすでに説明したイレーズベリファイ処理に追加される処理である。
そして、イレーズベリファイ処理の後、アドレスレジスタ19は、時刻t6において、カラムアドレスを変化させる(0から4095まで、ここでカラムリダンダンシの置換単位は8ビットである)。
そして、判定部22は、カラムアドレスが1つインクリメントされる毎に、冗長アドレス設定部21に書き込まれている被置換カラムセルのカラムアドレスと、アドレスレジスタ19から出力されるカラムアドレスとを比較し、比較結果が一致すると、イレーズインヒビット生成回路24へ一致したことを示す一致信号を、制御回路20及びイレーズインヒビット生成回路24へ出力する。
ステップS4:(疑似データのラッチLTへの書き込み処理)
イレーズインヒビット生成回路24は、一致信号が入力されると、「L」レベルのデータをMUX23へ出力する。
また、イレーズインヒビット生成回路24は、一致信号が入力されることにより、MUX23の2つの入力端子と1つの出力端子との接続を切り替える。
すなわち、イレーズインヒビット生成回路24は、MUX23の一方の入力端子に供給される入出力回路17のデータではなく、MUX23の他方の入力端子に対して自身が供給している疑似データを、MUX23の出力端子から出力させる制御信号を、MUX23に対して出力する。
これにより、MUX23は、イレーズインヒビット生成回路24により入力端子と出力端子との接続の切替が行われ、他方の入力端子に供給されるイレーズインヒビット生成回路24から出力される「L」レベルの信号を、書込線DINBUSに対して出力する。
イレーズインヒビット生成回路24は、一致信号が入力されると、「L」レベルのデータをMUX23へ出力する。
また、イレーズインヒビット生成回路24は、一致信号が入力されることにより、MUX23の2つの入力端子と1つの出力端子との接続を切り替える。
すなわち、イレーズインヒビット生成回路24は、MUX23の一方の入力端子に供給される入出力回路17のデータではなく、MUX23の他方の入力端子に対して自身が供給している疑似データを、MUX23の出力端子から出力させる制御信号を、MUX23に対して出力する。
これにより、MUX23は、イレーズインヒビット生成回路24により入力端子と出力端子との接続の切替が行われ、他方の入力端子に供給されるイレーズインヒビット生成回路24から出力される「L」レベルの信号を、書込線DINBUSに対して出力する。
ここで、本実施形態には、冗長アドレス設定部21とアドレスレジスタ19とのカラムアドレスを比較し、一致した場合、この被置換カラム単位ではなく、冗長カラム単位に置換する置換回路が存在している。
しかしながら、イレーズインヒビット生成回路24は、この消去ベリファイ処理のモードにおいて、判定部22から一致信号が入力されると、置換回路の動作とは関係なく、カラムデコーダ15に対して、アドレスレジスタ19の出力する被置換カラムセルのカラムアドレスに対応させて、カラムアドレスDY1W及びカラムアドレスDY2、DY3を出力させる制御を行う。
すなわち、カラムデコーダ15は、アドレスレジスタ19の出力するカラムアドレスの示すビット線に対応するサブユニットSUNITを選択するカラムアドレスDY2及びDY3を出力する。
しかしながら、イレーズインヒビット生成回路24は、この消去ベリファイ処理のモードにおいて、判定部22から一致信号が入力されると、置換回路の動作とは関係なく、カラムデコーダ15に対して、アドレスレジスタ19の出力する被置換カラムセルのカラムアドレスに対応させて、カラムアドレスDY1W及びカラムアドレスDY2、DY3を出力させる制御を行う。
すなわち、カラムデコーダ15は、アドレスレジスタ19の出力するカラムアドレスの示すビット線に対応するサブユニットSUNITを選択するカラムアドレスDY2及びDY3を出力する。
また、カラムデコーダ15は、アドレスレジスタ19の出力するカラムアドレスの示すビット線に対応するページバッファPBを選択するカラムアドレスDY1Wを出力する。
これにより、書込線DINBUDSにおける「L」レベルのデータがラッチLTの接続点N2に書き込まれ、接続点N2が「L」レベルに変化し、接続点N1が「H」レベルに変化する。
そして、制御回路20は、ロウアドレスが1つインクリメントされる毎に(また、全てのロウアドレスを選択状態としてもよい)、カラムアドレスを1つずつインクリメントして、全てのカラムアドレスと冗長アドレス設定部21に設定されたカラムアドレスとを判定部22に比較させる。
この比較結果において、制御回路20は、冗長アドレス設定部21に設定されているカラムアドレス全てに対応するページバッファPBのラッチLTに対して疑似データの書き込みを行う。
これにより、書込線DINBUDSにおける「L」レベルのデータがラッチLTの接続点N2に書き込まれ、接続点N2が「L」レベルに変化し、接続点N1が「H」レベルに変化する。
そして、制御回路20は、ロウアドレスが1つインクリメントされる毎に(また、全てのロウアドレスを選択状態としてもよい)、カラムアドレスを1つずつインクリメントして、全てのカラムアドレスと冗長アドレス設定部21に設定されたカラムアドレスとを判定部22に比較させる。
この比較結果において、制御回路20は、冗長アドレス設定部21に設定されているカラムアドレス全てに対応するページバッファPBのラッチLTに対して疑似データの書き込みを行う。
ステップS5:(ベリファイ判定)
制御回路20は、時刻t7において、制御信号PDISを所定の期間「H」レベルとし、トランジスタ42をオン状態として、ビット線BLのディスチャージを行い、ビット線BLを「L」レベルとする。
そして、制御回路20は、制御信号VERIFYBを所定の時間「L」レベルとし、共通ベリファイ判定信号線VERIFYPASSを「H」レベルにプリチャージする。
所定の時間が経過した後、制御回路20は、制御信号VERIFYBを「H」レベルとした後、制御信号EVTRを所定の時間「H」レベルとする。この所定の時間は、予め測定された、共通ベリファイ判定信号線VERIFYPASSの電位が安定するまでの時間である。
制御回路20は、時刻t7において、制御信号PDISを所定の期間「H」レベルとし、トランジスタ42をオン状態として、ビット線BLのディスチャージを行い、ビット線BLを「L」レベルとする。
そして、制御回路20は、制御信号VERIFYBを所定の時間「L」レベルとし、共通ベリファイ判定信号線VERIFYPASSを「H」レベルにプリチャージする。
所定の時間が経過した後、制御回路20は、制御信号VERIFYBを「H」レベルとした後、制御信号EVTRを所定の時間「H」レベルとする。この所定の時間は、予め測定された、共通ベリファイ判定信号線VERIFYPASSの電位が安定するまでの時間である。
このとき、置換された被置換カラムセルのページバッファPBにおけるラッチに対し、「0」データの消去が行われていることを示すデータが、疑似データとして書き込まれている。
このため、置換された被置換カラムセルの欠陥がビット線BLのオープンである場合でも、このビット線BLに対応するページバッファPBのトランジスタ37はオン状態とはならず、被置換カラムセルの影響により、共通ベリファイ判定信号線VERIFYPASSの電位を「L」レベルに変化させることはない。
このため、置換された被置換カラムセルの欠陥がビット線BLのオープンである場合でも、このビット線BLに対応するページバッファPBのトランジスタ37はオン状態とはならず、被置換カラムセルの影響により、共通ベリファイ判定信号線VERIFYPASSの電位を「L」レベルに変化させることはない。
一方、ワード線で選択されている不揮発性メモリセルにおいていずれかの不揮発性メモリセルMCが消去されていない場合、その不揮発性メモリセルMCの接続されたビット線BLが「H」レベルのままとなり、ラッチLTの接続点N2が「H」レベルとなる。この結果、図9の点線で示すように、共通ベリファイ判定信号線VERIFYPASSが「L」レベルとなり、消去出来ていないことを示す。
このように、共通ベリファイ判定信号線VERIFYPASSの電位が「L」レベルに変化するのは、ワード線で選択されているいずれかの不揮発性メモリセルMCの「0」データの消去が行われていない場合に限られ、正確な消去ベリファイ処理が行えることになる。
このように、共通ベリファイ判定信号線VERIFYPASSの電位が「L」レベルに変化するのは、ワード線で選択されているいずれかの不揮発性メモリセルMCの「0」データの消去が行われていない場合に限られ、正確な消去ベリファイ処理が行えることになる。
そして、制御回路20は、全てのワード線WLが選択され、「L」レベルの状態において、共通ベリファイ判定信号線VERIFYPASSが「H」レベルの場合、その不揮発性半導体記憶装置をパスとしてベリファイ処理を終了し、予め設定された出力端子から、パスであることを示す結果の信号を出力する。
一方、制御回路20は、全てのワード線WLが選択され、「L」レベルの状態において、共通ベリファイ判定信号線VERIFYPASSが「L」レベルとなった場合、処理をステップS6へ進める。
一方、制御回路20は、全てのワード線WLが選択され、「L」レベルの状態において、共通ベリファイ判定信号線VERIFYPASSが「L」レベルとなった場合、処理をステップS6へ進める。
ステップS6:(ストレス印加回数の判定)
次に、制御回路20は、内部のレジスタに記憶されているストレスの印加回数に1を加算し、レジスタに新しい印加回数として書き込む。
レジスタに印加回数を書き込んだ後、制御回路20は、ワード線WLに印加した印加回数が予め設定されている制限回数に一致したか否かの判定を行う。
このとき、制御回路20は、ストレスの印加回数が制限回数に一致した場合、制限回数では消去できないとして、この不揮発性半導体記憶装置をフェイルとして消去ベリファイの処理を終了し、予め設定された出力端子から、フェイルであることを示す結果の信号を出力する。
一方、制御回路20は、ストレスの印加回数が制限回数と一致しない、すなわち印加回数が制限回数以下である場合、処理をステップS1に戻す。
次に、制御回路20は、内部のレジスタに記憶されているストレスの印加回数に1を加算し、レジスタに新しい印加回数として書き込む。
レジスタに印加回数を書き込んだ後、制御回路20は、ワード線WLに印加した印加回数が予め設定されている制限回数に一致したか否かの判定を行う。
このとき、制御回路20は、ストレスの印加回数が制限回数に一致した場合、制限回数では消去できないとして、この不揮発性半導体記憶装置をフェイルとして消去ベリファイの処理を終了し、予め設定された出力端子から、フェイルであることを示す結果の信号を出力する。
一方、制御回路20は、ストレスの印加回数が制限回数と一致しない、すなわち印加回数が制限回数以下である場合、処理をステップS1に戻す。
上述したように、制御回路20は、消去のストレスを印加し、図10のテーブルのように、ページバッファPB0のラッチLTの接続点N1(0)から、ページバッファPB32767のラッチLTの接続点N1(32767)までの全てが「H」となり、「0」データが消去されている場合、パスと判定される。
図10は、ページバッファPB0のラッチLTの接続点N1(0)から、ページバッファPB32767のラッチLTの接続点N1(32767)までの、ストレス印加回数(Erase Cycle)毎における電位の変化と、共通ベリファイ判定信号線VERIFYPASSの電位の変化とを示すものである。
図10は、ページバッファPB0のラッチLTの接続点N1(0)から、ページバッファPB32767のラッチLTの接続点N1(32767)までの、ストレス印加回数(Erase Cycle)毎における電位の変化と、共通ベリファイ判定信号線VERIFYPASSの電位の変化とを示すものである。
一方、本実施形態における被置換カラムセルに対応するページバッファPBにおけるラッチLTの接続点N1に疑似データを書き込まなかった場合、図11に示すように、ビット線がオープン状態となっている接続点N1[3]が「H」レベルに変化しないため、予め設定された制限回数として設定されたn回でも、共通ベリファイ判定信号線VERIFYPASSの電位は「L」レベルとなる。このため、置換先の冗長カラムセルがパスであり、製品的には問題がないとしも、被置換カラムセルが消去ベリファイの判定に影響を及ぼすため、パスであってもフェイルと判定されることになる。一方、図10に示すように、接続点N1[3]に疑似データを書き込むことにより、ページバッファPB32767のラッチLTの接続点N1(32767)までの全てが「H」となり、「0」データが消去されている場合、パスと判定される。
図11は、ページバッファPB0のラッチLTの接続点N1(0)から、ページバッファPB32767のラッチLTの接続点N1(32767)までの、ストレス印加回数(Erase Cycle)毎における電位の変化と、共通ベリファイ判定信号線VERIFYPASSの電位の変化とを示すものである。
図11は、ページバッファPB0のラッチLTの接続点N1(0)から、ページバッファPB32767のラッチLTの接続点N1(32767)までの、ストレス印加回数(Erase Cycle)毎における電位の変化と、共通ベリファイ判定信号線VERIFYPASSの電位の変化とを示すものである。
上述したように、本実施形態の不揮発性半導体記憶装置は、消去ベリファイ処理の際に、置換された被置換カラムセルに対応するページバッファPBのラッチLTに対して、「0」データが消去されたとする疑似データ(正常データ)を書き込む構成となっている。
このため、本実施形態の不揮発性半導体記憶装置によれば、オア構成で形成している消去ベリファイの一括判定回路25の判定に、欠陥がビット線BLのオープンである場合でも、共通ベリファイ判定信号線VERIFYPASSの電位を「L」レベルに変化させることがなく、パスをフェイルとして判定することがない。
そして、本実施形態によれば、従来例のように、欠陥ビットとして置換される被置換カラムセルのページバッファPBを共通ベリファイ判定信号線VERIFYPASSから切り離すためのフューズを設ける必要がないため、置換するメモリ数を小さくして、置換の効果を向上させ、かつチップサイズを小さくすることができる。
このため、本実施形態の不揮発性半導体記憶装置によれば、オア構成で形成している消去ベリファイの一括判定回路25の判定に、欠陥がビット線BLのオープンである場合でも、共通ベリファイ判定信号線VERIFYPASSの電位を「L」レベルに変化させることがなく、パスをフェイルとして判定することがない。
そして、本実施形態によれば、従来例のように、欠陥ビットとして置換される被置換カラムセルのページバッファPBを共通ベリファイ判定信号線VERIFYPASSから切り離すためのフューズを設ける必要がないため、置換するメモリ数を小さくして、置換の効果を向上させ、かつチップサイズを小さくすることができる。
以上、この発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
11…メモリセルアレイ
12…冗長カラムセルアレイ
13…ページバッファ群
14…ロウデコーダ
15…カラムデコーダ
16…電圧生成回路
17…入出力回路
18…コマンドレジスタ
19…アドレスレジスタ
20…制御回路
21…冗長アドレス設定部
22…判定部
23…MUX
24…イレーズインヒビット生成回路
25…一括判定回路
26…チャージ回路
31,32,33,34,35,36,37,38,39,40,41,42,43,44,51,52,53,54…トランジスタ
50…アンド回路
BL0、BL1、BL2、BLn−1、BLn…ビット線
BLC…ブロック
CSL…共通ソース線
DINBUS…データ書込線
DOUTBUS…データ読出線
IV1,IV2…インバータ
LT…ラッチ
MC0,MC1,MCm−2,MCm−1,MCm…不揮発性メモリセル
N1,N2,SO…接続点
NA…NAND(ナンド:)セルアレイ
PB0,PB1,PB7…ページバッファ
PBT0,PBT1,PBT2,PBT64…転送回路
SUNIT0,SUNIT1,SUNIT2,SUNIT63…サブユニット
SG1,SG2…選択トランジスタ
WL0,WL1,WLm−2,WLm−1,WLm…ワード線
VERIFYPASS…共通ベリファイ判定信号線
12…冗長カラムセルアレイ
13…ページバッファ群
14…ロウデコーダ
15…カラムデコーダ
16…電圧生成回路
17…入出力回路
18…コマンドレジスタ
19…アドレスレジスタ
20…制御回路
21…冗長アドレス設定部
22…判定部
23…MUX
24…イレーズインヒビット生成回路
25…一括判定回路
26…チャージ回路
31,32,33,34,35,36,37,38,39,40,41,42,43,44,51,52,53,54…トランジスタ
50…アンド回路
BL0、BL1、BL2、BLn−1、BLn…ビット線
BLC…ブロック
CSL…共通ソース線
DINBUS…データ書込線
DOUTBUS…データ読出線
IV1,IV2…インバータ
LT…ラッチ
MC0,MC1,MCm−2,MCm−1,MCm…不揮発性メモリセル
N1,N2,SO…接続点
NA…NAND(ナンド:)セルアレイ
PB0,PB1,PB7…ページバッファ
PBT0,PBT1,PBT2,PBT64…転送回路
SUNIT0,SUNIT1,SUNIT2,SUNIT63…サブユニット
SG1,SG2…選択トランジスタ
WL0,WL1,WLm−2,WLm−1,WLm…ワード線
VERIFYPASS…共通ベリファイ判定信号線
Claims (6)
- 複数のビット線と複数のワード線との各々が交差し、交差した部分に不揮発性のメモリセルが配置されたメモリセルアレイと、
前記メモリセルアレイにおける欠陥ビット線と置換する冗長ビット線を備える不良置換回路と、
前記ビット線毎に設けられ、前記ワード線により選択された当該メモリセルに書き込むデータまたは前記メモリセルから読み出したデータを記憶するラッチを含むページバッファと、
ベリファイ処理において、前記ビット線から読み出し、前記ページバッファの前記ラッチに書き込まれたデータを、複数のビット線単位で一括判定する一括判定回路と、
前記ベリファイ処理において、前記欠陥ビット線と置換された冗長ビット線に対応する前記ページバッファにおける前記ラッチに疑似データを書き込む疑似データ書込回路と
を有することを特徴とする不揮発性半導体記憶装置。 - 前記ベリファイ処理が消去ベリファイ処理の場合であることを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記疑似データ書込回路が、
前記欠陥ビット線のアドレスである欠陥アドレスを記憶する冗長アドレス設定部と、
ビット線の処理アドレスを設定し、当該処理アドレスを1つずつインクリメントするアドレスレジスタと、
前記欠陥アドレスと、前記処理アドレスとを比較し、一致していることを検出すると、一致信号を出力する判定部と、
前記一致信号が供給されると、前記欠陥アドレスと一致した処理アドレスの前記ビット線に対応する前記ページバッファにおける前記ラッチに疑似データを書き込むイレーズインヒビット生成回路と
をさらに有していることを特徴とする請求項1または請求項2に記載の不揮発性半導体記憶装置。 - 前記疑似データ書込回路が、
前記ラッチにデータを書き込むための書込線に対し、外部から入力されるデータと前記イレーズインヒビット生成回路からの疑似データとのいずれを出力するかのスイッチ回路をさらに有し、
前記一致信号が入力されると前記疑似データを前記書込線に出力することを特徴とする請求項3に記載の不揮発性半導体記憶装置。 - 前記イレーズインヒビット生成回路が、
前記処理アドレスにより前記欠陥ビット線を選択し、当該欠陥ビット線に対応する前記ページバッファの前記ラッチにデータを書き込むトランジスタに対して、当該トランジスタをオン状態とする書き込み信号を出力することを特徴とする請求項3または請求項4に記載の不揮発性半導体記憶装置。 - 複数のビット線と複数のワード線との各々が交差し、交差した部分に不揮発性のメモリセルが配置されたメモリセルアレイと、前記メモリセルアレイにおける欠陥ビット線と置換する冗長ビット線を備える不良置換回路とを有する不揮発性半導体記憶装置に対するベリファイ方法であり、
前記ビット線毎に設けられたページバッファのラッチに対し、前記ワード線により選択された当該メモリセルに書き込むデータまたは前記メモリセルから読み出したデータを記憶する過程と、
前記ビット線から読み出し、前記ページバッファの前記ラッチに書き込まれたデータを、複数のビット線単位で一括判定回路により一括判定する過程と、
前記欠陥ビット線と置換された冗長ビット線に対応する前記ページバッファにおける前記ラッチに疑似データを疑似データ書込回路により書き込む過程と
を有することを特徴とする不揮発性半導体記憶装置のベリファイ方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010279565A JP2012128908A (ja) | 2010-12-15 | 2010-12-15 | 不揮発性半導体記憶装置及びそのベリファイ方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010279565A JP2012128908A (ja) | 2010-12-15 | 2010-12-15 | 不揮発性半導体記憶装置及びそのベリファイ方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2012128908A true JP2012128908A (ja) | 2012-07-05 |
Family
ID=46645772
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010279565A Pending JP2012128908A (ja) | 2010-12-15 | 2010-12-15 | 不揮発性半導体記憶装置及びそのベリファイ方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2012128908A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001325794A (ja) * | 2000-05-16 | 2001-11-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2008217899A (ja) * | 2007-03-02 | 2008-09-18 | Toshiba Corp | 不揮発性半導体記憶装置、及び不揮発性半導体記憶システム |
-
2010
- 2010-12-15 JP JP2010279565A patent/JP2012128908A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001325794A (ja) * | 2000-05-16 | 2001-11-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2008217899A (ja) * | 2007-03-02 | 2008-09-18 | Toshiba Corp | 不揮発性半導体記憶装置、及び不揮発性半導体記憶システム |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4664804B2 (ja) | 不揮発性半導体記憶装置 | |
US5278794A (en) | NAND-cell type electrically erasable and programmable read-only memory with redundancy circuit | |
JP3883268B2 (ja) | 半導体メモリ装置 | |
KR101201582B1 (ko) | 반도체 메모리 장치 및 이의 동작 방법 | |
JP4703148B2 (ja) | 不揮発性半導体記憶装置 | |
KR100272034B1 (ko) | 반도체 기억 장치 | |
JP4439683B2 (ja) | リダンダンシ選択回路を備えたフラッシュメモリ装置及びテスト方法 | |
US8365026B2 (en) | Methods for performing fail test, block management, erasing and programming in a nonvolatile memory device | |
EP1039388B1 (en) | Block erasable semiconductor memory device with defective block replacement | |
JP5657079B1 (ja) | 半導体記憶装置 | |
KR20130024304A (ko) | 반도체 메모리 장치 및 이의 동작 방법 | |
JPH08306200A (ja) | ブロック単位でストレス印加可能なストレス電圧印加回路 | |
JP4439539B2 (ja) | 不揮発性半導体メモリ及びそのテスト方法 | |
JPH06203590A (ja) | 半導体記憶装置 | |
JP3755346B2 (ja) | 不揮発性半導体記憶装置 | |
CN111564380B (zh) | 半导体存储装置、存储***及不良检测方法 | |
US8634261B2 (en) | Semiconductor memory device and method of operating the same | |
KR100362702B1 (ko) | 리던던트 디코더 회로 | |
JP5538196B2 (ja) | 不揮発性半導体記憶装置 | |
JP2013127827A (ja) | 不揮発性半導体記憶装置 | |
JPWO2015022742A1 (ja) | 半導体装置 | |
JP3176011B2 (ja) | 半導体記憶装置 | |
JP2012128908A (ja) | 不揮発性半導体記憶装置及びそのベリファイ方法 | |
JP3703782B2 (ja) | 半導体記憶装置 | |
JP4049779B2 (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20131213 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140424 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140507 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20140924 |