JP7112904B2 - 半導体メモリのテスト方法 - Google Patents

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Description

本発明は、半導体メモリのテスト方法に関する。
ＤＲＡＭ（Dynamic Random Access Memory）等の半導体メモリの製造工程において、当該半導体メモリが形成されたウェハのウェハテスト工程において、半導体メモリの良否を判定するためのテストが行われている（例えば、特許文献１）。かかるテストでは、所定の動作条件を満たさないメモリセルが不良セルとして検出される。半導体メモリには通常のメモリ領域の他に冗長領域が設けられており、テストにおいて不良セルであると判定されたメモリセルは、冗長領域のセル（冗長セル）で置換される。すなわち、不良セルのアドレスに対してアクセスが試行された場合、当該不良セルに代わって冗長セルのアドレスに対してアクセスが行われる。冗長セルの数よりも多い不良セルが検出された場合、その半導体メモリは不良品であると判定される。
特開２００８－１０８３９５号公報
１枚のウェハから切り出される複数のチップは、同じウェハテスト工程におけるテストを経て製造されるため、一定の条件下での動作については同じ特性を有する。しかし、例えば低電圧での動作や低温環境下での動作等、ウェハテスト工程の条件よりも厳しい特殊な環境下での動作については、チップ間でばらつきが生じるという問題点があった。
本発明は上記問題点に鑑みてなされたものであり、性能のばらつきを抑えつつ半導体メモリを製造することを可能とする半導体メモリのテスト方法を提供することを目的とする。
本発明に係る半導体メモリのテスト方法は、各々が複数個のメモリセルからなる複数のメモリブロックを有する半導体メモリの良否を判定するテスト方法であって、前記複数のメモリブロックの前記複数個のメモリセルの各々の電気的特性を測定する第１のステップと、前記複数個のメモリセルのうち、前記電気的特性の測定値が基準値を満たさないメモリセルを欠陥セルとして検出する第２のステップと、前記複数のメモリブロックのうち、前記欠陥セルを所定数以上含むメモリブロックを欠陥ブロックとして判定する第３のステップと、前記欠陥ブロックの数が第１の閾値以上であるか否かを判定する第４のステップと、前記欠陥ブロックの数が第１の閾値以上であると判定された場合、前記半導体メモリを不良品であると判定する第５のステップと、前記欠陥ブロックの数が第１の閾値未満であると判定された場合、前記欠陥ブロックの数を前記第１の閾値よりも小なる第２の閾値と比較する第６のステップと、前記欠陥メモリブロックの数が前記第２の閾値未満であると判定された場合、前記複数個のメモリセルの各々について前記電気的特性の測定における測定条件を変更して前記第１のステップ、前記第２のステップ、前記第３のステップ及び前記第６のステップからなる一連のステップを、前記欠陥ブロックの数が前記第２の閾値以上且つ前記第１の閾値未満になったと判定されるまで繰り返し実行する第７のステップと、前記第６のステップ又は前記第７のステップにおいて、前記欠陥ブロックの数が前記第２の閾値以上且つ前記第１の閾値未満であると判定された場合、前記欠陥ブロックへのアクセスを前記欠陥ブロック以外のブロックへのアクセスとは異なる方法で管理する第８のステップと、を有することを特徴とする。
また、本発明に係る半導体メモリのテスト方法は、各々が複数個のメモリセルからなる複数のメモリブロックを有する半導体メモリの良否を判定するテスト方法であって、前記複数のメモリブロックの前記複数個のメモリセルの各々の電気的特性を測定する第１のステップと、前記複数個のメモリセルのうち、前記電気的特性の測定値が基準値を満たさないメモリセルを欠陥セルとして検出する第２のステップと、前記複数のメモリブロックのうち、前記欠陥セルを所定数以上含むメモリブロックを欠陥ブロックとして判定する第３のステップと、前記欠陥ブロックの数が第１の閾値以上であるか否かを判定する第４のステップと、前記欠陥ブロックの数が第１の閾値以上であると判定された場合、前記半導体メモリを不良品であると判定する第５のステップと、前記欠陥ブロックの数が第１の閾値未満であると判定された場合、前記欠陥ブロックの数を前記第１の閾値よりも小なる第２の閾値と比較する第６のステップと、前記欠陥メモリブロックの数が前記第２の閾値未満であると判定された場合、前記半導体メモリの電源をＯＦＦ状態からＯＮ状態に変化させ、前記複数個のメモリセルの各々に蓄積されている電荷の変化に基づいて、前記欠陥ブロックの数が前記第２の閾値に達するように新たに欠陥ブロックを選択する第７のステップと、前記第６のステップ又は前記第７のステップの結果、前記欠陥ブロックの数が前記第２の閾値以上且つ前記第１の閾値未満であると判定された場合、前記欠陥ブロックへのアクセスを前記欠陥ブロック以外のブロックへのアクセスとは異なる方法で管理する第８のステップと、を有することを特徴とする。
また、本発明に係る半導体メモリのテスト方法は、各々が複数個のメモリセルからなる複数のメモリブロックと、各々が複数個の冗長セルからなる複数の冗長ブロックと、前記複数の冗長ブロックのうちの１つと前記複数のメモリブロックのうちの１つとを置き換え対象として対応付けて記憶するためのヒューズを複数個有するヒューズブロックと、を有する半導体メモリのテスト方法であって、前記複数のメモリブロックの前記複数個のメモリセルの各々の電気的特性を測定し、前記複数個のメモリセルのうち、前記電気的特性の測定値が基準値を満たさないメモリセルを欠陥セルとして検出し、前記欠陥セルを所定数以上含むメモリブロックを欠陥ブロックとして判定する第１のステップと、前記欠陥ブロックの数が第１の閾値以上であるか否かを判定する第２のステップと、前記欠陥ブロックの数が第１の閾値以上であると判定された場合、前記半導体メモリを不良品であると判定する第３のステップと、前記欠陥ブロックの数が第１の閾値未満であると判定された場合、前記欠陥ブロックの数を前記第１の閾値よりも小なる第２の閾値と比較する第４のステップと、前記欠陥メモリブロックの数が前記第２の閾値未満であると判定された場合、前記複数個のメモリセルの各々について前記電気的特性の測定における測定条件を変更して前記第１のステップ、前記第２のステップ及び前記第４のステップからなる一連のステップを、前記欠陥ブロックの数が前記第２の閾値以上且つ前記第１の閾値未満になったと判定されるまで繰り返し実行する第５のステップと、前記第４のステップ又は前記第５のステップにおいて、前記欠陥ブロックの数が前記第２の閾値以上且つ前記第１の閾値未満であると判定された場合、前記欠陥ブロックへのアクセスを前記冗長ブロックへ代替してアクセスするように前記ヒューズブロック内の前記ヒューズを切断する第６のステップと、を有することを特徴とする。
また、本発明に係る半導体メモリのテスト方法は、各々が複数個のメモリセルからなる複数のメモリブロックと、各々が複数個の冗長セルからなる複数の冗長ブロックと、前記複数の冗長ブロックのうちの１つと前記複数のメモリブロックのうちの１つとを置き換え対象として対応付けて記憶するためのヒューズを複数個有するヒューズブロックと、を有する半導体メモリのテスト方法であって、前記複数のメモリブロックの前記複数個のメモリセルの各々の電気的特性を測定し、前記複数個のメモリセルのうち、前記電気的特性の測定値が基準値を満たさないメモリセルを欠陥セルとして検出し、前記欠陥セルを所定数以上含むメモリブロックを欠陥ブロックとして判定する第１のステップと、前記欠陥ブロックの数が第１の閾値以上であるか否かを判定する第２のステップと、前記欠陥ブロックの数が第１の閾値以上であると判定された場合、前記半導体メモリを不良品であると判定する第３のステップと、前記欠陥ブロックの数が第１の閾値未満であると判定された場合、前記欠陥ブロックの数を前記第１の閾値よりも小なる第２の閾値と比較する第４のステップと、前記欠陥メモリブロックの数が前記第２の閾値未満であると判定された場合、前記半導体メモリの電源をＯＦＦ状態からＯＮ状態に変化させ、前記複数個のメモリセルの各々に蓄積されている電荷の変化に基づいて、前記欠陥ブロックの数が前記第２の閾値に達するように新たに欠陥ブロックを選択する第５のステップと、前記第４のステップ又は前記第５のステップにおいて、前記欠陥ブロックの数が前記第２の閾値以上且つ前記第１の閾値未満であると判定された場合、前記欠陥ブロックへのアクセスを前記冗長ブロックへ代替してアクセスするように前記ヒューズブロック内の前記ヒューズを切断する第６のステップと、を有することを特徴とする。
本発明に係る半導体メモリのテスト方法によれば、性能のばらつきを抑えつつ半導体メモリを製造することが可能となる。
本実施例の半導体メモリの構成を示すブロック図である。 本実施例のメモリセルの構成を示す図である。 冗長領域を使用した場合のイメージを模式的に示す図である。 実施例１の半導体メモリのテストの処理ルーチンを示すフローチャートである。 実施例２の半導体メモリのテストの処理ルーチンを示すフローチャートである。 実施例２のテストにおける電源ＯＦＦ／ＯＮの処理時のメモリセルの様子を模式的に示す図である。
以下に本発明の好適な実施例を詳細に説明する。なお、以下の各実施例における説明及び添付図面においては、実質的に同一または等価な部分には同一の参照符号を付している。
図１は、本実施例の半導体メモリ１００の構成を示すブロック図である。半導体メモリ１００は、例えばＤＲＡＭ（Dynamic Random Access Memory）から構成されている。半導体メモリ１００は、メモリ領域１０、ヒューズ１１及びコントロールロジック回路１２を含む。
メモリ領域１０は、通常領域Ａ１及び冗長領域Ａ２から構成されている。通常領域Ａ１は、通常のメモリアクセスの対象となるメモリセルからなるメモリ領域である。冗長領域Ａ２は、通常領域Ａ１内の欠陥セルを所定数以上含むブロック（以下、欠陥ブロックと称する）の置き換え対象となる冗長ブロックを含むメモリ領域である。
ヒューズ１１は、欠陥ブロックのアドレスを「冗長アドレス」として、置き換え先の冗長ブロックのアドレスと対応付けて記憶する。ヒューズ１１は、複数のヒューズ素子から構成されており、ヒューズ素子の切断により冗長アドレスの情報を記憶する。
図２Ａは、メモリ領域１０及びヒューズ１１の構成を模式的に示す図である。メモリ領域１０の通常領域Ａ１及び冗長領域Ａ２の各々は、複数のセルから構成されている。本実施例において、通常領域Ａ１内のセルには、行毎にアドレスが割り当てられている。本実施例の半導体メモリ１００では、通常領域Ａ１と冗長領域Ａ２とは同数の列を有し、行毎に通常セルから冗長セルへの置き換えが行われる。すなわち、通常領域Ａ１では、行毎に欠陥ブロックが構成される。また、冗長領域Ａ２では、行毎に冗長ブロックが構成される。ヒューズ１１は、冗長領域Ａ２の各行（すなわち、各冗長ブロック）に対応する記憶領域を有する。
図２Ｂは、本実施例の半導体メモリにおいて冗長領域を使用した場合のイメージを模式的に示す図である。ここでは、通常領域Ａ１のアドレスＰＰ、ＯＯ、ＮＮ及びＭＭのブロックを欠陥ブロックとし、斜線で示している。
ヒューズ１１には、欠陥ブロックのアドレスであるＰＰ、ＯＯ、ＮＮ及びＭＭが、冗長アドレスとして設定され、記憶される。これにより、通常領域Ａ１のアドレスＰＰ、ＯＯ、ＮＮ及びＭＭのブロックが、それぞれ冗長領域Ａ２の１行目、２行目、３行目及び４行目のブロックに置き換えられる。
再び図１を参照すると、コントロールロジック回路１２は、ユーザＩＦ１３、制御部１４、メモリセルＩＦ１５及びヒューズインタフェース１６を含む。
ユーザＩＦ１３は、半導体メモリ１００の外部からメモリ領域１０への書き込みや読み出し等の指令信号を受けるインタフェース部である。制御部１４は、ユーザＩＦ１３を介して供給された指令信号に応じて、メモリ領域１０に対するデータの書き込みや読み出し等のアクセスの制御を行う。メモリセルＩＦ１５は、制御部１４の制御に応じて、メモリ領域１０へのアクセスを行うインタフェース部である。
ヒューズインタフェース１６は、制御部１４のメモリ領域のアクセス先を決定するため、ヒューズ１１へのアクセスを行う。例えば、ヒューズインタフェース１６は、ユーザＩＦ１３から指定されたメモリ領域へのアクセス先ブロックが冗長ブロックとの置き換え対象ブロックとなっているかを確認するため、ヒューズ１１へのアクセスを行う。メモリセルＩＦ１５は、アクセス先ブロックが冗長ブロックとの置き換え対象ブロックである場合には当該冗長ブロックにアクセスし、置き換え対象ブロックでない場合にはユーザＩＦ１３から指定されたメモリ領域にアクセスする。
ヒューズ１１への置き換え先アドレスの書き込みは、半導体メモリ１００の製造時のウェハテスト工程において行われる。ウェハテスト工程では、半導体メモリ１００の良否を判定するためのテストを行う。かかるテストの処理工程について、図３のフローチャートを参照して説明する。
まず、ウェハに形成された複数のチップの各々について、欠陥セルを検出するための不良判定テストを行う。不良判定テストでは、例えばデータの書き込み時、読み出し時及びリフレッシュ時等における各メモリセルの電流特性や電圧特性等の電気的特性を測定する（ＳＴＥＰ１０１）。そして、測定値が基準値を満たすか否かを判定することにより、メモリセルが欠陥セルであるか否かを判定する（ＳＴＥＰ１０２）。そして、所定数以上の欠陥セルを含むメモリブロック（行）を欠陥ブロックとして判定する（ＳＴＥＰ１０３）。
次に、欠陥ブロックとして判定されたメモリブロックの数が、冗長領域で置き換え可能な範囲であるか否かを判定する（ＳＴＥＰ１０４）。例えば、通常領域Ａ１において欠陥ブロックであると判定されたメモリブロックの数が冗長領域Ａ２に含まれる冗長ブロックの数以下であるか否かを判定する。
欠陥ブロックの数が冗長領域Ａ２で置き換え可能な範囲を超えていると判定すると（ＳＴＥＰ１０４：Ｎｏ）、その欠陥ブロックを含むチップを不合格と判定して、当該チップに対するテストを終了する。
一方、欠陥ブロックの数が冗長領域Ａ２で置き換え可能な範囲を超えていないと判定すると（ＳＴＥＰ１０４：Ｙｅｓ）、当該置き換えにおいて使用する冗長ブロックの数が閾値以上であるか否かを判定する（ＳＴＥＰ１０５）。
使用する冗長ブロックの数が閾値以上ではないと判定すると（ＳＴＥＰ１０５：Ｎｏ）、テスト条件を新たに設定して（ＳＴＥＰ１０６）、不良判定の再テストを行う（ＳＴＥＰ１０７）。
例えば、メモリセルに蓄えられた電荷の自然放電時間はメモリセル毎に異なるため、新たなテスト条件として、メモリセルに電荷を再注入するリフレッシュ処理の時間間隔を長く設定する。これにより、電荷の再注入が自然放電時間に間に合わないセルが、新たに欠陥セルとして判定される。
また、ＤＲＡＭは温度依存が大きく、高温になると記憶素子の自然放電が早くなる特性を有するため、新たなテスト条件として、テスト環境の温度を高温に設定する。これにより、電荷の再注入が自然放電時間に間に合わないセルが、新たに欠陥セルとして判定される。
また、メモリセルから読み出される電圧がメモリセル毎に異なる特性を利用して、新たなテスト条件として、メモリセルに接続されるワードラインに印加する電圧を低下させる。これにより、メモリセルを構成するトランジスタのゲート電圧が低下し、メモリセルからの読み出し電圧が低下する。これにより、センスアンプによる増幅を行っても読み出し可能な電圧に至らないセルが発生し、新たに欠陥セルとして判定される。
また、メモリセルから読み出される電圧がメモリセル毎に異なる特性を利用して、新たなテスト条件として、メモリセルを構成するトランジスタのバックゲートの電圧を低くすることにより、トランジスタの閾値電圧を上げる。これにより、読み出し電圧が閾値未満となるセルが発生し、新たに欠陥セルとして判定される。
ＳＴＥＰ１０７における不良判定の再テスト後、再びＳＴＥＰ１０５に戻り、使用する冗長ブロックの数が閾値以上であるか否かを判定する。
ＳＴＥＰ１０５において、使用する冗長ブロックの数が閾値以上であると判定すると（ＳＴＥＰ１０５：Ｙｅｓ）、欠陥ブロックのアドレスを冗長アドレスとしてヒューズ１１に設定する（ＳＴＥＰ１０８）。そして、当該チップを合格と判定し、テストを終了する。
以上のように、本実施例のテスト方法では、ウェハテスト工程において、冗長ブロックへの置き換えが一定以上行われるように、テスト条件を変更しつつ欠陥セルの検出及び欠陥ブロックの判定を行う。これにより、変更したテスト条件下での基準値を満たさないメモリブロックが欠陥ブロックと判定され、冗長ブロックへの置き換えが行われる。すなわち、一定数以上のメモリブロックについてアドレスへの置き換えが行われ、通常のメモリブロックとは異なる方法でアクセスが管理される。
かかる方法によれば、例えば高温環境下での動作やワードラインの印加電圧が低下した場合の動作等、特殊な環境下の動作についてもばらつきの少ない半導体メモリを製造することが可能となる。
また、かかる方法によれば、冗長ブロックへの置き換えが一定以上行われるため、ヒューズ１１におけるヒューズ素子の切断が一定数以上行われる。ヒューズ素子が切断されている場合、当該切断部分には電流が流れず、ヒューズが非切断の場合と比べて消費電流が少ない。従って、ヒューズ素子の切断箇所が多いほど半導体メモリ１００の全体としての消費電流を低減することが可能となる。半導体メモリ全体としての消費電流の低減を考慮すると、冗長領域全てを使用するまで置き換えてもよい。
また、様々な厳しい条件下でのテストを行うことで、メモリセルの各々のばらつきに応じた最適な性能を持つ半導体メモリを作ることが可能となる。
また、条件の異なる複数のテストを行い、欠陥ブロックを冗長ブロックに置き換えることにより、１枚のウェハから様々な性能を持つ半導体メモリを作ることが可能となる。
次に、本発明の実施例２について説明する。本実施例のテスト方法は、不良判定の再テストを行う代わりに、半導体メモリ１００の電源をいったんＯＦＦにしてから再びＯＮにする処理を行うことにより、冗長ブロックへの置き換えを行う欠陥ブロックを選択する点で実施例１のテスト方法と異なる。
ＤＲＡＭは、電源をＯＦＦからＯＮにすると、内部電源であるセルプレート電位の上昇に伴い、一部のメモリセルに電荷がたまる特性がある。この電荷は各メモリセルの容量によってばらつくため、ＤＲＡＭに実際にデータを書き込む前の状態であれば、チップ毎のランダムなデータとして読み出すことが可能である。
本実施例におけるテストの処理工程を図４のフローチャートを参照して説明する。
まず、ウェハに形成された複数のチップの各々について、欠陥セルを検出するための不良判定テストを行う。実施例１と同様、不良判定テストでは、各メモリセルの電流特性や電圧特性等の電気的特性を測定し（ＳＴＥＰ２０１）、基準値と比較することにより、メモリセルが欠陥セルであるか否かを判定する（ＳＴＥＰ２０２）。そして、所定数以上の欠陥セルを含むメモリブロックが欠陥ブロックとして判定される（ＳＴＥＰ２０３）。
次に、欠陥ブロックとして判定されたメモリブロックの数が、冗長領域で置き換え可能な範囲であるか否か、すなわち冗長領域Ａ２に含まれる冗長ブロックの数以下であるか否かを判定する（ＳＴＥＰ２０４）。
欠陥ブロックの数が冗長領域Ａ２で置き換え可能な範囲を超えていると判定すると（ＳＴＥＰ２０４：Ｎｏ）、その欠陥ブロックを含むチップを不合格と判定して、当該チップに対するテストを終了する。
一方、欠陥ブロックの数が冗長領域Ａ２で置き換え可能な範囲を超えていないと判定すると（ＳＴＥＰ２０４：Ｙｅｓ）、当該置き換えにおいて使用する冗長ブロックの数が閾値以上であるか否かを判定する（ＳＴＥＰ２０５）。
使用する冗長ブロックの数が閾値以上ではないと判定すると（ＳＴＥＰ２０５：Ｎｏ）、半導体メモリ１００の電源をいったんＯＦＦにした後、ＯＦＦからＯＮに変化させる（ＳＴＥＰ２０６）。そして、メモリセルの電荷の状態の変化に基づいて、新たに欠陥ブロックとして追加するメモリブロックを選択する（ＳＴＥＰ２０７）。
図５は、半導体メモリ１００の電源をＯＦＦからＯＮにした後のメモリセルの電荷の状態を模式的に示す図である。ここでは、電荷が初期値から変化していないセルを“０”とし、電荷が変化したセルを“１”として示している。また、ＳＴＥＰ２０１～ＳＴＥ２０３の不良判定テストにおいて、通常領域Ａ１のアドレス“ＷＷ”のブロックが欠陥ブロックとして判定されている状態を示している。
例えば、使用する冗長ブロックの数が“４”に設定されている場合、通常領域Ａ１のアドレス“ＷＷ”のブロック以外のブロックを ３箇所選択する必要がある。そこで、例えば電荷が“０”から“１”に変化しているメモリブロックを、冗長領域による置き換え対象のブロックとして選択する。図５では、アドレス“ＸＸ”、“ＹＹ”及び“ＺＺ”が、置き換え対象のブロックとして選択される。
再び図４を参照すると、ＳＴＥＰＳ２０５において使用する冗長ブロックの数が閾値以上であると判定されるか（ＳＴＥＰ２０５：Ｙｅｓ）、又はＳＴＥＰ２０７において欠陥ブロックとして追加されるメモリブロックが選択されると、欠陥ブロックのアドレスを冗長アドレスとしてヒューズ１１に設定する（ＳＴＥＰ２０８）。そして、当該チップを合格と判定し、テストを終了する。
以上のように、本実施例のテスト方法では、ウェハテスト工程において、冗長ブロックへの置き換えが一定以上行われるように、半導体メモリ１００の電源をＯＦＦからＯＮに変化させ、各メモリセルの電荷の状態に変化に基づいて欠陥ブロックを選択する。これにより、ウェハテスト工程の段階で、冗長領域の使用量が常に設定した条件を満たすようにすることが可能となる。
本実施例のテスト方法によれば、実施例１のような条件を変更して不良判定テストを繰り返し実行するステップが不要であるため、簡易な処理で短時間にテストを行うことが可能である。
また、本実施例のテスト方法においても、実施例１と同様、冗長ブロックへの置き換えが一定以上行われるため、ヒューズ１１におけるヒューズ素子の切断が一定数以上行われる。従って、非切断のヒューズ素子に流れる電流が抑えられるため、ヒューズ素子の切断箇所が多いほど半導体メモリ１００の全体としての消費電流を低減することが可能となる。半導体メモリ全体としての消費電流の低減を考慮すると、冗長領域全てを使用するまで置き換えてもよい。
なお、本発明は上記実施形態に限定されない。例えば、上記実施例１では、不良判定テストの再テストにおける条件の変更として、リフレッシュ時間間隔の変更、温度の変更、ゲート電圧の変更、及び閾値電圧の変更をそれぞれ行う場合を例として説明した。しかし、これらに限られず、他の条件を変更して不良判定の再テストを行ってもよい。
また、上記実施例１におけるテスト条件の変更は、それぞれを単独で行う場合に限られず、適宜組み合わせることが可能である。複数のテスト条件の変更を組み合わせることで、新たに欠陥セルと判定されるセルを効率よく発生させ、テスト工程を短くすることが可能である。
また、上記実施例２では、ウェハテスト工程で半導体メモリ１００の電源のＯＦＦ及びＯＮを行い、メモリセルの電荷状態に基づいて、追加して冗長ブロックに置き換えるメモリブロックを選択している。しかし、チップの完成品の状態でかかる処理を実施することも可能である。
また、上記実施例では、半導体メモリ１００がＤＲＡＭである場合について説明したが、ＤＲＡＭと同様に冗長領域を用いてメモリの欠陥部分の置き換えを行う他のメモリにも適用可能である。
１００ 半導体メモリ
１０ メモリ領域
Ａ１ 通常領域
Ａ２ 冗長領域
１１ ヒューズ
１２ コントロールロジック回路
１３ ユーザＩＦ
１４ 制御部
１５ メモリセルＩＦ
１６ ヒューズインタフェース

Claims (3)

  1. 各々が複数個のメモリセルからなる複数のメモリブロックを有する半導体メモリの良否を判定するテスト方法であって、
    前記複数のメモリブロックの前記複数個のメモリセルの各々の電気的特性を測定する第１のステップと、
    前記複数個のメモリセルのうち、前記電気的特性の測定値が基準値を満たさないメモリセルを欠陥セルとして検出する第２のステップと、
    前記複数のメモリブロックのうち、前記欠陥セルを所定数以上含むメモリブロックを欠陥ブロックとして判定する第３のステップと、
    前記欠陥ブロックの数が第１の閾値以上であるか否かを判定する第４のステップと、
    前記欠陥ブロックの数が第１の閾値以上であると判定された場合、前記半導体メモリを不良品であると判定する第５のステップと、
    前記欠陥ブロックの数が第１の閾値未満であると判定された場合、前記欠陥ブロックの数を前記第１の閾値よりも小なる第２の閾値と比較する第６のステップと、
    前記欠陥ブロックの数が前記第２の閾値未満であると判定された場合、前記半導体メモリの電源をＯＦＦ状態からＯＮ状態に変化させ、前記複数個のメモリセルの各々に蓄積されている電荷の変化に基づいて、前記欠陥ブロックの数が前記第２の閾値に達するように新たに欠陥ブロックを選択する第７のステップと、
    前記第６のステップ又は前記第７のステップの結果、前記欠陥ブロックの数が前記第２の閾値以上且つ前記第１の閾値未満であると判定された場合、前記欠陥ブロックへのアクセスを前記欠陥ブロック以外のブロックへのアクセスとは異なる方法で管理する第８のステップと、
    を有することを特徴とする半導体メモリのテスト方法。
  2. 前記第８のステップにおける、前記欠陥ブロックへのアクセスについての前記異なる方法での管理は、前記欠陥ブロックのアドレスに対するアクセスを前記複数のメモリブロックとは異なる他のメモリブロックのアドレスに対するアクセスに置き換える処理を含むことを特徴とする請求項１に記載の半導体メモリのテスト方法。
  3. 各々が複数個のメモリセルからなる複数のメモリブロックと、各々が複数個の冗長セルからなる複数の冗長ブロックと、前記複数の冗長ブロックのうちの１つと前記複数のメモリブロックのうちの１つとを置き換え対象として対応付けて記憶するためのヒューズを複数個有するヒューズブロックと、を有する半導体メモリのテスト方法であって、
    前記複数のメモリブロックの前記複数個のメモリセルの各々の電気的特性を測定し、
    前記複数個のメモリセルのうち、前記電気的特性の測定値が基準値を満たさないメモリセルを欠陥セルとして検出し、前記欠陥セルを所定数以上含むメモリブロックを欠陥ブロックとして判定する第１のステップと、
    前記欠陥ブロックの数が第１の閾値以上であるか否かを判定する第２のステップと、
    前記欠陥ブロックの数が第１の閾値以上であると判定された場合、前記半導体メモリを不良品であると判定する第３のステップと、
    前記欠陥ブロックの数が第１の閾値未満であると判定された場合、前記欠陥ブロックの数を前記第１の閾値よりも小なる第２の閾値と比較する第４のステップと、
    前記欠陥ブロックの数が前記第２の閾値未満であると判定された場合、前記半導体メモリの電源をＯＦＦ状態からＯＮ状態に変化させ、前記複数個のメモリセルの各々に蓄積されている電荷の変化に基づいて、前記欠陥ブロックの数が前記第２の閾値に達するように新たに欠陥ブロックを選択する第５のステップと、
    前記第４のステップ又は前記第５のステップにおいて、前記欠陥ブロックの数が前記第２の閾値以上且つ前記第１の閾値未満であると判定された場合、前記欠陥ブロックへのアクセスを前記冗長ブロックへ代替してアクセスするように前記ヒューズブロック内の前記ヒューズを切断する第６のステップと、
    を有することを特徴とする半導体メモリのテスト方法。

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