KR100468365B1 - 반도체장치 - Google Patents

반도체장치

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KR100468365B1
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semiconductor
semiconductor package
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mounting
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이시이히데키
미치이카즈나리
시바타준
나카시마모리요시
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미쓰비시덴키 가부시키가이샤
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Abstract

본 발명의 반도체장치는, 제1반도체패키지(7)와, 이 제1반도체패키지(7)에 실장된 제2반도체패키지(8)를 구비한다. 제1반도체패키지(7)는, 표면에 제2반도체패키지 실장용 랜드(6)와, 이면에 실장기판과의 접속용의 외부접속용 랜드(12)를 갖는다. 제2반도체패키지(8)는, 제2반도체패키지 실장용 랜드(6)와 접속되는 외부리드(10)를 갖는다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은, 복수의 반도체패키지를 갖는 반도체장치에 관한 것이다.
복수의 반도체패키지를 갖는 반도체장치의 일례가, 예를 들면 일본국 특개평 10-116963호에 개시되어 있다. 이 공보에 기재된 반도체장치를 도 13에 나타내었다.
도 13에 나타낸 것과 같이, 반도체장치는, 실장기판(15) 상에 중첩되어 실장된 제1,2반도체패키지(22, 23)를 갖는다. 제1,2반도체패키지(22, 23)는, 각각 반도체칩(도시하지 않음) 및 외부리드(24, 25)를 갖고 있고, 외부리드(24, 25)를 거쳐 실장기판(15) 상에 설치된 랜드와 각각 전기적으로 접속된다.
이와 같이 상기한 공보기재의 발명에서는, 제1,2반도체패키지(22, 23)는 함께 실장기판(15)에 직접 실장되어 있고, 윗쪽에 위치하는 제2반도체패키지(23)를 아래쪽에 위치하는 제1반도체패키지(22)에 실장하는 것은 상기 공보에는 전혀 개시되어 있지 않다. 요컨대, 상기 공보에는, 반도체패키지에 반도체패키지를 실장한다고 하는 사상은 전혀 개시되어 있지 않다.
상기한 것과 같이 제1,2반도체패키지(22, 23)가 함께 외부리드(24, 25)를 거쳐 실장기판(15) 상에 직접 실장되어 있기 때문에, 다음과 같은 문제가 있었다.
도 13에 나타낸 것과 같이, 하단에 위치하는 제1반도체패키지(22)의 외부리드(24)는 외측으로 연장되어 있기 때문에, 이것의 외부리드(24)를 때문에 폭 d를 확보할 필요가 생긴다. 요컨대, 외부리드(24) 때문에 제1반도체패키지(22)의 사이즈가 폭방향으로 커진다.
또한, 외부리드(24)로 제1반도체패키지(22)의 수지부를 실장기판(15)으로부터 부상하게 있기 때문에, 도 13에 나타낸 두께 t가 필요하게 되어, 결과적으로 제1반도체패키지(22)의 사이즈가 높이 방향에 커진다.
한편, 제2반도체패키지(23)의 외부리드(25)도 실장기판(15)과 접속되기 때문에, 이것의 외부리드(25)를, 제1반도체패키지(22)의 외부리드(24)보다도 외측으로 배치할 필요가 생긴다. 그 때문에, 제2반도체패키지(23)의 폭이 제1반도체패키지(22)의 폭보다도 커진다.
상기한 것과 같이 제1반도체패키지(22)의 사이즈가 커지고, 또한 제2반도체패키지(23)의 사이즈는 더욱 제1반도체패키지(22)보다도 커지기 때문에, 결과로서 반도체장치의 폭방향(수평방향)과 높이 방향(수직방향)의 양방향으로, 반도체장치의 사이즈가 커진다고 하는 문제가 있었다.
본 발명은 상기한 과제를 해결하기 위해 이루어진 것이다. 본 발명의 목적은, 복수의 반도체패키지를 갖는 반도체장치를 소형화하는데 있다.
도 1은 본 발명의 실시예 1에 있어서의 반도체장치의 평면도이다.
도 2는 도 1에 나타낸 반도체장치의 측면도이다.
도 3은 도 1에 나타낸 제1반도체패키지에 있어서 수지부(봉지부)를 제외한 부분의 평면도이다.
도 4는 도 1에 나타낸 반도체장치의 저면도이다.
도 5는 도 1에 나타낸 반도체장치의 단면도이다.
도 6은 도 1에 나타낸 반도체장치를 실장기판에 실장한 상태를 나타낸 측면도이다.
도 7은 제2반도체패키지의 외부리드와 제1반도체패키지의 랜드와의 접속부의 확대도이다.
도 8은 제1반도체패키지에 있어서의 기판부의 내부구조예를 나타낸 단면도이다.
도 9는 본 발명의 실시예 2에 있어서의 반도체장치의 단면도이다.
도 10은 본 발명의 실시예 3에 있어서의 반도체장치의 단면도이다.
도 11은 본 발명의 실시예 4에 있어서의 반도체장치의 단면도이다.
도 12는 본 발명의 실시예 5에 있어서의 반도체장치의 단면도이다.
도 13은 종래의 반도체장치의 일례를 나타낸 측면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
1a∼1d: 제1∼제4 반도체칩
2: 와이어 3: 본딩패드
4: 기판부 5: 와이어접속용 랜드
6: 제2반도체패키지 실장용 랜드
7: 제1반도체패키지 8: 제2반도체패키지
9: 수지부(봉지부) 10: 외부리드
11: 땜납볼 12: 외부접속용 랜드
13: 다이패드 14: 접합재
15: 실장기판 16: 실장용 랜드
17: 땝납층 18: 스루홀
19: 도전층(스루홀 배선) 2O: 배선
21: 오목부
본 발명에 관한 반도체장치는, 표면에 제1랜드와 이면에 실장기판과의 접속용의 제2랜드를 갖는 제1반도체패키지와, 제1반도체패키지에 실장되어 제1랜드와 접속되는 외부 도체부를 갖는 제2반도체패키지를 구비한다.
상기한 것과 같이 제1반도체패키지의 이면에 제2랜드를 설치하는 것에 의해, 제1반도체패키지에 외부리드를 설치하는 일이 없이 실장기판에 제1반도체패키지를 실장할 수 있다. 그것에 의해, 제1반도체패키지의 사이즈를 폭방향(수평방향)과 높이 방향(수직방향)의 양방향으로 축소할 수 있다. 또한, 제1반도체패키지에 제2반도체패키지를 실장하고 있기 때문에, 제1반도체패키지의 폭보다도 제2반도체패키지의 폭을 크게 할 필요가 없어지고, 또한 제2반도체패키지의 높이도 낮게 할 수 있다. 그것에 의해, 제2반도체패키지의 사이즈도 폭방향과 높이 방향의 양방향으로 축소할 수 있다.
상기한 제1랜드는, 바람직하게는, 제1반도체패키지의 주변부 상에 배치된다. 그것에 의해, 제1반도체패키지에의 제2반도체패키지의 실장을 용이하게 행할 수 있다.
상기한 제1반도체패키지는, 제1반도체칩과, 이 제1반도체칩을 봉지하는 수지부(봉지부)와, 이 수지부가 탑재되며 이 수지부보다도 외측으로 벗어나 있는 기판부를 갖고, 제1랜드는, 기판부에서 수지부보다도 외측으로 벗어나 있는 부분에 배치된다. 한편, 제2반도체패키지는 제2반도체칩을 갖는다.
제1반도체패키지에 상기한 것과 같은 기판부를 설치하는 것에 의해, 이 기판부에서 수지부보다도 외측으로 벗어나 있는 주변부 상에, 제1랜드를 배치할 수 있다. 이와 같이 기판부 상에 제1랜드를 배치하는 것에 의해, 제1랜드의 형성을 용이하게 행할 수 있다. 또한, 상기한 기판부를 설치하는 것에 의해, 기판부의 이면 전체면에 어레이 형태로 제2랜드(외부접속용 단자)를 배치할 수 있어, 반도체장치의 소형화 및 다핀화가 가능해진다.
상기한 기판부에서, 제1,2반도체패키지를 전기적으로 접속하는 것이 바람직하다. 그것에 의해, 제1,2반도체패키지의 제2랜드(외부접속용 단자)를 공통화할 수 있어, 반도체장치의 외부접속용 단자수를 감소할 수 있다.
상기한 기판부 상에, 제1반도체칩과 와이어를 통해 전기적으로 접속되는 제3랜드를 설치하고, 수지부는, 바람직하게는, 기판부에 도달하는 동시에 와이어 및 제3랜드를 덮는다.
이와 같이 기판부 상에 직접 수지부를 형성하는 것에 의해, 제1반도체패키지의 높이를 감소시킬 수 있다. 또한, 상기한 것과 같은 구조를 채용함에 의해, 수지부의 외부로 연장하는 도체부를 기판부 상에 설치하는 필요가 없어진다.
상기한 기판부는, 오목부를 가지더라도 좋다. 이 경우, 오목부 내부에 수지부를 배치하는 것이 바람직하다. 그것에 의해, 기판부 상에 수지부가 돌출하는 것을 회피할 수 있어, 제1반도체패키지에의 제2반도체패키지의 실장을 더욱 용이하게 행할 수 있다.
제2반도체패키지는, 제2반도체칩을 실장하는 다이패드와, 제2반도체칩을 봉지하는 봉지수지(봉지부)를 갖고, 외부 도체부는, 봉지수지의 측면으로부터 연장되는 외부리드를 포함하며, 외부리드는, 바람직하게는, 제1반도체패키지로 향하는 방향으로 굴곡한다.
이와 같이 외부리드를 제1반도체패키지를 향하는 방향에 굴곡함으로써, 상기한 기판부 상에 있어서 제1반도체패키지의 수지부가 돌출하는 경우에 있어서도, 제1반도체패키지에 제2반도체패키지를 용이하게 실장할 수 있다.
상기한 제1반도체칩은, 로직 디바이스를 포함하고, 제2반도체칩은, 메모리 디바이스를 포함한다.
그것에 의해, 예를 들면 로직 디바이스를 포함하는 로직IC(Integrated Circuit)와, 메모리 디바이스를 포함하는 IC를, 1칩화할 필요가 없어져, 개발기간을 단축할 수 있는 동시에 칩사이즈의 제약을 회피할 수 있다.
상기한 다이패드 상에 제2반도체칩을 실장하고, 제2반도체칩 상에 제3반도체칩을 적층하더라도 좋다. 이 경우, 다이패드를 봉지수지의 표면에 노출시키는 것이 바람직하다.
또한, 상기한 다이패드 상에 제2반도체칩을 실장하고, 다이패드 밑에 제3반도체칩을 실장하더라도 좋다. 더구나, 제1반도체칩 상에 제4반도체칩을 적층하더라도 좋다.
이와 같이 제1과 제2반도체패키지의 적어도 한쪽이 복수의 반도체칩을 갖는 것에 의해, 반도체장치의 고기능화를 도모할 수 있다. 또한, 다이패드를 봉지수지의 표면에 노출시킨 경우에는, 제2반도체패키지의 두께를 얇게 할 수 있다. 더구나, 다이패드의 표면 이면에 반도체칩을 각각 배치한 경우에는, 칩사이즈의 제약도 회피할 수 있다.
상기한 제2랜드 상에, 외부접속용의 땜납범프를 형성하더라도 좋다. 그것에 의해, 땜납볼 등의 땜납범프를 통해 실장기판에 제1반도체패키지를 실장할 수 있다.
[실시예]
이하, 도 1∼도 12를 사용하여, 본 발명의 실시예에 관해 설명한다.
(실시예 1)
도 1은 본 발명의 실시예 1에 있어서 반도체장치의 평면도이고, 도 2는 본 실시예 1에 있어서 반도체장치의 측면도이며, 도 3은 수지부를 제외한 제1반도체패키지의 평면도이고, 도 4는 본 실시예 1에 있어서 반도체장치의 저면도이며, 도 5는 본 실시예 1에 있어서 반도체장치의 단면도이다. 도 6은 본 실시예 1에 있어서의 반도체장치를 실장기판에 실장한 상태를 나타낸 측면도이다.
도 1 및 도 2에 나타낸 것과 같이, 본 실시예 1에 있어서 반도체장치는, 제1반도체패키지(7)와, 이 제1반도체패키지(7)에 실장되는 제2반도체패키지(8)를 구비한다. 반도체장치 전체의 두께는 예를 들면 1.Omm∼1.2mm 정도이며, 제1,2반도체패키지(7, 8)의 두께는 예를 들면 500㎛∼6O0㎛ 정도이다.
아래쪽에 위치하는 제1반도체패키지(7)는, 도 1∼도 4에 나타낸 것과 같이, 반도체칩(1a)과, 기판부(4)와, 와이어접속용 랜드(제3랜드; 5)와, 제2반도체패키지 실장용 랜드(제1랜드; 6)와, 수지부(봉지부; 9)와, 땜납볼(땜납범프; 11)과, 외부접속용 랜드(제2랜드; 12)를 갖는다.
기판부(4)는, 도 1 및 도 2에 나타낸 것과 같이 수지부(9)보다도 외측으로 벗어나 있고, 예를 들면 유리에폭시 등에 의해 구성되어, 1O0㎛∼20O㎛ 정도의 두께를 갖는다. 기판부(4)의 두께는, 예를 들면 반도체장치 전체의 두께의 1O%∼2.0% 정도이며, 제1반도체패키지(7)의 두께의 15%∼30% 정도이다. 그것에 의해, 기판부(4)에 필요하게 되는 강도를 확보할 수 있다.
기판부(4)의 표면에는, 도 3에 나타낸 것과 같이 와이어접속용 랜드(5)와 제2반도체패키지 접속용 랜드(6)를 형성하고, 기판부(4)의 이면에는, 도 2에 나타낸 것과 같이 외부접속용 랜드(12)를 형성한다.
와이어접속용 랜드(5)는, 도 3에 나타낸 것과 같이, 제1반도체칩(1a)의 주위에 제1반도체칩(1a)을 둘러싸도록 배치되고, 예를 들면 Cu 등의 금속층(도전층)에 의해 구성된다.
제1반도체칩(1a)의 주변부 상에 본딩패드(3)를 형성하고, 이 본딩패드(3)를, 금 등으로 이루어진 와이어(2)를 통해 와이어접속용 랜드(5)와 접속한다.
수지부(9)는, 에폭시수지 등의 열경화성 수지로 구성되고, 제1반도체칩(1a)을 봉지하며, 제1반도체칩(1a), 와이어(2) 및 와이어접속용 랜드(5)를 덮어, 기판부(4)에 이른다.
이와 같이 기판부(4) 상에 직접 수지부(9)를 형성하고 있기 때문에, 도 2에 나타낸 것과 같이 수지부(9)의 측면으로부터 기판부(4)를 향해 도체부를 형성할 필요가 없어져, 제1반도체패키지(7)를 폭방향으로 콤팩트화할 수 있다. 또한, 외부리드를 갖는 종래예의 경우보다도 제1반도체패키지(7)의 높이를 감소하는 것도 가능하다.
따라서, 제1반도체패키지(7)를 폭방향과 높이 방향의 양 방향으로 축소할 수 있다. 이 제1반도체패키지(7)에 제2반도체패키지(8)를 실장하기 때문에, 제1반도체패키지(7)의 폭보다도 제2반도체패키지(8)의 폭을 크게 할 필요가 없어져, 결과로서 제2반도체패키지(8)의 사이즈도 축소할 수 있다. 그 결과, 반도체장치의 사이즈를 소형화할 수 있다(본 발명의 효과 1).
제2반도체패키지 실장용 랜드(6)는, 도 1∼도 3에 나타낸 것과 같이 제1반도체패키지(7)의 주변부 상에 배치되고, 예를 들면 Cu 등의 금속층에 의해 구성된다. 보다 상세하게는, 제2반도체패키지 실장용 랜드(6)는, 수지부(9)보다도 외측으로 벗어나 있는 기판부(4)의 주변부 상에 배치된다.
그것에 의해, 제2반도체패키지 실장용 랜드(6)의 형성을 용이하게 행할 수 있을 뿐만 아니라, 제1반도체패키지(7)에의 제2반도체패키지(8)의 실장도 용이하게 행할 수 있다(본 발명의 효과 2).
외부접속용 랜드(12)는, 기판부(4)의 이면에 형성되고, 예를 들면 Cu 등의 금속층에 의해 구성된다. 이 외부접속용 랜드(12)는, 기판부(4)의 이면 전체면에 어레이 형태로 형성되는 것이 바람직하다. 이러한 외부접속용 랜드(12)를 설치하는 것에 의해, 반도체장치의 소형화 및 다핀화가 가능해진다(본 발명의 효과 3).
도 2에 나타낸 것과 같이, 외부접속용 랜드(12) 상에 땜납볼(11)을 형성한다. 따라서, 도 4에 나타낸 것과 같이, 땜납볼(11)도 기판부(4)의 이면 전체면에 광범위하게 형성된다.
이때, 땜납볼(11)은 생략가능하다. 땜납볼(11)을 생략하는 것에 의해, 반도체장치를 더욱 박형화할 수 있다.
다음에, 도 5, 도 7 및 도 8을 사용하여, 본 실시예에 있어서의 반도체장치의 단면구조에 관해 설명한다.
도 5에 나타낸 것과 같이, 제1반도체패키지(7)의 기판부(4) 상에, 접합재(14)를 통해 제1반도체칩(1a)을 탑재하고, 제1반도체칩(1a)을 수지부(9)로 봉지한다.
제2반도체패키지(8)는, 제2반도체칩(1b)과, 제2반도체칩(1b)을 실장하는 다이패드(13)와, 제2반도체칩(1b)을 봉지하는 봉지수지와, 봉지수지의 측면으로부터 연장하는 외부리드(10)를 갖는다.
제2반도체칩(1b)은 접합재(14)를 통해 다이패드(13) 상에 실장되고, 외부리드(10)는 제1반도체패키지(7)를 향하는 방향으로 굴곡한다.
이와 같이 외부리드(10)를 제1반도체패키지(7)를 향하는 방향으로 굴곡시킴으로써, 도 5에 나타낸 것과 같이 기판부(4) 상에 있어서 제1반도체패키지(7)의 수지부(9)가 돌출하는 경우에 있어서도, 제1반도체패키지(7)에 제2반도체패키지(8)를 용이하게 실장할 수 있다(본 발명의 효과 4). 또한, 외부리드(10) 이외의 외부 도체부를 제2반도체패키지(8)에 설치하더라도 좋다.
도 5에 나타낸 제1반도체칩(1a)은, 로직 디바이스를 포함하는 로직IC이고, 제2반도체칩(1b)은 메모리 디바이스를 포함하는 메모리IC이다.
이와 같이 1개의 반도체장치에 복수의 반도체칩을 탑재하는 것에 의해, 반도체장치의 고기능화를 도모할 수 있다(본 발명의 효과 5). 또한, 로직IC과 메모리IC를 별도의 반도체패키지에 탑재하는 것에 의해, 이들을 1칩화할 필요가 없어져, 개발기간을 단축할 수 있다(본 발명의 효과 6). 더구나, 도 5에 나타낸 것과 같이 반도체칩을 적층하지 않은 것에 의해, 칩사이즈의 제약을 회피할 수 있다(본 발명의 효과 7).
도 7에, 제2반도체패키지(8)의 외부리드(1O)와, 제2반도체패키지 실장용 랜드(6)와의 접속부의 구조예를 나타낸다. 도 7에 나타낸 것과 같이, 외부리드(1O)와 제2반도체패키지 실장용 랜드(6)와는, 예를 들면 땝납층(도전층; 17)을 통해 접속된다. 이 땝납층(17)은, 도금, 디스펜서에 의한 도포 등으로 형성할 수 있다.
제2반도체패키지(8)를 제1반도체패키지(7)에 실장하기 위해서는, 예를 들면 제2반도체패키지 실장용 랜드(6)에 미리 상기한 수법으로 땝납층(17)을 형성해 두고, 제2반도체패키지 실장용 랜드(6) 상에 제2반도체패키지(8)를 재치하여, 이 상태에서 땝납층(17)을 용융시키면 된다.
도 8에, 기판부(4)의 확대 단면도를 나타낸다. 도 8에 나타낸 것과 같이, 기판부(4)에 스루홀(18)을 설치하고, 이 스루홀(18) 내부에 도전층(스루홀 배선; 19)을 형성한다. 그리고, 도전층(19)에 의해 제2반도체패키지 실장용 랜드(6)와 외부접속용 랜드(12)를 접속한다. 또한, 기판부(4)의 표면 상에 제2반도체패키지 실장용 랜드(6)와 와이어접속용 랜드(5)를 접속하기 위한 배선(20)을 형성한다.
그것에 의해, 기판부(4)에 있어서, 제1,2반도체패키지(7, 8)를 전기적으로 접속할 수 있어, 제1,2반도체패키지(7, 8)의 외부접속용 랜드(12)를 공통화할 수 있다. 그 결과, 반도체장치의 외부접속용 단자수를 감소시킬 수 있다(본 발명의 효과 8).
도 6에, 상기한 구조를 갖는 본 발명의 반도체장치를 실장기판(15) 상에 실장한 상태를 나타낸다.
도 6에 나타낸 것과 같이, 땜납볼(11) 등의 도전재를 통해 실장기판(15) 상의 실장용 랜드(16)와 외부접속용 랜드(12)를 접속한다. 그것에 의해, 제1반도체패키지(7)에 외부리드를 설치하는 일이 없이 실장기판(15)에 제1반도체패키지(7)를 실장할 수 있다.
다음에, 본 실시예 1에 있어서 반도체장치의 제조방법의 일례를 설명한다.
본 실시예 1에 있어서의 반도체장치를 제조하기 위해서는, 우선 제1,2반도체패키지(7, 8)를 각각 별개의 공정으로 조립한다.
반도체패키지(7)를 조립하는데에는, 기판부(4)의 표면과 이면의 소정위치에 와이어접속용 랜드(5), 제2반도체패키지 실장용 랜드(6) 및 외부접속용 랜드(12)를 형성하고, 더구나 기판부(4)의 표면 및 내부에 소정의 배선을 형성한다.
그후, 기판부(4)의 표면 상에 접합층(14)을 통해 제1반도체칩(1a)을 부착하고, 와이어 본딩법에 의해 제1반도체칩(1a)의 본딩패드(3)와 와이어접속용 랜드(5)를 와이어(2)로 접속한다.
다음에, 트랜스퍼몰드법 등의 봉지기술을 사용하여, 제1반도체칩(1a) 및 그 주변을 수지봉지한다. 그것에 의해, 수지부(9)를 형성한다. 그리고 제1반도체패키지(7)의 조립 후에, 전기 테스트를 행한다.
한편, 제2반도체패키지(8)에 관해서는, 다이패드(13) 상에 접합층(14)을 통해 제2반도체칩(1b)을 부착되어, 와이어본딩법에 의해 제2반도체칩(1b)의 본딩패드와 내부리드를 와이어(2)로 접속한다.
그후, 트랜스퍼몰드법 등의 봉지기술을 사용하여 제2반도체칩(1b)을 수지봉지하고, 외부리드(10)에 밴드(bend)가공을 시행한다. 그리고 제2반도체패키지(8)의 조립 후에, 전기 테스트를 행한다.
상기한 것과 같이 제1,2반도체패키지(7, 8)의 각각에 관해 별도로 전기 테스트를 행한 후, 제1반도체패키지(7)에 제2반도체패키지(8)를 실장한다. 그것에 의해, 수율을 향상할 수 있어, 가공비를 저감할 수 있다(본 발명의 효과 9).
(실시예 2)
다음에, 본 발명의 실시예 2에 관해 도 9를 사용하여 설명한다. 도 9는, 본 실시예 2의 반도체장치를 나타낸 단면도이다.
본 실시예 2에서는, 도 9에 나타낸 것과 같이, SRAM(Static Random Access Memory)나 EEPROM(Electrically Erasable and Programmable Read 0nly Memory) 등의 메모리 디바이스를 탑재한 메모리IC인 제2반도체칩(1b) 상에 접합재(14)를 통해 메모리IC 인 제3반도체칩(1c)을 적층하고, 땜납볼을 생략하고 있다. 또한, 제2,3반도체칩(1b, 1c)을, 각각 와이어(2)를 통해 내부리드에 접속하고, 다이패드(13)를 제2반도체패키지(8)의 표면에 노출시키고 있다.
그 이외의 구성에 관해서는, 실시예 1과 기본적으로 동일하기 때문에, 중복설명은 생략한다.
본 실시예 2에 있어서의 반도체장치는, 상기한 것과 같이 실시예 1에 있어서의 반도체장치와 기본적으로 동일한 구성을 갖고 있기 때문에, 본 발명의 효과 1∼4, 6, 8 및 9가 얻어진다.
그것에 덧붙여, 본 실시예 2의 반도체장치는, 3개의 반도체칩을 탑재하고 있기 때문에, 반도체장치의 더욱 고기능화를 도모할 수 있다(본 발명의 효과 10).
또한, 로직IC인 제1반도체칩(1a)을 제1반도체패키지(7)에 수납하고, 메모리IC인 제2,3반도체칩(1b, 1c)을 제2반도체패키지(8)에 수납하고 있기 때문에, 제1반도체칩(1a)을, 제2,3반도체칩(1b, 1c)의 칩사이즈에 맞추어 바꿔 만들 필요가 없다(본 발명의 효과 11).
더구나, 다이패드(13)를 제2반도체패키지(8)의 표면에 노출시키고 있기 때문에, 제2반도체패키지(8)의 두께를 얇게 할 수 있고, 또한 외부접속용 랜드(12) 상에 땜납볼을 설치하고 있지 않기 때문에, 제1반도체패키지(7)의 두께도 얇게 할 수 있다. 그것에 의해, 반도체장치 전체의 두께를 얇게 할 수 있다(본 발명의 효과 12).
이때, 본 실시예 2, 후술하는 실시예 3 및 실시예 4의 제조방법에 관해서는, 실시예 1의 제조방법을 약간 변경하는 것만으로 되기 때문에, 이들의 제조방법의 기재는 생략한다.
(실시예 3)
다음에, 본 발명의 실시예 3에 관해 도 10을 사용하고 설명한다. 도 10은, 본 실시예 3의 반도체장치를 나타낸 단면도이다.
본 실시예 3에서는, 도 10에 나타낸 것과 같이, 다이패드(13)의 표면 이면에 상기한 제2,3반도체칩(메모리IC;1b, 1c)을 부착하고, 와이어(2)를 통해 이들을 내부리드와 접속하고 있다.
또한, 외부접속용 랜드(12) 상에 땜납볼을 설치하고 있지 않다. 그것에 의해, 반도체장치의 두께를 얇게 할 수 있다. 그 이외의 구성에 관해서는, 실시예 1과 기본적으로 동일하기 때문에, 중복 설명은 생략한다.
본 실시예 3에 있어서의 반도체장치도, 실시예 1에 있어서의 반도체장치와 기본적으로 동일한 구성을 갖고 있기 때문에, 본 발명의 효과 1∼4, 6, 8∼9가 얻어진다. 또한, 실시예 2의 경우와 마찬가지로, 본 발명의 효과 10도 얻어진다.
그것에 덧붙여, 제2반도체패키지(8)에서는 다이패드(13)의 상하에 반도체칩을 실장하고 있기 때문에, 칩사이즈의 제약이 없다. 이 때문에, 3칩을 칩사이즈의 제약없이 조립할 수 있다(본 발명의 효과 13).
(실시예 4)
다음에, 본 발명의 실시예 4에 관해 도 11을 사용하여 설명한다. 도 11은, 본 실시예 4의 반도체장치를 나타낸 단면도이다.
본 실시예 4에서는, 도 11에 나타낸 것과 같이, 기판부(4)의 표면 상에 제1반도체칩(로직IC; 1a)과 제4반도체칩(주변IC; 1d)을 접합재(14)를 통해 적층하고, 다이패드(13) 상에 제2,3반도체칩(메모리IC; 1b, 1c)을 접합재(14)를 통해 적층하고 있다.
그리고, 와이어(2)를 통해, 제1,4반도체칩(1a, 1d)을 기판부(4) 상에 설치된 와이어접속용 랜드와 접속하고, 제2,3반도체칩(1b, 1c)을 내부리드와 접속하고 있다. 또한, 외부접속용 랜드(12) 상에 땜납볼을 설치하고 있지 않다.
이때, 상기한 주변IC란, 보통 직렬변환회로나 리플레쉬 회로 그 밖의 주변회로를 갖는 IC칩으로, 이러한 칩을 반도체패키지에 조립하는 것에 의해, 시스템의 기능을 받아들이는 수 있어, 메모리 응용 시스템의 고도화가 가능해진다(본 발명의 효과 14).
그 이외의 구성에 관해서는, 실시예 1과 기본적으로 동일하기 때문에, 중복 설명은 생략한다.
본 실시예 4에 있어서의 반도체장치도, 실시예 1에 있어서의 반도체장치와 기본적으로 동일한 구성을 갖고 있기 때문에, 본 발명의 효과 1∼4, 6, 8∼9를 얻을 수 있다.
그것에 덧붙여, 본 실시예 4의 반도체장치는, 4개의 반도체칩을 탑재하고 있기 때문에, 반도체장치의 더욱 고기능화를 도모할 수 있다(본 발명의 효과 15).
또한, 각 반도체패키지에 각각 2개의 반도체칩을 탑재하도록 하고 있기 때문에, 칩사이즈의 제약을 작게 할 수 있다(본 발명의 효과 16).
(실시예 5)
다음에, 본 발명의 실시예 5에 관해 도 12를 사용하여 설명한다. 도 12는 본 실시예 5의 반도체장치를 나타낸 단면도이다.
본 실시예 5에서는, 도 12에 나타낸 것과 같이, 기판부(4)의 중앙에 오목부(21)를 설치하고, 오목부(21)의 주위에 위치하는 기판부(4)의 주변부의 두께를 오목부(21) 바로 아래의 기판부(4)의 두께보다도 두껍게 하고 있다. 오목부(21)는, 예를 들면 기판부(4)에 스폿 페이싱(spot facing) 가공을 시행하는 것으로 형성할 수 있다.
그리고, 상기한 오목부(21)에, 제1반도체칩(1a)을 부착하고, 제1반도체칩(1a)을 수지봉지하여, 수지부(9)를 오목부(21) 내부에 형성하고 있다. 오목부(21)의 저면에 와이어접속용 랜드(5)를 형성하고, 와이어(2)에 의해 제1반도체칩(1a)을 와이어접속용 랜드(5)와 접속한다.
수지부(9)는, 와이어(2) 및 와이어접속용 랜드(5)를 덮고, 오목부(21)의 저면에 이른다. 또한, 수지부(9)의 표면의 높이는, 바람직하게는, 도 12에 나타낸 것과 같이 기판부(4)의 주변부의 높이와 거의 같게 한다. 그것에 의해, 기판부(4) 상에 수지부(9)가 돌출하는 것을 저지할 수 있어, 제2반도체패키지(8)의 실장을 더욱 용이하게 행할 수 있다(본 발명의 효과 17).
두께가 큰 기판부(4)의 주변부 상에, 제2반도체패키지 실장용 랜드(6)를 배치한다. 그것에 의해, 제2반도체패키지 실장용 랜드(6) 밑의 기판부(4)의 강도를 높게 할 수 있어, 제2반도체패키지(8)의 실장후의 신뢰성을 향상시킬 수 있다.
또한, 외부접속용 랜드(12) 상에 땜납볼을 설치하고 있지 않다. 그 이외의 구성에 관해서는 실시예 1의 경우와 기본적으로 동일하기 때문에, 중복설명은 생략한다.
본 실시예 5에 있어서의 반도체장치도, 실시예 1에 있어서의 반도체장치와 기본적으로 동일한 구성을 갖고 있기 때문에, 본 발명의 효과 1∼9가 얻어진다.
그것에 덧붙여, 본 실시예 5의 반도체장치에서, 기판부(4)의 표면이 거의 플랫으로 되어 있기 때문에, 제2반도체패키지 실장용 랜드(6) 상에 땝납을 도포할 때에 스크린인쇄법을 사용할 수 있어, 땝납의 도포를 용이하게 행할 수 있다(본 발명의 효과 18).
본 실시예 5에 있어서의 반도체장치의 제조방법은, 기판부(4)에 스폿 페이싱 가공 등을 시행하여 오목부(21)를 형성하는 공정을 제외하면 기본적으로 실시예 1의 경우와 동일하다.
이상과 같이 본 발명의 실시예에 관해 설명을 하였지만, 상기한 각 실시예에 기재의 내용을 서로 조합시켜도 된다.
본 발명에 따르면, 제1,2반도체패키지를 함께 폭방향과 높이 방향의 양방향으로 축소할 수 있기 때문에, 이들을 포함하는 반도체장치도 폭방향 및 높이 방향으로 축소할 수 있다. 따라서, 복수의 반도체패키지를 구비한 반도체장치를 소형화할 수 있다.

Claims (3)

  1. 제1표면과 제2표면을 갖는 기판과, 상기 기판의 제1표면에 고정되고 복수의 본딩패드를 갖는 제1반도체칩과, 상기 기판의 제1표면에 배치된 실장용 랜드와, 상기 기판의 제1표면에 배치되고 상기 제1반도체칩 각각의 본딩패드에 전기적으로 연결된 와이어접속용 랜드와, 상기 기판의 제2표면에 배치되고 상기 각각의 실장용 랜드에 전기적으로 연결된 외부접속용 제1그룹의 랜드 및, 상기 기판의 제2표면에 배치되고 상기 각각의 와이어접속용 랜드에 전기적으로 연결된 외부접속용 제2그룹의 랜드를 포함한 제1반도체패키지; 및
    복수의 본딩패드를 갖는 제2반도체칩과, 상기 제2반도체칩 각각의 본딩패드에 전기적으로 연결되고 상기 기판의 제1표면에 있는 각각의 실장용 랜드에 전기적으로 연결된 외부리드를 포함한 제2반도체패키지를 구비하고,
    상기 제1반도체패키지는 상기 기판 상에 실장되고 상기 제1반도체칩을 직접 둘러싸는 수지부와, 상기 수지부를 벗어나 외부로 연장된 기판부를 더 포함하고,
    상기 실장용 랜드는 상기 수지부를 벗어나 외부로 연장된 기판부 상에 배치된 것을 특징으로 하는 반도체장치.
  2. 상기 실장용 랜드는 상기 제1반도체칩을 벗어나 상기 기판의 주변부 상에 배치된 것을 특징으로 하는 반도체장치.
  3. 삭제
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