KR100818593B1 - 저장 장치 - Google Patents

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KR100818593B1
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고경희
김동규
김지연
김경일
이은심
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Abstract

개시된 본 발명의 저장 장치는, 제1접속패드들이 배열된 적어도 1개 이상의 제1실장부, 제2접속패드들이 배열된 적어도 1개 이상의 제2실장부, 복수개의 수동 소자 영역 및 수동 소자 영역들, 제1 및 제2접속패드들을 전기적으로 연결시키는 회로 배선들을 포함하는 메인 기판, 제1접속패드들과 접속되고 제1실장부에 실장되며, 데이터를 저장하는 적어도 1개 이상의 제1반도체패키지, 제2접속패드들과 접속되도록 제2실장부에 실장되고, 제1반도체패키지들과 전기적으로 연결되며, 제1반도체패키지를 제어하는 제어부 및 제1반도체패키지를 보호하는 보호부가 내장된 제2반도체패키지 및 수동 소자 영역 내에 위치하여 제1 및 제2반도체패키지들과 전기적으로 연결되며, 제1반도체패키지들 및 제2반도체패키지간의 신호를 정합하는 수동 소자를 포함한다.
저장 장치, 저장용 반도체패키지, 제어 회로, 보호 회로, 수동 소자

Description

저장 장치{Momory device}
도 1은 종래의 저장 장치의 평면도.
도 2는 본 발명의 저장 장치의 평면도.
도 3은 도 2에 도시된 메인 기판의 평면도.
도 4는 본 발명의 제1실시예에 의한 저장 장치의 단면도.
도 5는 본 발명의 제2실시예에 의한 저장 장치의 단면도.
도 6은 본 발명의 제3실시예에 의한 저장 장치의 평면도.
도 7은 도 6에 도시된 메인 기판의 평면도.
도 8은 본 발명의 제4실시예에 의한 저장 장치의 단면도.
도 9는 본 발명의 제5실시예에 의한 저장 장치의 단면도.
도 10a 내지 도 10c는 도 9에 도시된 수동 소자들의 평면도.
본 발명은 저장 장치에 관한 것으로, 보다 구체적으로, 반도체패키지에 저장된 데이터를 보호하고, 실장 면적은 극대화시키고 두께는 최소화시키는 저장 장치에 관한 것이다.
반도체 산업에서 반도체패키지란 일반적으로 미세회로가 설계된 반도체칩을 외부환경으로부터 보호하고 전자기기에 실장하여 사용할 수 있도록 몰드 수지나 세라믹 등으로 밀봉한 형태를 말한다. 최근에는 반도체칩을 감싸 보호하거나 단순히 전자기기에 실장하기 위한 목적으로 반도체칩을 패키징하기보다는 전자기기의 소형화, 박형화 및 다기능화를 통해 전자기기의 성능 및 품질을 향상시키기 위한 목적으로 반도체칩을 패키징하고 있다. 따라서, 반도체패키지의 중요성이 커지고 있다.
이러한, 전자기기의 소형화, 박형화 및 다기능화의 요구에 따라 반도체칩들의 크기는 계속적으로 작아지고 용량은 계속적으로 커지고 있다. 따라서, 최근에는 반도체패키지의 크기가 반도체칩의 약 100% 내지 120%에 불과한 칩 스케일 패키지(chip scale package) 및 반도체패키지의 용량 및 처리 속도를 배가시키기 위해서 새로운 형태의 반도체패키지들이 개발되고 있다.
그러나, 이와 같이 반도체패키지의 크기 및 두께를 줄이려는 노력에도 불구하고, 도 1에 도시된 바와 같이 반도체패키지(20)와 함께 저장 장치(1), 예를 들어 메모리 카드의 메인 기판(10)에 실장되는 제어 소자(30) 및 반도체패키지(20)들의 신호 정합을 위해 실장되는 수개 내지 수십개의 수동 소자(40)들로 인해 전자기기에 최종적으로 장착되는 메모리 카드의 크기 및 두께를 줄일 수 없으며, 이는 전자기기를 소형화 및 박형화시키는데 한계가 있다.
또한, 수동 소자(40)이며, RLC 회로를 구성하는 수개의 저항(R;Resistance), 인턱턴스(L;inductance) 및 커패시턴스(C;capacitance) 등의 전자 부품 각각을 메인 기판(10)에 표면 실장함에 따른 비용발생으로 전자기기의 원가가 상승되는 문제 점이 있다.
또한, 반도체패키지(20)와 수동 소자(40), 즉 저항, 인턱턴스 및 커패시턴스 간의 전기적 연결 길이가 길어져 인덕턴스 성분의 증가로 전자기기의 전기적 성능이 저하되는 문제점이 있다.
그리고, 상술한 바와 같이 반도체패키지(20)가 수용할 수 있는 메모리의 용량이 증가될 수록 저장된 데이터의 보호가 중요하지만 종래의 메모리 카드에는 반도체패키지(20)의 데이터를 보호할 수 있는 장치가 실장되지 않아 반도체패키지(20)에 저장된 데이터가 손상 및 소실되었고, 과전류로 인해 반도체패키지(20)가 파괴되는 등의 문제가 있다.
따라서, 본 발명은 이와 같은 종래 문제점을 감안한 것으로서, 본 발명의 목적은 반도체패키지 및 반도체패키지에 저장된 데이터를 보호하고, 메모리 카드에서 제어 소자 및 수동 소자들이 차지하는 면적을 최소화시켜 메모리 카드의 실장면적을 증대시키는 한편 두께는 줄인 저장 장치를 제공함에 있다.
이와 같은 본 발명의 목적을 구현하기 위한 저장 장치는 제1접속패드들이 배열된 적어도 1개 이상의 제1실장부, 제2접속패드들이 배열된 제2실장부, 상기 제1접속패드들과 제2접속패드들을 전기적으로 연결시키는 회로 배선들을 포함하는 메인 기판, 상기 제1접속패드들과 접속되고 상기 제1실장부에 실장되며, 데이터를 저장하는 적어도 1개 이상의 제1반도체패키지 및 상기 제2접속패드들과 접속되도록 상기 제2실장부에 실장되고, 상기 제1반도체패키지들과 전기적으로 연결되며, 상기 제1반도체패키지를 제어하는 제어부, 상기 제1반도체패키지들 및 상기 제어부 상호 간의 신호를 정합하는 수동 소자부 및 상기 제1반도체패키지를 보호하는 보호부가 내장된 제2반도체패키지를 포함한다.
또한, 본 발명에 의한 저장 장치는 제1접속패드들이 배열된 적어도 1개 이상의 제1실장부, 제2접속패드들이 배열된 적어도 1개 이상의 제2실장부, 제3접속패드들이 배열된 적어도 1개 이상의 제3실장부 및 상기 제1, 제2 및 제3접속패드들을 전기적으로 연결시키는 회로 배선들을 포함하는 메인 기판, 상기 제1접속패드들과 접속되고 상기 제1실장부에 실장되며, 데이터를 저장하는 적어도 1개 이상의 제1반도체패키지, 상기 제2접속패드들과 접속되도록 상기 제2실장부에 실장되고, 상기 제1반도체패키지들과 전기적으로 연결되며, 상기 제1반도체패키지를 제어하는 제어 회로가 형성된 제2반도체패키지 및 상기 제3접속패드들과 접속되도록 상기 제3실장부에 실장되고, 상기 제1및 제2반도체패키지들과 전기적으로 연결되며, 상기 제1반도체패키지들 및 상기 제2반도체패키지 간의 신호를 정합하는 수동 소자부 및 상기 제1반도체패키지를 보호하는 보호 회로가 형성된 제3반도체패키지를 포함한다.
또한, 본 발명에 의한 저장 장치는 제1접속패드들이 배열된 적어도 1개 이상의 제1실장부, 제2접속패드들이 배열된 적어도 1개 이상의 제2실장부, 복수개의 수동 소자 영역 및 상기 수동 소자 영역들, 상기 제1 및 제2접속패드들을 전기적으로 연결시키는 회로 배선들을 포함하는 메인 기판, 상기 제1접속패드들과 접속되고 상기 제1실장부에 실장되며, 데이터를 저장하는 적어도 1개 이상의 제1반도체패키 지, 상기 제2접속패드들과 접속되도록 상기 제2실장부에 실장되고, 상기 제1반도체패키지들과 전기적으로 연결되며, 상기 제1반도체패키지를 제어하는 제어부 및 상기 제1반도체패키지를 보호하는 보호부가 내장된 제2반도체패키지 및 상기 수동 소자 영역 내에 위치하여 상기 제1및 제2반도체패키지들과 전기적으로 연결되며, 상기 제1반도체패키지들 및 상기 제2반도체패키지 간의 신호를 정합하는 수동 소자를 포함한다.
바람직하게, 상기 메인 기판 중 상기 수동 소자 영역과 대응되는 부분에는 수납 홈이 형성되어 상기 수동 소자들이 상기 수납 홈 내에 실장된다.
바람직하게, 메인 기판은 몸체, 상기 몸체의 상부면에 형성된 제1금속층 및 상기 몸체의 하부면에 형성된 제2금속층을 포함하며, 수동 소자 중 저항은 상기 수동 소자 영역 내의 상기 제1 및 제2금속층을 지그 재그 형태로 패터닝하여 형성한다.
또한, 수동 소자 중 인덕턴스 및 커패시턴스는 상기 수동 소자 영역 내의 상기 제1 금속층에 패터닝된 제1전극, 상기 수동 소자 영역 내의 상기 제2금속층에 패터닝된 제2전극을 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 저장 장치에 대하여 상세하게 설명한다.
(실시예 1)
도 2는 본 발명의 저장 장치의 평면도이고, 도 3은 도 2에 도시된 메인 기판 의 평면도이다. 도 4는 본 발명의 제1실시예에 의한 저장 장치의 단면도이다.
도 2 내지 도 4를 참조하면, 제1실시예에 의한 저장 장치(100), 예를 들어 메모리 카드는 메인 기판(110), 제1반도체패키지(200) 및 제2반도체패키지(250)를 포함한다.
도 3을 참조하면, 메인 기판(110)은 제1반도체패키지(200) 및 제2반도체패키지(250)가 실장되는 인쇄회로기판으로서, 크게, 제1반도체패키지(200)가 실장되는 제1실장영역(120) 및 제2반도체패키지(250)가 실장되는 제2실장영역(130)으로 구분된다. 본 발명을 적용하면, 종래와 동일한 크기의 메인 기판(110)에 도 3에 도시된 바와 같이 2개 이상의 제1실장영역(120)을 형성할 수 있다.
한편, 각각의 제1실장영역(120)에는 제1접속패드(125)들이 배열되고, 제2실장영역(130)에는 제2접속패드(135)들이 배열된다. 도 4에 도시된 바와 같이 메인 기판(110)이 한개의 몸체(112)와 한개의 금속층(115)으로 이루어진 단층 구조일 경우에는 금속층(115)을 패터닝하여 형성한 회로 패턴에 의해서 제1 및 제2접속패드(125,135)들이 전기적으로 연결된다. 도시되지는 않았지만, 메인 기판(110)이 한개 이상의 몸체와 2개 이상의 금속층들으로 이루어진 다층 구조일 경우에는 금속층을 패터닝하여 형성한 회로 패턴 및 몸체를 관통하여 금속층들을 연결하는 비아에 의해서 제1 및 제2접속패드(125,135)들이 전기적으로 연결된다.
도 2 및 도 4를 참조하면, 제1실장영역(120)에 실장되는 제1반도체패키지(200)는 데이터를 저장하는 저장용 반도체패키지로, 제1반도체패키지(200)는 실질적으로 데이터를 저장하는 반도체칩(210), 상기 반도체칩(210)을 감싸는 밀봉 부(220), 반도체칩(210)과 전기적으로 연결되고 밀봉부(220)의 외부로 노출되어 각각의 제1접속패드(125)들에 접속되는 외부 접속단자(230)를 포함한다.
도 2 및 도 4에는 밀봉부(220)의 측면을 따라 일정 간격으로 배열된 리드 형태의 외부 접속단자(230)를 갖는 제1반도체패키지(200)를 도시하였지만, 상기 밀봉부(220)의 하부면에 배열된 볼 형태의 외부 접속단자를 갖는 제1반도체패키지(200)를 사용하여도 무방하다.
제2실장영역(130)에 실장되는 제2반도체패키지(250)는 제1반도체패키지(200)를 제어하고, 제1반도체패키지(200)들의 신호를 정합하며, 제1반도체패키지(200) 및 제1반도체패키지(200) 내에 저장된 데이터를 보호한다. 제2반도체패키지(250)는 제어부, 수동 소자부 및 보호부를 포함하는 반도체칩(260), 반도체칩(260)을 감싸는 밀봉부(270), 반도체칩(260)과 전기적으로 연결되고 밀봉부(270)의 외부로 노출되어 제2접속패드(135)들에 접속되는 외부 접속단자(280)를 포함한다.
바람직하게, 제어부는 제어 회로를 포함한다. 수동 소자부와 보호회로 부는 전원 안정화 및 외부에서 유입되는 고전류를 제한하거나, 고 전압을 제한하여 재 분배시키는 역활을 한다. 또한 저장 장치 주위의 장치들로부터 발생하는 잡음을 제거하는 역할을 한다. 전위차를 발생시키는 저항, 주파수에 따라 전류의 흐름이 조절되는 인덕턴스 및 주파수에 따라 전류의 흐름이 조절되는데 인덕턴스와 반대되는 성질을 가지며 전하를 저장하는 캐패시턴스를 포함한다. 여기서, 인덕턴스는 주파수가 높아질수록 전류가 흐르지 않으려는 성질을 갖고, 캐피시턴스는 주파수가 높아질수록 전류가 잘 흐르는 성질을 갖는다. 보호부는 보호 회로를 포함하거나 동시 에 수동 소자부를 포함한다.
바람직하게, 상술한 제어 회로, 저항, 인덕턴스, 커패시턴스 및 보호회로는 제2반도체패키지(250)에 내장된 반도체칩(260) 내에 반도체 제조 공정에 의해 형성된다.
이상에서 상술한 바와 같이 제2반도체패키지(250)에 내장된 반도체칩(260)에 제1반도체패키지(200)를 제어하는 제어부와, 제1반도체패키지(200)들의 신호를 정합하는 수동 소자부 및 제1반도체패키지(200) 및 제1반도체패키지(200) 내에 저장된 데이터를 보호하는 보호부를 함께 형성하면, 종래의 제어 소자, 저항, 인덕턴스 및 커패시턴스 등의 부품을 별도로 실장하지 않아도 된다.
또한, 제어 소자 및 수동 소자들이 메인 기판(110)에 직접적으로 실장되지 않기 때문에 제1반도체패키지(200), 즉 저장용 반도체패키지의 실장 공간이 늘어나 종래와 동일한 사이즈의 메인 기판(110)에 종래보다 많은 개수의 제1반도체패키지(200)를 실장할 수 있어 저장 장치(100)의 메모리 용량을 증대시킬 수 있다.
또한, 보호부가 별도의 실장 공간을 차지하지 않으면서 제1반도체패키지(200) 및 제1반도체패키지(200)에 저장된 데이터를 보호할 수 있어 제품의 신뢰성을 향상시킬 수 있다.
(실시예 2)
도 5는 본 발명의 제2실시예에 의한 저장 장치의 단면도이다. 본 발명의 제2실시예에 의한 저장 장치는 제2반도체패키지 및 제3반도체패키지를 제외하면 앞서 설명한 실시예 1의 저장 장치와 실질적으로 동일한 구조 및 구성을 갖는다. 따라 서, 동일한 구성 요소에 대해서는 간략하게 설명하고, 동일한 구성 요소에 대해서는 동일한 참조부호 및 명칭을 부여하기로 한다.
도 2와 도 3 및 도 5를 참조하면, 제2실시예에 의한 저장 장치(100), 예를 들어 메모리 카드는 메인 기판(110), 제1반도체패키지(200), 제2반도체패키지(300) 및 제3반도체패키지(350)를 포함한다.
도 3을 참조하면, 메인 기판(110)은 제1반도체패키지(200), 제2반도체패키지(300) 및 제3반도체패키지가 실장되는 인쇄회로기판으로, 메인 기판(110)은 크게 제1반도체패키지(200)가 실장되는 제1실장영역(120), 제2반도체패키지(300) 및 제3반도체패키지(350)가 실장되는 제2실장영역(130)으로 구분된다. 제1실장영역(120)에는 제1접속패드(125)들이 배열되고, 제2실장영역(130)에는 제2접속패드(135)들이 배열되며, 제1 및제2접속패드(125,135)들은 회로 패턴에 의해서 전기적으로 연결된다.
도 2 및 도 5를 참조하면, 제1실장영역(120)에 실장되는 제1반도체패키지(200)는 데이터를 저장하는 저장용 반도체패키지로, 데이터를 저장하는 반도체칩(210), 반도체칩(210)을 감싸는 밀봉부(220), 반도체칩(210)과 전기적으로 연결되고 밀봉부(220)의 외부로 노출되어 각각의 제1접속패드(125)들에 접속되는 외부 접속단자(230)를 포함한다.
제2실장영역(130)에 실장되는 제2반도체패키지(250)는 제1반도체패키지(200)를 제어하는 제어용 반도체패키지로, 제어 회로를 포함하는 반도체칩(310), 반도체칩(310)을 감싸는 밀봉부(320), 반도체칩(310)과 전기적으로 연결되고 밀봉부(320) 의 외부로 노출되어 제2접속패드(135)들에 접속되는 외부 접속단자(330)를 포함한다.
제3반도체패키지(350)는 제1반도체패키지(200)들의 신호를 정합하며, 제1반도체패키지(200) 및 제1반도체패키지(200) 내에 저장된 데이터를 보호한다. 이러한, 제3반도체패키지(350)는 메인 기판(110)의 실장영역을 증대시키기 위해 제2반도체패키지(300) 상에 적층되며, 제2반도체패키지(300)와 함께 제2실장영역(130)에 실장된다.
제3반도체패키지(350)는 저항, 인덕턴스 및 커패시턴스로 구성된 수동 소자부 및 보호 회로를 포함하는 반도체칩(360), 상기 반도체칩(360)을 감싸는 밀봉부(370), 반도체칩(360)과 전기적으로 연결되고 밀봉부(370)의 외부로 노출되어 제2반도체패키지(300)의 외부 접속단자(330)에 접속되는 외부 접속단자(380)를 포함한다.
바람직하게, 상술한 제어 회로, 저항, 인덕턴스, 커패시턴스 및 보호회로는 제3반도체패키지(350)에 내장된 반도체칩(360) 내에 반도체 제조 공정에 의해 형성된다.
본 실시예에서는 제2반도체패키지(300) 상에 제3반도체패키지(350)를 적층시킨 것을 도시하고 설명하였지만, 이와 다르게, 제2반도체패키지(300)에 내장된 반도체칩(310) 상에 제3반도체패키지(350)에 내장된 반도체칩(360)을 적층시킨 후 적층된 2개의 반도체칩(310,360)을 밀봉부로 감싸도 무방하다.
이상에서 상술한 바와 같이 제어 기능을 갖는 제2반도체패키지(250)의 상부 면에 수동 소자부와 보호 회로부가 포함된 제3반도체패키지를 적층시켜 메인 기판에 실장하면, 표면 실장의 횟수를 줄일 수 있고, 제1반도체패키지(200), 즉 저장용 반도체패키지의 실장 공간이 늘어나 종래와 동일한 사이즈의 메인 기판(110)에 종래보다 많은 개수의 제1반도체패키지(200)를 실장할 수 있어 저장 장치(100)의 메모리 용량을 증대시킬 수 있다.
또한, 보호부가 별도의 실장 공간을 차지하지 않으면서 제1반도체패키지(200) 및 제1반도체패키지(200)에 저장된 데이터를 보호할 수 있어 제품의 신뢰성을 향상시킬 수 있다.
(실시예 3)
도 6은 본 발명의 제3실시예에 의한 저장 장치의 평면도이고, 도 7은 도 6에 도시된 메인 기판의 평면도이다.
본 발명의 제3실시예에 의한 저장 장치는 제2반도체패키지와 제3반도체패키지를 적층시키지 않고 메인 기판에 각각 실장한 것을 제외하면 앞서 설명한 실시예 2의 저장 장치와 실질적으로 동일한 구조 및 구성을 갖는다. 따라서, 동일한 구성 요소에 대해서는 간략하게 설명하고, 동일한 구성 요소에 대해서는 동일한 참조부호 및 명칭을 부여하기로 한다.
도 6 및 도 7을 참조하면, 제3실시예에 의한 저장 장치(100), 예를 들어 메모리 카드는 메인 기판(110), 제1반도체패키지(200), 제2반도체패키지(300) 및 제3반도체패키지(350)를 포함한다.
상기 메인 기판(110)은 제1반도체패키지(200), 제2반도체패키지(300) 및 제3 반도체패키지가 실장되는 인쇄회로기판으로, 메인 기판(110)은 크게 제1반도체패키지(200)가 실장되는 제1실장영역(120), 제2반도체패키지(300)가 실장되는 제2실장영역(130) 및 제3반도체패키지(350)가 실장되는 제3실장영역(140)으로 구분된다. 제1실장영역(120)에는 제1접속패드(125)들이 배열되고, 제2실장영역(130)에는 제2접속패드(135)들이 배열되며, 제3실장영역(140)에는 제3접속패드(145)들이 배열된다. 그리고, 제1, 제2 및 제3접속패드(125,135, 145)들은 회로 패턴에 의해서 전기적으로 연결된다.
상기 제1실장영역(120)에 실장되는 제1반도체패키지(200)는 데이터를 저장하는 저장용 반도체패키지로, 데이터를 저장하는 반도체칩(도시안됨), 반도체칩을 감싸는 밀봉부(220), 반도체칩과 전기적으로 연결되고 밀봉부(220)의 외부로 노출되어 각각의 제1접속패드(125)들에 접속되는 외부 접속단자(230)를 포함한다.
제2실장영역(130)에 실장되는 제2반도체패키지(250)는 제1반도체패키지(200)를 제어하는 제어용 반도체패키지로, 제어 회로를 포함하는 반도체칩(도시안됨), 반도체칩을 감싸는 밀봉부(320), 반도체칩과 전기적으로 연결되고 밀봉부(320)의 외부로 노출되어 제2접속패드(135)들에 접속되는 외부 접속단자(330)를 포함한다.
제3실장영역에 실장되는 제3반도체패키지(350)는 제1반도체패키지(200)들의 신호를 정합하며, 제1반도체패키지(200) 및 제1반도체패키지(200) 내에 저장된 데이터를 보호한다. 이러한, 제3반도체패키지(350)는 저항, 인덕턴스 및 커패시턴스로 구성된 수동 소자부 및 보호 회로를 포함하는 반도체칩(도시안됨), 반도체칩을 감싸는 밀봉부(370), 반도체칩과 전기적으로 연결되고 밀봉부(370)의 외부로 노출 되어 제3접속패드(145)들에 접속되는 외부 접속단자(380)를 포함한다.
바람직하게, 상술한 저항, 인덕턴스, 커패시턴스 및 보호회로는 제3반도체패키지(350)에 내장된 반도체칩 내에 반도체 제조 공정에 의해 형성된다.
이상에서 상술한 바와 같이 제어 기능을 갖는 제2반도체패키지(250)와, 수동 소자부와 보호 회로부가 포함된 제3반도체패키지를 메인 기판에 각각 실장하면, 종래에 비해 표면 실장의 횟수를 줄일 수 있고, 제1반도체패키지(200), 즉 저장용 반도체패키지의 실장 공간이 늘어나 종래와 동일한 사이즈의 메인 기판(110)에 종래보다 많은 개수의 제1반도체패키지(200)를 실장할 수 있어 저장 장치(100)의 메모리 용량을 증대시킬 수 있다.
또한, 보호부가 별도의 실장 공간을 차지하지 않으면서 제1반도체패키지(200) 및 제1반도체패키지(200)에 저장된 데이터를 보호할 수 있어 제품의 신뢰성을 향상시킬 수 있다.
(실시예 4)
도 8은 본 발명의 제4실시예에 의한 저장 장치의 단면도이다.
도시된 바와 같이, 제4실시예에 의한 저장 장치(100), 예를 들어, 메모리 카드는 메인 기판(410), 제1반도체패키지(500), 제2반도체패키지(550) 및 수동 소자(600)들을 포함한다.
상기 메인 기판(410)은 한 개의 몸체(412), 몸체(412)의 상부면에 형성된 제1금속층(415a) 및 몸체(412)의 하부면에 형성된 제2금속층(415b)을 포함하는 다층 인쇄회로기판으로, 제1반도체패키지(500) 및 제2반도체패키지(550)가 실장된다. 이 와 같이 구성된 메인 기판(410)은 크게 제1반도체패키지(500)가 실장되는 제1실장영역(420) 및 제2반도체패키지(550)가 실장되는 제2실장영역(430)으로 구분된다. 제1실장영역(420)에는 제1접속패드(425)들이 배열되고, 제2실장영역(430)에는 제2접속패드(435)들이 배열되며, 제1 및 제2접속패드(425,435)들은 회로 패턴에 의해서 전기적으로 연결된다.
또한, 메인 기판(410)에는 수동 소자(600)들을 실장하기 위한 수납 홈(440)이 형성되는데, 수납 홈(440)은 제1금속층(415a)과 몸체(412)를 관통하여 형성된다. 바람직하게, 수납 홈(440)은 각 수납 홈(440)에 실장되는 수동 소자(600)들의 높이보다 깊게 형성되어 수동 소자(600)가 메인 기판(410)의 상부면으로 돌출되지 않도록 한다.
제1실장영역(420)에 실장되는 제1반도체패키지(500)는 데이터를 저장하는 저장용 반도체패키지로, 데이터를 저장하는 반도체칩(510), 반도체칩(510)을 감싸는 밀봉부(520), 반도체칩(510)과 전기적으로 연결되고 밀봉부(520)의 외부로 노출되어 각각의 제1접속패드(425)들에 접속되는 외부 접속단자(530)를 포함한다.
제2실장영역(430)에 실장되는 제2반도체패키지(550)는 제1반도체패키지(500)를 제어하고, 제1반도체패키지(500) 및 제1반도체패키지(500) 내에 저장된 데이터를 보호한다. 제2반도체패키지(550)는 제어 회로 및 보호 회로를 포함하는 반도체칩(560), 반도체칩을 감싸는 밀봉부(570), 반도체칩(560)과 전기적으로 연결되고 밀봉부(570)의 외부로 노출되어 제2접속패드(435)들에 접속되는 외부 접속단자(580)를 포함한다.
바람직하게, 상술한 제어 회로 및 보호회로는 제2반도체패키지(550)에 내장된 반도체칩(560) 내에 반도체 제조 공정에 의해 형성된다.
수동 소자(600)들은 메인 기판(410)에 형성된 수납 홈(440)에 각각 실장되어 제1반도체패키지(500)들의 신호를 정합한다. 바람직하게, 수동 소자(600)들은 낱개로 부품화된 저항, 인덕턴스 및 커패시턴스이다.
여기서, 수납 홈(440)에 실장된 저항들, 인덕턴스들 및 커패시턴스들의 리드(602)들은 제1금속층(415a) 및 제2금속층(415b)을 패터닝하여 형성한 회로 패턴에 의해 접속되며, 회로 패턴에 의해 제1 및 제2 접속패드(425,435)들과 전기적으로 연결된다.
한편, 수납 홈(440)에 저항들, 인덕턴스들 및 커패시턴스들이 실장되면, 이들을 보호하고, 메인 기판(410) 상에 제1 및 제2반도체패키지(500.550)들을 실장하기 위해 에폭시 계통의 수지(450)로 수납 홈(440)을 매립한다.
이상에서 상술한 바와 같이 메인 기판(410)에 수납 홈(440)들을 형성하고, 각각의 수납 홈(440)에 낱개로 부품화된 수동 소자(600)들을 실장하면, 제1반도체패키지(500), 즉 저장용 반도체패키지의 실장 공간이 늘어나 종래와 동일한 사이즈의 메인 기판(410)에 종래보다 많은 개수의 제1반도체패키지(500)를 실장할 수 있어 저장 장치(100)의 메모리 용량을 증대시킬 수 있다.
또한, 보호부가 별도의 실장 공간을 차지하지 않으면서 제1반도체패키지(500) 및 제1반도체패키지(500)에 저장된 데이터를 보호할 수 있어 제품의 신뢰성을 향상시킬 수 있다.
(실시예 5)
도 9는 본 발명의 제5실시예에 의한 저장 장치의 단면도이고, 도 10a 내지 도 10c는 도 9에 도시된 수동 소자들의 평면도이다.
본 발명의 제5실시예에 의한 저장 장치는 메인 기판에 수동 소자들을 형성하는 것을 제외하면 앞서 설명한 실시예 4의 저장 장치와 실질적으로 동일한 구조 및 구성을 갖는다. 따라서, 동일한 구성 요소에 대해서는 간략하게 설명하고, 동일한 구성 요소에 대해서는 동일한 참조부호 및 명칭을 부여하기로 한다.
도 9를 참조하면, 제5실시예에 의한 저장 장치(100), 예를 들어, 메모리 카드는 메인 기판(410), 제1반도체패키지(500), 제2반도체패키지(550) 및 수동 소자(610,620,630)들을 포함한다.
상기 메인 기판(410)은 한개의 몸체(412), 몸체(412)의 상부면에 형성된 제1금속층(415a) 및 몸체(412)의 하부면에 형성된 제2금속층(415b)을 포함하는 다층 인쇄회로기판으로, 제1반도체패키지(500) 및 제2반도체패키지(550)가 실장된다. 이와 같이 구성된 메인 기판(410)은 크게 제1반도체패키지(500)가 실장되는 제1실장영역(420) 및 제2반도체패키지(550)가 실장되는 제2실장영역(430)으로 구분된다. 제1실장영역(420)에는 제1접속패드(425)들이 배열되고, 제2실장영역(430)에는 제2접속패드(435)들이 배열되며, 제1 및 제2접속패드(425,435)들은 회로 패턴에 의해서 전기적으로 연결된다.
제1실장영역(420)에 실장되는 제1반도체패키지(500)는 데이터를 저장하는 저장용 반도체패키지로, 데이터를 저장하는 반도체칩(510), 반도체칩(510)을 감싸는 밀봉부(520), 반도체칩(510)과 전기적으로 연결되고 밀봉부(520)의 외부로 노출되어 각각의 제1접속패드(425)들에 접속되는 외부 접속단자(530)를 포함한다.
제2실장영역(430)에 실장되는 제2반도체패키지(550)는 제1반도체패키지(500)를 제어하고, 제1반도체패키지(500) 및 제1반도체패키지(500) 내에 저장된 데이터를 보호한다. 제2반도체패키지(550)는 제어 회로 및 보호 회로를 포함하는 반도체칩(560), 반도체칩을 감싸는 밀봉부(570), 반도체칩(560)과 전기적으로 연결되고 밀봉부(570)의 외부로 노출되어 제2접속패드(435)들에 접속되는 외부 접속단자(580)를 포함한다.
바람직하게, 상술한 제어 회로 및 보호회로는 제2반도체패키지(550)에 내장된 반도체칩(560) 내에 반도체 제조 공정에 의해 형성된다.
수동 소자들은 메인 기판(410) 몸체의 유전율 및 제1금속층과 제2금속층을 이용하여 메인 기판 내에 형성된다. 바람직하게, 수동 소자들은 저항(610), 인덕턴스(620) 및 커패시턴스(630)이다.
여기서, 저항(610)은 도 10a에 도시된 바와 같이 제1 및 제2금속층(415a)을 지그재그 형상의 패터닝하여 메인 기판(410) 상에 형성한다.
인덕턴스(620)는 제1전극(622), 유전체 및 제2전극(624)으로 구성되는데, 도 10b에 도시된 바와 같이 제1전극(622)은 제1금속층(415a)을 나선 형상으로 패터닝하여 형성하고, 제2전극(624)은 제2금속층(415b) 중 제1전극(622)과 대응되는 부분을 제1전극(622)과 대칭되는 나선 형상으로 패터닝하여 형성한다. 여기서, 인덕턴스(620)의 유전체는 메인 기판(410)의 몸체(412)이다.
커패시턴스(630)도 제1전극(632), 유전체 및 제2전극(634)으로 구성되는데, 도 10c 도시된 바와 같이 제1전극(632)은 제1금속층(415a)을 원 또는 사각 형상으로 패터닝하여 형성하고, 제2전극(634)은 제2금속층(415b) 중 제1전극(632)과 대응되는 부분을 원 또는 사각 형상으로 패터닝하여 형성한다. 여기서, 커패시턴스(630)의 유전체는 메인 기판(410)의 몸체(412)이다.
이상에서 상술한 바와 같이 메인 기판(410)에 수동 소자들을 패터닝하여 형성하면, 표면 실장의 횟수를 줄일 수 있고, 제1반도체패키지(500), 즉 저장용 반도체패키지의 실장 공간이 늘어나 종래와 동일한 사이즈의 메인 기판(410)에 종래보다 많은 개수의 제1반도체패키지(500)를 실장할 수 있어 저장 장치(100)의 메모리 용량을 증대시킬 수 있다.
또한, 보호부가 별도의 실장 공간을 차지하지 않으면서 제1반도체패키지(500) 및 제1반도체패키지(500)에 저장된 데이터를 보호할 수 있어 제품의 신뢰성을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서 상세하게 설명한 바와 같이 본 발명을 적용하면, 저항, 인덕턴스 및 커패시턴스 등의 부품을 별도로 사용하지 않고, 실장하지 않기 때문에 표면 실 장 횟수가 줄어들어 제품의 제조 원가를 절감시킬 수 있는 효과가 있다.
또한, 메인 기판 중 반도체패키지들이 실장되는 부분에 수동 소자들이 직접적으로 실장되지 않기 때문에 제1반도체패키지, 즉 저장용 반도체패키지의 실장 공간이 늘어나 종래와 동일한 크기의 메인 기판에 많은 개수의 제1반도체패키지를 실장할 수 있어 저장 장치의 메모리 용량을 증대시킬 수 있는 효과가 있다.
또한, 보호 회로에 의해 제1반도체패키지 및 제1반도체패키지에 저장된 데이터가 보호되어 제품의 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (14)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제1접속패드들이 배열된 적어도 1개 이상의 제1실장부, 제2접속패드들이 배열된 적어도 1개 이상의 제2실장부, 복수개의 수동 소자 영역 및 상기 수동 소자 영역들, 상기 제1 및 제2접속패드들을 전기적으로 연결시키는 회로 배선들을 포함하는 메인 기판;
    상기 제1접속패드들과 접속되고 상기 제1실장부에 실장되며, 데이터를 저장하는 적어도 1개 이상의 제1반도체패키지;
    상기 제2접속패드들과 접속되도록 상기 제2실장부에 실장되고, 상기 제1반도체패키지들과 전기적으로 연결되며, 상기 제1반도체패키지를 제어하는 제어부 및 상기 제1반도체패키지를 보호하는 보호부가 내장된 제2반도체패키지; 및
    상기 수동 소자 영역 내에 위치하여 상기 제1및 제2반도체패키지들과 전기적으로 연결되며, 상기 제1반도체패키지들 및 상기 제2반도체패키지간의 신호를 정합하는 수동 소자를 포함하며,
    상기 메인 기판 중 상기 수동 소자 영역과 대응되는 부분에는 수납 홈이 형성되어 상기 수동 소자들이 상기 수납 홈 내에 실장되고, 상기 수동 소자들은 상기 회로 배선과 전기적으로 연결되는 것을 특징으로 하는 저장 장치.
  9. 제 8 항에 있어서, 상기 수동 소자는 낱개의 저항(R), 낱개의 인덕턴스(L) 및 낱개의 커패시턴스(C)이며, 상기 수동 소자는 제3접속패드들과 접속되는 것을 특징으로 하는 저장 장치.
  10. 제 9 항에 있어서, 상기 수납 홈의 깊이는 상기 수납 홈에 수납되는 각각의 상기 수동 소자들의 두께보다 깊은 것을 특징으로 하는 저장 장치.
  11. 제 8 항에 있어서, 상기 메인 기판은 몸체, 상기 몸체의 상부면에 형성된 제1금속층 및 상기 몸체의 하부면에 형성된 제2금속층을 포함하는 다층 인쇄회로기판인 것을 특징으로 하는 저장 장치.
  12. 제 11 항에 있어서, 상기 메인 기판의 상기 수동 소자 영역에는 저항(R), 인덕턴스(L) 및 커패시턴스(C)를 포함하는 수동 소자가 형성되는 특징으로 하는 저장 장치.
  13. 제 11 항에 있어서, 상기 저항은 상기 수동 소자 영역 내의 상기 제1 및 제2 금속층을 지그 재그 형태로 패터닝하여 형성한 것을 특징으로 하는 저장 장치.
  14. 제 11 항에 있어서, 상기 인덕턴스 및 상기 커패시턴스는 상기 수동 소자 영역 내의 상기 제1 금속층에 패터닝된 제1전극, 상기 수동 소자 영역 내의 상기 제2금속층에 패터닝된 제2전극을 포함하는 것을 특징으로 하는 저장 장치.
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