JP2004253518A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2004253518A JP2004253518A JP2003040787A JP2003040787A JP2004253518A JP 2004253518 A JP2004253518 A JP 2004253518A JP 2003040787 A JP2003040787 A JP 2003040787A JP 2003040787 A JP2003040787 A JP 2003040787A JP 2004253518 A JP2004253518 A JP 2004253518A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- substrate
- semiconductor device
- spacer
- mounting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
- H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
- H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1047—Details of electrical connections between containers
- H01L2225/107—Indirect electrical connections, e.g. via an interposer, a flexible substrate, using TAB
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10227—Other objects, e.g. metallic pieces
- H05K2201/10378—Interposers
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10431—Details of mounted components
- H05K2201/10507—Involving several components
- H05K2201/10515—Stacked components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10621—Components characterised by their electrical contacts
- H05K2201/10734—Ball grid array [BGA]; Bump grid array
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/20—Details of printed circuits not provided for in H05K2201/01 - H05K2201/10
- H05K2201/2036—Permanent spacer or stand-off in a printed circuit or printed circuit assembly
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Wire Bonding (AREA)
Abstract
【課題】半導体装置の製造時間及び製造費用を抑えつつ、半導体装置の小型化、高機能化を図ることができるパッケージを用いた半導体装置及びその製造方法を提案する。
【解決手段】半導体装置において、基板と、基板の主面に配置されて樹脂封止された半導体チップとを含む第１の半導体と、実装基板と、実装基板と、前記基板との間に配置されたスペーサと、第２の半導体とを配置する。この際、第２の半導体は、実装基板と、第１の半導体と、スペーサとにより形成される空間に、実装基板に電気的に接続して配置する。また、スペーサは、第１の半導体と、実装基板とを、電気的に接続するように配置する。
【選択図】 図１
【解決手段】半導体装置において、基板と、基板の主面に配置されて樹脂封止された半導体チップとを含む第１の半導体と、実装基板と、実装基板と、前記基板との間に配置されたスペーサと、第２の半導体とを配置する。この際、第２の半導体は、実装基板と、第１の半導体と、スペーサとにより形成される空間に、実装基板に電気的に接続して配置する。また、スペーサは、第１の半導体と、実装基板とを、電気的に接続するように配置する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は半導体装置及び半導体装置の製造方法に関する。更に具体的には、１の装置内に、複数の半導体チップを備える半導体装置及びその製造方法に関するものである。
【従来の技術】
【０００２】
近年、電子機器の小型化、高機能化などの要求の高まりに伴って、電子機器内に搭載される半導体装置に対しても、小型化、高機能化の要求が高まっている。このような要求に応じ、半導体装置を小型化、高機能化する種々の手段の研究がなされているが、このような手段の１つとして、１の半導体装置のパッケージ内に、複数の半導体を重ねて実装する方法が考えられている。
【０００３】
複数の半導体装置を１のパッケージ内に重ねて実装する方法としては、例えば、上段に配置する半導体を搭載する基板の背面に凹部を形成し、この凹部の空間内に、下段用の半導体を収納するようにして配置するものなどがある（例えば、特許文献１参照。）。
【０００４】
【特許文献１】
特開平１１−１１２１２１号公報
【０００５】
【発明が解決しようとする課題】
しかし、このような構造の半導体装置を製造する場合、上段に配置される半導体の基板に、凹部を形成するため、ザグリ加工を施さなければならない。このため、この基板自体の製造に時間及び費用がかかることなり、結果的に、半導体装置全体の製造時間及び製造費用の増大に繋がることとなってしまう。
【０００６】
したがって、この発明は、上述のような問題を解決しすることを目的として、半導体装置の製造時間及び製造費用を抑えつつ、半導体装置の小型化、高機能化を図ることができるパッケージを用いた半導体装置及びその製造方法を提案するものである。
【０００７】
【課題を解決するための手段】
したがって、この発明の半導体装置は、基板と、前記基板の主面に配置されて樹脂封止された半導体チップと、を含む第１の半導体と、
実装基板と、
前記実装基板と、前記基板との間に配置されたスペーサと、
前記実装基板と、前記基板と、前記スペーサとにより形成される空間に、前記実装基板に電気的に接続して配置された第２の半導体と、
を備え、
前記スペーサは、前記第１の半導体の端子と、前記実装基板の端子とを、電気的に接続するものである。
【０００８】
また、この発明の半導体装置の製造方法は、半導体装置用のスペーサが複数個連続して形成されたスペーサ基板の、個々の前記スペーサに、第１の半導体を搭載する第１の半導体搭載工程と、
前記個々のスペーサの、第１の半導体が接続された部分とは反対側に、かつ、前記第１の半導体と同一方向に向けて、それぞれ、第２の半導体を搭載する第２の半導体搭載工程と、
前記スペーサ基板を、前記半導体装置ごとに分割する分割工程と、
を備えるものである。
【０００９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を簡略化ないし省略する。
【００１０】
実施の形態１．
図１は、この発明の実施の形態１における半導体装置１００を説明するための断面図である。また、図２は、半導体装置１００を説明するための一部透視図を含む背面図である。
図１３を参照して、半導体装置１００には、実装基板２に配置された下段半導体２００と、上段半導体３００とが配置されている。上段半導体３００は、スペーサ４００を介して、実装基板２と、所定の間隔を持って配置され、下段半導体２００は、実装基板２と、スペーサ４００と、上段半導体３００とによって囲まれる空間内に配置されている。但し、図２では、実装基板２を透視した状態を表している。
以下、図を用いて、半導体装置１００の具体的な構造について説明する。尚、この明細書において、図１における上方側を、半導体装置１００の各部材の主面側と称し、主面側に対向する面側（即ち、図１においては、下方側）を、背面側と称することとする。
【００１１】
実装基板２には、下段半導体２００用のランド４と、上段半導体３００用のランド６とが、それぞれ、複数配置されている。下段半導体２００用のランド４は、奥行き方向、即ち、図１において紙面に垂直な方向に、２列平行に、所定の数ずつ並べられて配置されている。上段半導体３００用のランド６は、ランド４の列より外側に、奥行き方向に、２列平行に、所定の数ずつ並べられて配置されている。また、各ランド４、６は、それぞれ、外部の電極に接続可能な端子（図示せず）に接続され、外部との電気的な接続が可能となっている。
【００１２】
下段半導体２００において、基板２０２の主面上に、半導体チップ２０４が配置されている。また、半導体チップ２０４の主面には、複数のボンディングパッド２０６が、半導体チップ２０４主面の奥行き方向に平行な、互いに対向する２辺に沿って、２列に並べられて配置されている。各ボンディングパッド２０６には、それぞれ、ワイヤ２０８の一端が接続されている。また、基板２０２主面の半導体チップ２０４の外側には、複数のパッド２１０が、各ボンディングパッド２０６に対応して、奥行き方向に２列に並べられて配置されている。各ワイヤ２０８の他端は、それぞれ、パッド２１０に接続されている。このように、各ボンディングパッド２０６が、それぞれ、ワイヤ２０８を介してパッド２１０に接続された状態で、半導体チップ２０４は、絶縁樹脂２１２により、基板２０２主面上に樹脂封止されている。
【００１３】
一方、図１３を参照して、基板２０２の背面には、各パッド２１０に対応する位置に、即ち、基板２０２の奥行き方向に平行な、互いに対向する２辺に沿って、複数のランド２１４が２列に並べられて配置されている。各パッド２１０と、各ランド２１４とは、基板２０２に設けられたスルーホール２１６を介して接続されている。スルーホール２１６には、導電体が充填され、これによって、各パッド２１０と、各ランド２１４との電気的な接続が可能となっている。また、各ランド２１４には、それぞれ、半田ボール２２０が設けられている。半田ボール２２０は、実装基板２に配置された下段半導体２００用のランド４上に接続されている。
【００１４】
このように、半導体装置２００において、半導体チップ２０４の各ボンディングパッド２０６は、それぞれ、ワイヤ２０８を介して、パッド２１０に接続されている。また、各パッド２１０は、それぞれ、スルーホール２１６を介して、ランド２１４に接続されている。更に、各ランド２１４は、半田ボール２２０により、実装基板２上のランド４に接続されている。このようにして、半導体チップ２０４は、外部との電気的な接続が可能となっている。
【００１５】
また、上段半導体３００も、下段半導体２００とほぼ同様に構成されている。すなわち、上段半導体３００は、基板３０２上に、半導体チップ３０４が配置され、半導体チップ３０４は、その主面上のボンディングパッド３０６が、ワイヤ３０８により、パッド３１０に接続された状態で、封止樹脂３１２により、基板３０２主面上に封止されている。また、各パッド３１０は、それぞれ、ランド３１４に、スルーホール３１６を介して接続されている。
【００１６】
但し、下段半導体２００とは異なり、上段半導体３００のランド３１４には、半田ボール２２０は、設けられていない。ランド３１４には、半田ボールに代えて、半田ペースト３２０が設けられ、これにより、ランド３１４は、スペーサ４００の所定箇所に接続されている。
【００１７】
スペーサ４００は、スペーサ部材４０２を備える。図２に示すように、スペーサ部材４０２は、実装基板２主面の互いに対向する奥行き方向に平行な２辺に沿って、平行に２本配置されている。図１に示す断面においては、各スペーサ部材４０２は、半導体装置２００よりも、多少高さの高い柱状の部材である。再び、図２を参照して、背面から見た場合には、各スペーサ部材４０２は、奥行き方向に長い、棒状の部材である。
【００１８】
各スペーサ部材４０２背面には、複数の下段ランド４０４が、奥行き方向に並べられて配置されている。図１を参照して、各スペーサ部材４０２の主面側には、各下段ランド４０４に対応して、同数の上段ランド４０６が配列されている。
【００１９】
図３は、図２のＡ−Ａ´方向におけるスペーサ４００の断面模式図である。
図３に示すように、各スペーサ部材４０２内部の、各ランド４０４、４０６が設けられている位置には、主面側から背面側まで、スペーサ部材４０２を貫通するスルーホール４０８が設けられている。各スルーホール４０８には、導電体が充填され、これにより、下段ランド４０４と上段ランド４０６とがそれぞれ接続されている。
【００２０】
このように構成された各スペーサ部材４０２の下段ランド４０４は、それぞれ、実装基板２の上段半導体３００用のランド６に接続されている。また、各スペーサ部材４０２の各上段ランド４０６は、それぞれ、半田ペースト３２０により、上段半導体３００の背面の３１４に接続されている。
【００２１】
即ち、上段半導体３００において、半導体チップ３０４の主面に形成された各ボンディングパッド３０６は、それぞれ、ワイヤ３０８を介してパッド３１０に接続され、各パッド３１０が、それぞれ、スルーホール３１６を介して、ランド３１４に接続されている。また、各ランド３１４は、それぞれ、半田ペースト３２０により、上段ランド４０６に接続され、各上段ランド４０６が、それぞれ、スルーホール４０８を介して下段ランド４０４に接続されている。更に、各下段ランド４０４が、実装基板２主面の上段半導体３００用のランド６に接続され、これにより、半導体チップ３０４は、外部との電気的な接続を得ることができるようになっている。
【００２２】
下段半導体２００は、上述のように、外部との接触が確保された状態で、上段半導体３００の基板２と、実装基板２との間の、スペーサ４００を介してできる空間に配置されている。
【００２３】
尚、半導体装置１００は、上述のように構成されているため、それぞれの部材に設けられた、接続用の各端子、即ち、実装基板２のランド４、６、半導体装置２００の半田ボール２２０、ランド２１４、パッド２１０、ボンディングパッド２０６、半導体３００のランド２１４、パッド３１０、ボンディングパッド２０６、更に、スペーサ４００のランド４０４、４０６は、実装基板２あるいは、基板２０２、３０２の互いに対向する奥行き方向に平行な２辺に沿って、所定の位置に並べられ、互いに接続される各端子に対応する位置に、対応する端子と同じ数配置されている。
【００２４】
以上説明したように、この発明によれば、スペーサ４００を介して、上段半導体３００を配置し、上段半導体３００とスペーサ４００とに囲まれた空間に下段半導体２００を配置することができる。したがって、１の半導体装置１００に２つの半導体を搭載することができ、半導体装置の縮小化、高機能化を図ることができる。また、上段半導体３００、下段半導体２００は、それぞれ、通常通りの工程で形成し、従来通りのパッケージを用いて、パッケージした状態で、スペーサ４００を用いて、これらの半導体を重ねることができる。したがって、スペーサ４００のみを準備すれば、上段、下段半導体を載置する基板等、特別なものを準備する必要もなく、また、特に複雑な工程を必要とせず、安価に、小型化、高機能化した半導体装置を得ることができる。
【００２５】
なお、実施の形態１では、各半導体２００、３００において、ボンディングパッド２０６、３０６が、各半導体チップ２０４、３０４の外周部の対向する２辺にのみ、配列され、これに対応して、各部材の端子が形成されている場合について説明した。しかし、この発明はこのような端子の配置に限るものではなく、例えば、外周部一周にボンディングパッドが配置されているものなど他の構造のものであってもよい。このような場合にも、ボンディングパッドの配列に合わせて配置された上段半導体のランドの位置にあわせて、ランドを形成したスペーサを設けて対応すればよい。
【００２６】
また、この発明において、上段、下段の半導体のパッケージは、この実施の形態１において説明した下段半導体２００、３００のパッケージに限るものではない。例えば、ボンディングパッドと、基板上のパッドがワイヤで接続されるものではなく、基板に設けられたスルーホールを介して、直接接続されるような構造のパッケージなど、他の構造のものであってもよい。この場合にも、上段半導体の基板に設けられた外部接続用の端子と接続できるように、ランドを配置したスペーサを用いればよい。
【００２７】
また、この発明において、スペーサ部材４０２は、下段ランド４０４を半田ランドとして、これにより、実装基板２のランドと接続する場合について説明した。しかし、この発明は、これに限るものではなく、例えば、図５に示すように、下段ランド部分４０４を、半田ボール４１０として、これにより、実装基板２のランド６と接続するものであってもよい。また、これは、下段ランド４０４に限らず、他の部分、例えば、上段ランド４０６や、半導体３００の半田ペースト３２０が半田ボールであっても良く、また、半導体２００の半田ボール２２０が、半田ペースト等であっても良い。
【００２８】
実施の形態２．
図５は、この発明の実施の形態２におけるスペーサ基板４２０を説明するための上面図である。また、図６は、図５におけるＢ−Ｂ´方向のスペーサ基板４２０の断面図である。
実施の形態２において製造される半導体装置１００は、実施の形態１において製造される半導体装置と同様である。したがって、半導体装置１００内で用いられるスペーサ４００も、同様に、スペーサ部材４０２、及びスルーホール４０８で接続された下段ランド４０４と、上段ランド４０６とを備える。
【００２９】
しかし、実施の形態２においては、図５、図６に示すような、スペーサ基板４２０を用いて、半導体装置１００を組み立てる。図５、図６に示すように、スペーサ基板４２０には、１の半導体装置１００内で用いられる１組のスペーサ部材４０２が複数組連続して形成されている。また、１組のスペーサ部材４０２に挟まれている部分には、下段半導体２００を載置するための空間４２２が設けられている。また、スペーサ部材４０２には、実施の形態１で説明したように、スルーホール４０８により接続された下段ランド４０４と、上段ランド４０６とが予め形成されている。
【００３０】
図７は、この発明の実施の形態２における半導体装置１００の製造方法を説明するためのフロー図である。また、図８〜図１２は、実施の形態２における半導体装置１００の各製造工程における状態を説明するための断面図である。
以下、図７〜図１２を参照して、この発明の実施の形態２における半導体装置１００の製造方法について説明する。
【００３１】
まず、図８に示すように、スペーサ基板４２０の上段ランド４０６上に半田４２４を印刷する（ステップＳ２）。次に、図９に示すように、半田４２４により、スペーサ部材４０２上に、上段半導体３００を、それぞれ搭載し（ステップＳ４）、加熱する（ステップＳ６）。これにより、半田４２４が溶解して、上段ランド４０６と、上段半導体３００のランド３１４とが接着される。次に、図１０に示すように、スペーサ基板４２０の下段ランド４０４に、半田４２６を印刷する（ステップＳ８）。
【００３２】
一方、実装基板２に、下段半導体２００を搭載し（ステップＳ８）、加熱する（ステップＳ１０）。これにより、下段半導体２００を、実装基板２に接着する。
次に、図１２に示すように、スペーサ基板４２０の下段ランド４０４に、下段半導体２００を搭載する（ステップＳ１２）。このとき、下段半導体２００は、スペーサ基板４２０の空間４２２に配置されるようにする。その後、リフローを行い（ステップＳ１４）、個々の半導体装置１００ごとに、スペーサ基板４２０を分割する（ステップＳ１６）。
以上のようにして、図１に示すような半導体装置１００が形成される。
その他の部分は、実施の形態１と同様であるから説明を省略する。
【００３３】
以上説明したように、実施の形態２においては、複数のスペーサ４００が連続して形成されたスペーサ基板４２０を用いる。これにより、上段半導体３００と、下段半導体２００とを搭載する工程を、複数の半導体装置について一括して行うことができ、半導体装置の製造時間を短縮することができる。
【００３４】
なお、この実施の形態においては、実装基板２の主面側にのみ上下の半導体２００、３００を搭載する場合について説明した。しかし、この発明は、これに限るものではなく、実装基板２の両面に、半導体２００、３００を搭載するものであっても良い。この場合にも、上述したものと同様の工程を繰り返すことにより、半導体装置を組み立てることができる。
【００３５】
実施の形態３．
図１３は、この発明の半導体装置５００を説明するための断面図である。
図１３に示すように、半導体装置５００の上段半導体３００及びスペーサ４００の配置構成は、実施の形態１において説明した半導体装置１００と同様である。しかし、半導体装置５００においては、上段半導体３００の下方に配置される下段半導体６００は、実施の形態１で説明したものは異なる。実施の形態１において説明した下段半導体２００は、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）を用いてパッケージしたものであるが、この実施の形態３における下段半導体６００は、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）を用いた、小型の半導体である。また、下段半導体６００は、上段半導体３００の下方に、５個配置され、これに対応して、実装基板２に設けられたランド４に接続されている。
その他の部分は、実施の形態１と同様であるから説明を省略する。
【００３６】
以上説明したように、この実施の形態３においても、上段半導体３００と、実装基板２との間にスペーサが設けられている。したがって、実装基板２と、上段半導体３００との間に、下段半導体６００を配置することができ、半導体装置１００の小型化、高機能化を図ることができる。
【００３７】
なお、この実施の形態では、下段半導体として、５つの半導体を配置したが、この発明はこれに限るものではなく、上段半導体３００下方のスペースと、下段半導体の大きさとを考慮すれば、必要な個数配置することができる。
【００３８】
また、この実施の形態では、下段半導体として、ＬＧＡを用いた半導体を配置する場合について説明した。しかし、この発明は、これに限るものではなく、例えば、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）等、他のパッケージの半導体装置等や、あるいは、Ｔｒ、抵抗といったチップ部品などを配置するものであってもよい。
【００３９】
なお、この発明において第１、第２の半導体には、それぞれ、例えば、実施の形態における上段半導体３００、下段半導体２００とが該当する。また、例えば、実施の形態２におけるステップＳ２〜Ｓ６を実行することにより、第１の半導体搭載工程が実行され、例えば、ステップＳ１２を実行することにより、第２の半導体搭載工程が実行され、例えば、ステップＳ１６を実行することにより、分割工程が実行される。
【００４０】
【発明の効果】
以上説明したように、この発明によれば、第１の半導体と、実装基板との間に、スペーサを設けて、実装基板と、第１の半導体により形成される空間に、第２の半導体を配置する。従って、特に、第１、第２の半導体を載置する基板等を準備する必要とせず、通常の工程で形成された半導体を容易に重ねることができるため、安価に、小型化、高機能化した半導体装置を得ることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１における半導体装置を説明するための断面模式図である。
【図２】この発明の実施の形態１における半導体装置を説明するための背面模式図である。
【図３】この発明の実施の形態１におけるスペーサを説明するための断面模式図である。
【図４】この発明の実施の形態１における半導体装置を説明するための断面模式図である。
【図５】この発明の実施の形態２におけるスペーサ基板を説明するための上面模式図である。
【図６】この発明の実施の形態２におけるスペーサ基板を説明するための断面模式図である。
【図７】この発明の実施の形態２における半導体装置の製造方法を説明するためのフロー図である。
【図８】この発明の実施の形態２における半導体装置の製造工程における状態を説明するための断面模式図である。
【図９】この発明の実施の形態２における半導体装置の製造工程における状態を説明するための断面模式図である。
【図１０】この発明の実施の形態２における半導体装置の製造工程における状態を説明するための断面模式図である。
【図１１】この発明の実施の形態２における半導体装置の製造工程における状態を説明するための断面模式図である。
【図１２】この発明の実施の形態２における半導体装置の製造工程における状態を説明するための断面模式図である。
【図１３】この発明の実施の形態３における半導体装置を説明するための断面模式図である。
【符号の説明】
２ 実装基板、 ４ 下段半導体用のランド、 ６ 上段半導体用のランド、１００半導体装置、 ２００ 下段半導体、 ３００ 上段半導体、 ２０２、３０２ 基板、 ２０４、３０４ 半導体チップ、 ２０６、３０６ ボンディングパッド、 ２０８、３０８ ワイヤ、 ２１０、３１０ パッド、 ２１２、３１２ 封止樹脂、 ２１４、３１４ ランド、 ２１６、３１６ スルーホール、 ２２０ 半田ボール、 ３２０ 半田ペースト、 ４００ スペーサ、 ４０２ スペーサ部材、 ４０４ 下段ランド、 ４０６ 上段ランド、 ４０８ スルーホール、 ４１０ 半田ボール、 ４２０ スペーサ基板、 ４２２ 空間、 ４２４、４２６ 半田、 ５００ 半導体装置、 ６００ 下段半導体。
【発明の属する技術分野】
この発明は半導体装置及び半導体装置の製造方法に関する。更に具体的には、１の装置内に、複数の半導体チップを備える半導体装置及びその製造方法に関するものである。
【従来の技術】
【０００２】
近年、電子機器の小型化、高機能化などの要求の高まりに伴って、電子機器内に搭載される半導体装置に対しても、小型化、高機能化の要求が高まっている。このような要求に応じ、半導体装置を小型化、高機能化する種々の手段の研究がなされているが、このような手段の１つとして、１の半導体装置のパッケージ内に、複数の半導体を重ねて実装する方法が考えられている。
【０００３】
複数の半導体装置を１のパッケージ内に重ねて実装する方法としては、例えば、上段に配置する半導体を搭載する基板の背面に凹部を形成し、この凹部の空間内に、下段用の半導体を収納するようにして配置するものなどがある（例えば、特許文献１参照。）。
【０００４】
【特許文献１】
特開平１１−１１２１２１号公報
【０００５】
【発明が解決しようとする課題】
しかし、このような構造の半導体装置を製造する場合、上段に配置される半導体の基板に、凹部を形成するため、ザグリ加工を施さなければならない。このため、この基板自体の製造に時間及び費用がかかることなり、結果的に、半導体装置全体の製造時間及び製造費用の増大に繋がることとなってしまう。
【０００６】
したがって、この発明は、上述のような問題を解決しすることを目的として、半導体装置の製造時間及び製造費用を抑えつつ、半導体装置の小型化、高機能化を図ることができるパッケージを用いた半導体装置及びその製造方法を提案するものである。
【０００７】
【課題を解決するための手段】
したがって、この発明の半導体装置は、基板と、前記基板の主面に配置されて樹脂封止された半導体チップと、を含む第１の半導体と、
実装基板と、
前記実装基板と、前記基板との間に配置されたスペーサと、
前記実装基板と、前記基板と、前記スペーサとにより形成される空間に、前記実装基板に電気的に接続して配置された第２の半導体と、
を備え、
前記スペーサは、前記第１の半導体の端子と、前記実装基板の端子とを、電気的に接続するものである。
【０００８】
また、この発明の半導体装置の製造方法は、半導体装置用のスペーサが複数個連続して形成されたスペーサ基板の、個々の前記スペーサに、第１の半導体を搭載する第１の半導体搭載工程と、
前記個々のスペーサの、第１の半導体が接続された部分とは反対側に、かつ、前記第１の半導体と同一方向に向けて、それぞれ、第２の半導体を搭載する第２の半導体搭載工程と、
前記スペーサ基板を、前記半導体装置ごとに分割する分割工程と、
を備えるものである。
【０００９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を簡略化ないし省略する。
【００１０】
実施の形態１．
図１は、この発明の実施の形態１における半導体装置１００を説明するための断面図である。また、図２は、半導体装置１００を説明するための一部透視図を含む背面図である。
図１３を参照して、半導体装置１００には、実装基板２に配置された下段半導体２００と、上段半導体３００とが配置されている。上段半導体３００は、スペーサ４００を介して、実装基板２と、所定の間隔を持って配置され、下段半導体２００は、実装基板２と、スペーサ４００と、上段半導体３００とによって囲まれる空間内に配置されている。但し、図２では、実装基板２を透視した状態を表している。
以下、図を用いて、半導体装置１００の具体的な構造について説明する。尚、この明細書において、図１における上方側を、半導体装置１００の各部材の主面側と称し、主面側に対向する面側（即ち、図１においては、下方側）を、背面側と称することとする。
【００１１】
実装基板２には、下段半導体２００用のランド４と、上段半導体３００用のランド６とが、それぞれ、複数配置されている。下段半導体２００用のランド４は、奥行き方向、即ち、図１において紙面に垂直な方向に、２列平行に、所定の数ずつ並べられて配置されている。上段半導体３００用のランド６は、ランド４の列より外側に、奥行き方向に、２列平行に、所定の数ずつ並べられて配置されている。また、各ランド４、６は、それぞれ、外部の電極に接続可能な端子（図示せず）に接続され、外部との電気的な接続が可能となっている。
【００１２】
下段半導体２００において、基板２０２の主面上に、半導体チップ２０４が配置されている。また、半導体チップ２０４の主面には、複数のボンディングパッド２０６が、半導体チップ２０４主面の奥行き方向に平行な、互いに対向する２辺に沿って、２列に並べられて配置されている。各ボンディングパッド２０６には、それぞれ、ワイヤ２０８の一端が接続されている。また、基板２０２主面の半導体チップ２０４の外側には、複数のパッド２１０が、各ボンディングパッド２０６に対応して、奥行き方向に２列に並べられて配置されている。各ワイヤ２０８の他端は、それぞれ、パッド２１０に接続されている。このように、各ボンディングパッド２０６が、それぞれ、ワイヤ２０８を介してパッド２１０に接続された状態で、半導体チップ２０４は、絶縁樹脂２１２により、基板２０２主面上に樹脂封止されている。
【００１３】
一方、図１３を参照して、基板２０２の背面には、各パッド２１０に対応する位置に、即ち、基板２０２の奥行き方向に平行な、互いに対向する２辺に沿って、複数のランド２１４が２列に並べられて配置されている。各パッド２１０と、各ランド２１４とは、基板２０２に設けられたスルーホール２１６を介して接続されている。スルーホール２１６には、導電体が充填され、これによって、各パッド２１０と、各ランド２１４との電気的な接続が可能となっている。また、各ランド２１４には、それぞれ、半田ボール２２０が設けられている。半田ボール２２０は、実装基板２に配置された下段半導体２００用のランド４上に接続されている。
【００１４】
このように、半導体装置２００において、半導体チップ２０４の各ボンディングパッド２０６は、それぞれ、ワイヤ２０８を介して、パッド２１０に接続されている。また、各パッド２１０は、それぞれ、スルーホール２１６を介して、ランド２１４に接続されている。更に、各ランド２１４は、半田ボール２２０により、実装基板２上のランド４に接続されている。このようにして、半導体チップ２０４は、外部との電気的な接続が可能となっている。
【００１５】
また、上段半導体３００も、下段半導体２００とほぼ同様に構成されている。すなわち、上段半導体３００は、基板３０２上に、半導体チップ３０４が配置され、半導体チップ３０４は、その主面上のボンディングパッド３０６が、ワイヤ３０８により、パッド３１０に接続された状態で、封止樹脂３１２により、基板３０２主面上に封止されている。また、各パッド３１０は、それぞれ、ランド３１４に、スルーホール３１６を介して接続されている。
【００１６】
但し、下段半導体２００とは異なり、上段半導体３００のランド３１４には、半田ボール２２０は、設けられていない。ランド３１４には、半田ボールに代えて、半田ペースト３２０が設けられ、これにより、ランド３１４は、スペーサ４００の所定箇所に接続されている。
【００１７】
スペーサ４００は、スペーサ部材４０２を備える。図２に示すように、スペーサ部材４０２は、実装基板２主面の互いに対向する奥行き方向に平行な２辺に沿って、平行に２本配置されている。図１に示す断面においては、各スペーサ部材４０２は、半導体装置２００よりも、多少高さの高い柱状の部材である。再び、図２を参照して、背面から見た場合には、各スペーサ部材４０２は、奥行き方向に長い、棒状の部材である。
【００１８】
各スペーサ部材４０２背面には、複数の下段ランド４０４が、奥行き方向に並べられて配置されている。図１を参照して、各スペーサ部材４０２の主面側には、各下段ランド４０４に対応して、同数の上段ランド４０６が配列されている。
【００１９】
図３は、図２のＡ−Ａ´方向におけるスペーサ４００の断面模式図である。
図３に示すように、各スペーサ部材４０２内部の、各ランド４０４、４０６が設けられている位置には、主面側から背面側まで、スペーサ部材４０２を貫通するスルーホール４０８が設けられている。各スルーホール４０８には、導電体が充填され、これにより、下段ランド４０４と上段ランド４０６とがそれぞれ接続されている。
【００２０】
このように構成された各スペーサ部材４０２の下段ランド４０４は、それぞれ、実装基板２の上段半導体３００用のランド６に接続されている。また、各スペーサ部材４０２の各上段ランド４０６は、それぞれ、半田ペースト３２０により、上段半導体３００の背面の３１４に接続されている。
【００２１】
即ち、上段半導体３００において、半導体チップ３０４の主面に形成された各ボンディングパッド３０６は、それぞれ、ワイヤ３０８を介してパッド３１０に接続され、各パッド３１０が、それぞれ、スルーホール３１６を介して、ランド３１４に接続されている。また、各ランド３１４は、それぞれ、半田ペースト３２０により、上段ランド４０６に接続され、各上段ランド４０６が、それぞれ、スルーホール４０８を介して下段ランド４０４に接続されている。更に、各下段ランド４０４が、実装基板２主面の上段半導体３００用のランド６に接続され、これにより、半導体チップ３０４は、外部との電気的な接続を得ることができるようになっている。
【００２２】
下段半導体２００は、上述のように、外部との接触が確保された状態で、上段半導体３００の基板２と、実装基板２との間の、スペーサ４００を介してできる空間に配置されている。
【００２３】
尚、半導体装置１００は、上述のように構成されているため、それぞれの部材に設けられた、接続用の各端子、即ち、実装基板２のランド４、６、半導体装置２００の半田ボール２２０、ランド２１４、パッド２１０、ボンディングパッド２０６、半導体３００のランド２１４、パッド３１０、ボンディングパッド２０６、更に、スペーサ４００のランド４０４、４０６は、実装基板２あるいは、基板２０２、３０２の互いに対向する奥行き方向に平行な２辺に沿って、所定の位置に並べられ、互いに接続される各端子に対応する位置に、対応する端子と同じ数配置されている。
【００２４】
以上説明したように、この発明によれば、スペーサ４００を介して、上段半導体３００を配置し、上段半導体３００とスペーサ４００とに囲まれた空間に下段半導体２００を配置することができる。したがって、１の半導体装置１００に２つの半導体を搭載することができ、半導体装置の縮小化、高機能化を図ることができる。また、上段半導体３００、下段半導体２００は、それぞれ、通常通りの工程で形成し、従来通りのパッケージを用いて、パッケージした状態で、スペーサ４００を用いて、これらの半導体を重ねることができる。したがって、スペーサ４００のみを準備すれば、上段、下段半導体を載置する基板等、特別なものを準備する必要もなく、また、特に複雑な工程を必要とせず、安価に、小型化、高機能化した半導体装置を得ることができる。
【００２５】
なお、実施の形態１では、各半導体２００、３００において、ボンディングパッド２０６、３０６が、各半導体チップ２０４、３０４の外周部の対向する２辺にのみ、配列され、これに対応して、各部材の端子が形成されている場合について説明した。しかし、この発明はこのような端子の配置に限るものではなく、例えば、外周部一周にボンディングパッドが配置されているものなど他の構造のものであってもよい。このような場合にも、ボンディングパッドの配列に合わせて配置された上段半導体のランドの位置にあわせて、ランドを形成したスペーサを設けて対応すればよい。
【００２６】
また、この発明において、上段、下段の半導体のパッケージは、この実施の形態１において説明した下段半導体２００、３００のパッケージに限るものではない。例えば、ボンディングパッドと、基板上のパッドがワイヤで接続されるものではなく、基板に設けられたスルーホールを介して、直接接続されるような構造のパッケージなど、他の構造のものであってもよい。この場合にも、上段半導体の基板に設けられた外部接続用の端子と接続できるように、ランドを配置したスペーサを用いればよい。
【００２７】
また、この発明において、スペーサ部材４０２は、下段ランド４０４を半田ランドとして、これにより、実装基板２のランドと接続する場合について説明した。しかし、この発明は、これに限るものではなく、例えば、図５に示すように、下段ランド部分４０４を、半田ボール４１０として、これにより、実装基板２のランド６と接続するものであってもよい。また、これは、下段ランド４０４に限らず、他の部分、例えば、上段ランド４０６や、半導体３００の半田ペースト３２０が半田ボールであっても良く、また、半導体２００の半田ボール２２０が、半田ペースト等であっても良い。
【００２８】
実施の形態２．
図５は、この発明の実施の形態２におけるスペーサ基板４２０を説明するための上面図である。また、図６は、図５におけるＢ−Ｂ´方向のスペーサ基板４２０の断面図である。
実施の形態２において製造される半導体装置１００は、実施の形態１において製造される半導体装置と同様である。したがって、半導体装置１００内で用いられるスペーサ４００も、同様に、スペーサ部材４０２、及びスルーホール４０８で接続された下段ランド４０４と、上段ランド４０６とを備える。
【００２９】
しかし、実施の形態２においては、図５、図６に示すような、スペーサ基板４２０を用いて、半導体装置１００を組み立てる。図５、図６に示すように、スペーサ基板４２０には、１の半導体装置１００内で用いられる１組のスペーサ部材４０２が複数組連続して形成されている。また、１組のスペーサ部材４０２に挟まれている部分には、下段半導体２００を載置するための空間４２２が設けられている。また、スペーサ部材４０２には、実施の形態１で説明したように、スルーホール４０８により接続された下段ランド４０４と、上段ランド４０６とが予め形成されている。
【００３０】
図７は、この発明の実施の形態２における半導体装置１００の製造方法を説明するためのフロー図である。また、図８〜図１２は、実施の形態２における半導体装置１００の各製造工程における状態を説明するための断面図である。
以下、図７〜図１２を参照して、この発明の実施の形態２における半導体装置１００の製造方法について説明する。
【００３１】
まず、図８に示すように、スペーサ基板４２０の上段ランド４０６上に半田４２４を印刷する（ステップＳ２）。次に、図９に示すように、半田４２４により、スペーサ部材４０２上に、上段半導体３００を、それぞれ搭載し（ステップＳ４）、加熱する（ステップＳ６）。これにより、半田４２４が溶解して、上段ランド４０６と、上段半導体３００のランド３１４とが接着される。次に、図１０に示すように、スペーサ基板４２０の下段ランド４０４に、半田４２６を印刷する（ステップＳ８）。
【００３２】
一方、実装基板２に、下段半導体２００を搭載し（ステップＳ８）、加熱する（ステップＳ１０）。これにより、下段半導体２００を、実装基板２に接着する。
次に、図１２に示すように、スペーサ基板４２０の下段ランド４０４に、下段半導体２００を搭載する（ステップＳ１２）。このとき、下段半導体２００は、スペーサ基板４２０の空間４２２に配置されるようにする。その後、リフローを行い（ステップＳ１４）、個々の半導体装置１００ごとに、スペーサ基板４２０を分割する（ステップＳ１６）。
以上のようにして、図１に示すような半導体装置１００が形成される。
その他の部分は、実施の形態１と同様であるから説明を省略する。
【００３３】
以上説明したように、実施の形態２においては、複数のスペーサ４００が連続して形成されたスペーサ基板４２０を用いる。これにより、上段半導体３００と、下段半導体２００とを搭載する工程を、複数の半導体装置について一括して行うことができ、半導体装置の製造時間を短縮することができる。
【００３４】
なお、この実施の形態においては、実装基板２の主面側にのみ上下の半導体２００、３００を搭載する場合について説明した。しかし、この発明は、これに限るものではなく、実装基板２の両面に、半導体２００、３００を搭載するものであっても良い。この場合にも、上述したものと同様の工程を繰り返すことにより、半導体装置を組み立てることができる。
【００３５】
実施の形態３．
図１３は、この発明の半導体装置５００を説明するための断面図である。
図１３に示すように、半導体装置５００の上段半導体３００及びスペーサ４００の配置構成は、実施の形態１において説明した半導体装置１００と同様である。しかし、半導体装置５００においては、上段半導体３００の下方に配置される下段半導体６００は、実施の形態１で説明したものは異なる。実施の形態１において説明した下段半導体２００は、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）を用いてパッケージしたものであるが、この実施の形態３における下段半導体６００は、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）を用いた、小型の半導体である。また、下段半導体６００は、上段半導体３００の下方に、５個配置され、これに対応して、実装基板２に設けられたランド４に接続されている。
その他の部分は、実施の形態１と同様であるから説明を省略する。
【００３６】
以上説明したように、この実施の形態３においても、上段半導体３００と、実装基板２との間にスペーサが設けられている。したがって、実装基板２と、上段半導体３００との間に、下段半導体６００を配置することができ、半導体装置１００の小型化、高機能化を図ることができる。
【００３７】
なお、この実施の形態では、下段半導体として、５つの半導体を配置したが、この発明はこれに限るものではなく、上段半導体３００下方のスペースと、下段半導体の大きさとを考慮すれば、必要な個数配置することができる。
【００３８】
また、この実施の形態では、下段半導体として、ＬＧＡを用いた半導体を配置する場合について説明した。しかし、この発明は、これに限るものではなく、例えば、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）等、他のパッケージの半導体装置等や、あるいは、Ｔｒ、抵抗といったチップ部品などを配置するものであってもよい。
【００３９】
なお、この発明において第１、第２の半導体には、それぞれ、例えば、実施の形態における上段半導体３００、下段半導体２００とが該当する。また、例えば、実施の形態２におけるステップＳ２〜Ｓ６を実行することにより、第１の半導体搭載工程が実行され、例えば、ステップＳ１２を実行することにより、第２の半導体搭載工程が実行され、例えば、ステップＳ１６を実行することにより、分割工程が実行される。
【００４０】
【発明の効果】
以上説明したように、この発明によれば、第１の半導体と、実装基板との間に、スペーサを設けて、実装基板と、第１の半導体により形成される空間に、第２の半導体を配置する。従って、特に、第１、第２の半導体を載置する基板等を準備する必要とせず、通常の工程で形成された半導体を容易に重ねることができるため、安価に、小型化、高機能化した半導体装置を得ることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１における半導体装置を説明するための断面模式図である。
【図２】この発明の実施の形態１における半導体装置を説明するための背面模式図である。
【図３】この発明の実施の形態１におけるスペーサを説明するための断面模式図である。
【図４】この発明の実施の形態１における半導体装置を説明するための断面模式図である。
【図５】この発明の実施の形態２におけるスペーサ基板を説明するための上面模式図である。
【図６】この発明の実施の形態２におけるスペーサ基板を説明するための断面模式図である。
【図７】この発明の実施の形態２における半導体装置の製造方法を説明するためのフロー図である。
【図８】この発明の実施の形態２における半導体装置の製造工程における状態を説明するための断面模式図である。
【図９】この発明の実施の形態２における半導体装置の製造工程における状態を説明するための断面模式図である。
【図１０】この発明の実施の形態２における半導体装置の製造工程における状態を説明するための断面模式図である。
【図１１】この発明の実施の形態２における半導体装置の製造工程における状態を説明するための断面模式図である。
【図１２】この発明の実施の形態２における半導体装置の製造工程における状態を説明するための断面模式図である。
【図１３】この発明の実施の形態３における半導体装置を説明するための断面模式図である。
【符号の説明】
２ 実装基板、 ４ 下段半導体用のランド、 ６ 上段半導体用のランド、１００半導体装置、 ２００ 下段半導体、 ３００ 上段半導体、 ２０２、３０２ 基板、 ２０４、３０４ 半導体チップ、 ２０６、３０６ ボンディングパッド、 ２０８、３０８ ワイヤ、 ２１０、３１０ パッド、 ２１２、３１２ 封止樹脂、 ２１４、３１４ ランド、 ２１６、３１６ スルーホール、 ２２０ 半田ボール、 ３２０ 半田ペースト、 ４００ スペーサ、 ４０２ スペーサ部材、 ４０４ 下段ランド、 ４０６ 上段ランド、 ４０８ スルーホール、 ４１０ 半田ボール、 ４２０ スペーサ基板、 ４２２ 空間、 ４２４、４２６ 半田、 ５００ 半導体装置、 ６００ 下段半導体。
Claims (3)
- 基板と、前記基板の主面に配置されて樹脂封止された半導体チップと、を含む第１の半導体と、
実装基板と、
前記実装基板と、前記基板との間に配置されたスペーサと、
前記実装基板と、前記基板と、前記スペーサとにより形成される空間に、前記実装基板に電気的に接続して配置された第２の半導体と、
を備え、
前記スペーサは、前記第１の半導体と、前記実装基板とを、電気的に接続することを特徴とする半導体装置。 - 前記第２の半導体は、前記実装基板上に複数個配置されることを特徴とする請求項１に記載の半導体装置。
- 半導体装置用のスペーサが複数個連続して形成されたスペーサ基板の、個々の前記スペーサに、第１の半導体を搭載する第１の半導体搭載工程と、
前記個々のスペーサの、第１の半導体が接続された部分とは反対側に、かつ、前記第１の半導体と同一方向に向けて、それぞれ、第２の半導体を搭載する第２の半導体搭載工程と、
前記スペーサ基板を、前記半導体装置ごとに分割する分割工程と、
を備えることを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003040787A JP2004253518A (ja) | 2003-02-19 | 2003-02-19 | 半導体装置及び半導体装置の製造方法 |
| US10/628,461 US20040159925A1 (en) | 2003-02-19 | 2003-07-29 | Semiconductor device and method for manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003040787A JP2004253518A (ja) | 2003-02-19 | 2003-02-19 | 半導体装置及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004253518A true JP2004253518A (ja) | 2004-09-09 |
Family
ID=32844504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003040787A Withdrawn JP2004253518A (ja) | 2003-02-19 | 2003-02-19 | 半導体装置及び半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20040159925A1 (ja) |
| JP (1) | JP2004253518A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010047014A1 (ja) * | 2008-10-21 | 2010-04-29 | パナソニック株式会社 | 積層型半導体装置及び電子機器 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9016552B2 (en) * | 2013-03-15 | 2015-04-28 | Sanmina Corporation | Method for forming interposers and stacked memory devices |
| JP2021048195A (ja) * | 2019-09-17 | 2021-03-25 | キオクシア株式会社 | 半導体装置及び半導体装置の製造方法 |
| US11664300B2 (en) * | 2019-12-26 | 2023-05-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Fan-out packages and methods of forming the same |
| WO2022138990A1 (ko) * | 2020-12-21 | 2022-06-30 | 엘지전자 주식회사 | 기판 적층 구조체 및 인터포저 블록 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10294423A (ja) * | 1997-04-17 | 1998-11-04 | Nec Corp | 半導体装置 |
| JP3398721B2 (ja) * | 1999-05-20 | 2003-04-21 | アムコー テクノロジー コリア インコーポレーティド | 半導体パッケージ及びその製造方法 |
| JP2002231885A (ja) * | 2001-02-06 | 2002-08-16 | Mitsubishi Electric Corp | 半導体装置 |
| US6840751B2 (en) * | 2002-08-22 | 2005-01-11 | Texas Instruments Incorporated | Vertical mold die press machine |
| US6906416B2 (en) * | 2002-10-08 | 2005-06-14 | Chippac, Inc. | Semiconductor multi-package module having inverted second package stacked over die-up flip-chip ball grid array (BGA) package |
-
2003
- 2003-02-19 JP JP2003040787A patent/JP2004253518A/ja not_active Withdrawn
- 2003-07-29 US US10/628,461 patent/US20040159925A1/en not_active Abandoned
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010047014A1 (ja) * | 2008-10-21 | 2010-04-29 | パナソニック株式会社 | 積層型半導体装置及び電子機器 |
| US8269335B2 (en) | 2008-10-21 | 2012-09-18 | Panasonic Corporation | Multilayer semiconductor device and electronic equipment |
Also Published As
| Publication number | Publication date |
|---|---|
| US20040159925A1 (en) | 2004-08-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6033843B2 (ja) | ２つ以上のダイのためのマルチダイフェイスダウン積層 | |
| JP4731883B2 (ja) | ダブルスタックされたｂｇａパッケージ及び多重スタックされたｂｇａパッケージ | |
| KR100493063B1 (ko) | 스택 반도체 칩 비지에이 패키지 및 그 제조방법 | |
| KR101166575B1 (ko) | 적층형 패키지들 간 도선연결에 의한 상호연결을 이용한반도체 멀티-패키지 모듈 및 그 제작 방법 | |
| KR20020062820A (ko) | 적층된 다수개의 칩모듈 구조를 가진 반도체장치 | |
| JP2005026680A (ja) | 積層型ボールグリッドアレイパッケージ及びその製造方法 | |
| JPH11312764A (ja) | エリアアレイ型半導体パッケージ及びその製造方法 | |
| KR20060002930A (ko) | 프로세서 및 메모리 팩키지 어셈블리를 포함하는 반도체멀티팩키지 모듈 | |
| KR100606295B1 (ko) | 회로 모듈 | |
| JP2001077294A (ja) | 半導体装置 | |
| JP2001156251A (ja) | 半導体装置 | |
| JP2007221045A (ja) | マルチチップ構造を採用した半導体装置 | |
| JP2004253518A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP2000228468A (ja) | 半導体チップ及び半導体装置 | |
| US7242083B2 (en) | Substrate for IC package | |
| KR100443516B1 (ko) | 적층 패키지 및 그 제조 방법 | |
| JP4503611B2 (ja) | 半導体装置及びその製造方法 | |
| KR100891538B1 (ko) | 칩 스택 패키지 | |
| JP2000183275A (ja) | 半導体装置 | |
| JP2822990B2 (ja) | Ｃｓｐ型半導体装置 | |
| KR100507131B1 (ko) | 엠씨엠 볼 그리드 어레이 패키지 형성 방법 | |
| JPH0969587A (ja) | Ｂｇａ型半導体装置及びｂｇａモジュール | |
| KR100199287B1 (ko) | 클립 리드(Clip Lead)를 이용한 칩 스케일 패키지(CSP) | |
| JPH0969588A (ja) | 半導体装置 | |
| JPH0536889A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060509 |