KR100465597B1 - 반도체 메모리 소자의 리프레쉬장치 및 그것의 리프레쉬방법 - Google Patents

반도체 메모리 소자의 리프레쉬장치 및 그것의 리프레쉬방법 Download PDF

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Abstract

본 발명은 반도체 메모리 소자의 리프레쉬장치 및 방법에 관한 것으로서, 하나의 테스트 모드에서 노멀 셀과 리던던트 셀을 동시에 리프레쉬시켜 테스트 시간을 개선시키는 것을 목적으로 한다. 이러한 목적을 달성하기 위해 본 발명은, 테스트 모드시에 리프레쉬가 요구되면 리던던트 셀을 리프레쉬시키기 위한 리던던트 셀 리프레쉬신호를 발생시키는 리던던트 셀 리프레쉬신호 발생수단; 리던던트 셀 테스트 모드신호 및 상기 리던던트 셀 리프레쉬신호에 응답하여 노멀 메인 워드라인 인에이블신호와 리던던트 메인 워드라인 인에이블신호를 발생시키는 워드라인 인에이블신호 발생수단; 및 상기 리던던트 셀 테스트 모드신호, 상기 리던던트 셀 리프레쉬신호, 상기 노멀 메인 워드라인 인에이블신호, 상기 리던던트 메인 워드라인 인에이블신호 및 복수의 로오 어드레스에 응답하여, 노멀 메인 워드라인과 리던던트 메인 워드라인을 동시에 구동시켜 노멀 셀과 리던던트 셀을 동시에 리프레쉬시키는 워드라인 드라이버를 구비한 것을 특징으로 한다.

Description

반도체 메모리 소자의 리프레쉬장치 및 그것의 리프레쉬방법{Refresh circuit for semiconductor memory device and refresh method thereof}
본 발명은 반도체 메모리 소자의 리프레쉬장치 및 방법에 관한 것으로, 보다 상세하게는 하나의 테스트 모드에서 노멀 메인 워드라인과 리던던트 메인 워드라인을 동시에 인에이블시켜 노멀 셀과 리던던트 셀을 동시에 리프레쉬시키는 것에 관한 것이다.
일반적으로, 동기식 디램의 셀에는 노멀 셀(normal cell)과 리던던트 셀(redundant cell)이 있다. 노멀 셀이 고장났을 때 리던던트 셀로 치환하여 사용하게 된다. 이때, 리던던트 셀도 페일(fail)이 있는지의 여부를 확인해야 하며, 페일이 있는 리던던트 셀은 온전한 리던던트 셀로 치환하여 사용하게 된다. 이러한 페일이 있는 셀을 리던던트 셀로 대체하기 위해서는 노멀 셀과 리던던트 셀을 테스트해야 한다. 그러나, 노멀 셀과 리던던트 셀을 개별적으로 테스트해야 하기 때문에(즉, 테스트 모드를 바꿔서 테스트해야 함), 테스트 시간이 길어지는 문제점이 있다. 그래서, 테스트 시간을 줄이기 위해 노멀 셀과 리던던트 셀을 하나의 테스트 모드에서 동시에 테스트하기도 하지만, 이러한 테스트 모드에서는 리던던트 셀을 리프레쉬시킬 수 없는 문제점이 있다.
이하, 상술한 문제점을 가지고 있는 종래의 반도체 메모리 소자의 리프레쉬장치를 도 1을 참조하여 구체적으로 설명한다.
도 1에 도시된 종래의 반도체 메모리 소자의 리프레쉬장치는 어드레스 버퍼(10), 리프레쉬 카운터(20), 어드레스 제어부(30), 어드레스 멀티플렉서(40), 워드라인 인에이블신호 발생부(50), 리던던트 프리디코더(60), 노멀 프리디코더(70), 리던던트 메인 워드라인 드라이버(80), 노멀 메인 워드라인 드라이버(90)로 구성된다.
이러한 반도체 메모리 소자의 리프레쉬장치 내에는 리프레쉬 카운터(20)가 있는데, 이것은 DRAM 셀이 데이터를 유지할 수 있도록 일정시간(64ms)마다 데이터를 리프레쉬시켜 주는 역할을 한다. 그런데, 이 리프레쉬 카운터(20)가 노멀 셀을 리프레쉬시켜 줄만큼의 수만 가지고 있기 때문에 노멀 셀들만을 리프레쉬시키고, 리던던트 셀들을 리프레쉬시키지 않는 문제점이 있다.
따라서, 본 발명은 상술한 문제점을 감안하여 이루어진 것으로, 하나의 테스트 모드에서 노멀 셀과 리던던트 셀을 동시에 리프레쉬시켜 테스트 시간을 개선시키는 것을 목적으로 한다.
도 1은 종래의 반도체 메모리 소자의 리프레쉬장치의 블록도.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 리프레쉬장치의 블록도.
도 3은 도 2의 리던던트 셀 리프레쉬신호 발생부의 회로도.
도 4는 도 2의 워드라인 인에이블신호 발생부의 회로도.
도 5는 도 2의 노멀 프리디코더의 회로도.
도 6은 도 2의 리던던트 프리디코더의 회로도.
도 7은 도 2의 노멀 메인 워드라인 드라이버의 회로도.
도 8은 도 2의 리던던트 메인 워드라인 드라이버의 회로도.
< 도면의 주요부분에 대한 부호의 설명 >
10, 110 : 어드레스 버퍼 20, 120 : 리프레쉬 카운터
30, 130 : 어드레스 제어부 40, 140 : 어드레스 멀티플렉서
50, 160 : 워드라인 인에이블신호 발생부 60, 180 : 노멀 프리디코더
70, 170 : 리던던트 프리디코더
80, 200 : 노멀 메인 워드라인 드라이버
90, 190 : 리던던트 메인 워드라인 드라이버
이러한 목적을 달성하기 위해, 본 발명의 제1 관점에 따른 반도체 메모리 소자의 리프레쉬장치는, 테스트 모드시에 리프레쉬가 요구되면 리던던트 셀을 리프레쉬시키기 위한 리던던트 셀 리프레쉬신호를 발생시키는 리던던트 셀 리프레쉬신호 발생수단; 리던던트 셀 테스트 모드신호 및 상기 리던던트 셀 리프레쉬신호에 응답하여 노멀 메인 워드라인 인에이블신호와 리던던트 메인 워드라인 인에이블신호를 발생시키는 워드라인 인에이블신호 발생수단; 및 상기 리던던트 셀 테스트 모드신호, 상기 리던던트 셀 리프레쉬신호, 상기 노멀 메인 워드라인 인에이블신호, 상기 리던던트 메인 워드라인 인에이블신호 및 복수의 로오 어드레스에 응답하여, 노멀 메인 워드라인과 리던던트 메인 워드라인을 동시에 구동시켜 노멀 셀과 리던던트 셀을 동시에 리프레쉬시키는 워드라인 드라이버를 구비한 것을 특징으로 한다.
또한, 본 발명의 제2 관점에 따른 반도체 메모리 소자의 리프레쉬방법은, 테스트 모드시에 리프레쉬 요구신호에 응답하여 리던던트 셀 리프레쉬신호를 발생시키는 단계; 리던던트 셀 테스트 모드신호 및 상기 리던던트 셀 리프레쉬신호에 응답하여 노멀 메인 워드라인 인에이블신호와 리던던트 메인 워드라인 인에이블신호를 발생시키는 단계; 상기 리던던트 셀 테스트 모드신호 및 상기 리던던트 셀 리프레쉬신호 및 복수의 로오 어드레스를 디코딩하여 복수의 디코딩된 로오 어드레스를 발생시키는 단계; 상기 복수의 디코딩된 로오 어드레스, 상기 노멀 메인 워드라인 인에이블신호 및 상기 리던던트 메인 워드라인 인에이블신호에 응답해서 노멀 메인 워드라인과 리던던트 메인 워드라인을 동시에 구동시키는 단계; 및 상기 동시에 구동된 노멀 메인 워드라인과 상기 리던던트 메인 워드라인에 해당하는 노멀 셀과 리던던트 셀을 동시에 리프레쉬시키는 단계를 구비한 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부도면을 참조하면서 본 발명의 바람직한 실시예를 설명한다.
도 2에 나타낸 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 리프레쉬장치는 어드레스 버퍼(110), 리프레쉬 카운터(120), 리프레쉬 어드레스 제어부(130), 및 어드레스 멀티플렉서(140), 리던던트 셀 리프레쉬신호 발생부(150), 워드라인 인에이블신호 발생부(160), 리던던트 프리디코더(170), 노멀 프리디코더(180), 리던던트 메인 워드라인 드라이버(190), 노멀 메인 워드라인 드라이버(200)를 구비한다.
여기서, 어드레스 버퍼(110)는 N개의 외부 어드레스 ADD를 버퍼링하여 N개의 내부 어드레스 IN_ADD를 발생시키고, 리프레쉬 카운터(120)는 리프레쉬 요구신호 RFH를 입력받아 N개의 리프레쉬 어드레스 REF_ADD를 발생시킨다.
리프레쉬 어드레스 제어부(130)는 로오 액티브신호 ROWACT와 리프레쉬 요구신호 REF를 입력받아, 내부 어드레스 IN_ADD를 제어하기 위한 내부 어드레스 래치신호 IN_ADD_LAT와 리프레쉬 어드레스 REF_ADD를 제어하기 위한 리프레쉬 어드레스 래치신호 RFH_ADD_LAT를 발생시킨다.
어드레스 멀티플렉서(140)는 내부 어드레스 래치신호 IN_ADD_LAT 및 리프레쉬 어드레스 래치신호 RHF_ADD_LAT에 응답하여 어드레스 버퍼(110)로부터 발생된 N개의 내부 어드레스 IN_ADD와 리프레쉬 카운터(120)로부터 발생된 N개의 리프레쉬 어드레스 RHF_ADD를 멀티플렉스하여 로오 어드레스 BXA<3:6>를 발생시킨다.
리던던트 셀 리프레쉬신호 발생부(150)는 프리챠지신호 PCG, 리프레쉬 요구신호 RFH, 및 테스트 모드신호 TM에 응답하여, 리던던트 셀 리프레쉬신호 PTX_REF를 발생시킨다.
워드라인 인에이블신호 발생부(160)는 로오 액티브신호 ROWACT, 리페어 신호R_INFO, 리던던트 셀 테스트 모드신호 TM_XRED, 리던던트 셀 리프레쉬신호 PTX_REF를 조합하여, 노멀 메인 워드라인 인에이블신호 XDEN와 리던던트 메인 워드라인 인에이블신호 RXDEN를 발생시킨다.
리던던트 프리디코더(170)는 어드레스 멀티플렉스(140)에서 발생된 로오 어드레스 BXA<3:6>, 리던던트 셀 테스트 모드신호 TM_XRED, 리던던트 셀 리프레쉬신호 PTX_REF, 블록 선택 어드레스 BSA<10:12>, 프리디코더 인에이블신호 PRE_EN를 디코딩하여, 디코딩된 로오 어드레스 RAX34<0:3>, RAX56<0:3>를 발생시킨다.
노멀 프리디코더(180)는 어드레스 멀티플렉서(140)에서 발생된 로오 어드레스 BAX<3:6> 및 프리디코더 인에이블신호 PRE_EN를 디코딩하여, 디코딩된 로오 어드레스 AX34<0:3>, AX56<0:3>를 발생시킨다.
리던던트 메인 워드라인 드라이버(190)는 프리챠지신호 PCG, 디코딩된 로오 어드레스 RAX34<0:3>, RAX56<0:3> 및 리던던트 메인 워드라인 인에이블신호 RXDEN에 응답하여, 리던던트 메인 워드라인 RMWL<0:2m>(여기서, m은 임의의 정수)을 구동시킨다.
노멀 메인 워드라인 드라이버(200)는 프리챠지신호 PCG, 디코딩된 로오 어드레스 AX34<0:3>, AX56<0:3> 및 노멀 메인 워드라인 인에이블신호 XDEN에 응답하여, 노멀 메인 워드라인 MWL<0:2n>(여기서 n은 임의의 정수)을 구동시킨다.
이하, 도 2에 나타낸 각 구성부(150-200)의 상세 구성과 동작을 도 3 내지 도 8을 참조하여 보다 상세히 설명한다.
도 3에 나타낸 리던던트 셀 리프레쉬신호 발생부(150)에서, 인버터 IV1은 프리챠지신호 PCG를 반전시킨다. PMOS 트랜지스터 P1은 소스 및 드레인이 전원전압 Vdd과 노드 SN1에 각각 접속되고 게이트로 인버터 IV1의 출력신호를 인가받는다. NMOS 트랜지스터 N1, N2는 노드 SN1과 접지전압 Vss 사이에 직렬로 접속되고 각각의 게이트로 리프레쉬 요구신호 RFH와 테스트 모드신호 TM를 인가받는다. 래치회로 LT1은 노드 SN1과 인버터 IV4의 입력단자 사이에 접속되고 노드 SN1의 신호를 래치시킨다. 인버터 IV4, IV5는 래치회로 LT1의 출력신호를 반전시켜 리던던트 셀 리프레쉬신호 PTX_REF를 발생시킨다.
이러한 리던던트 셀 리프레쉬신호 발생부(150)는 프리챠지 상태일 때, 즉 프리챠지신호 PCG가 하이레벨이고 리프레쉬 요구신호 RFH 및 테스트 모드신호 TM가 로우레벨일 때, 리던던트 셀 리프레쉬신호 PTX_REF를 로우레벨로 만든다.
반면에, 프리챠지신호 PCG가 로우레벨이고 리프레쉬 요구신호 RFH 및 테스트 모드신호 TM가 하이레벨일 때는, 리던던트 셀 리프레쉬신호 PTX_REF를 하이레벨로 만든다.
도 4에 나타낸 워드라인 인에이블신호 발생부(160)에서, 노어 게이트 NR1은 리페어 신호 R_INFO와 리던던트 셀 테스트 모드신호 TM_XRED를 노어 조합한다. 낸드 게이트 ND1은 로오 액티브신호 ROWACT와 노어 게이트 NR1의 출력신호를 낸드 조합한다. 인버터 IV7은 낸드 게이트 ND1의 출력신호를 반전시켜 노멀 메인 워드라인 인에이블신호 XDEN를 출력한다. 인버터 IV6은 리던던트 셀 리프레쉬신호 PTX_REF를 반전시킨다. 낸드 게이트 ND2는 노어 게이트 NR1의 출력신호와 인버터 IV6의 출력신호를 낸드 조합한다. 낸드 게이트 ND3은 낸드 게이트 ND2의 출력신호와 로오 액티브신호 ROWACT를 낸드 조합한다. 인버터 IV8은 낸드 게이트 ND3의 출력신호를 반전시켜 리던던트 메인 워드라인 인에이블신호 RXDEN를 출력한다.
이러한 워드라인 인에이블신호 발생부(160)는 리페어 신호 R_INFO, 리던던트 셀 테스트 모드신호 TM_XRED 및 리던던트 셀 리프레쉬신호 PTX_REF가 로우레벨인 상태에서, 로오 액티브신호 ROWACT가 하이레벨로 입력되면, 노멀 메인 워드라인 인에이블신호 XDEN를 하이레벨로 만들고 리던던트 메인 워드라인 인에이블신호 RXDEN를 로우레벨로 만들어, 리던던트 메인 워드라인을 디스에이블시킨다.
반면에, 리페어 신호 R_INFO 및 리던던트 셀 테스트 모드신호 TM_XRED가 로우레벨이고 리던던트 셀 리프레쉬신호 PTX_REF가 하이레벨인 상태에서, 로오 액티브신호 ROWACT가 하이레벨로 입력되면, 노멀 메인 워드라인 인에이블신호 XDEN 및 리던던트 메인 워드라인 인에이블신호 RXDEN를 하이레벨로 만들어, 리던던트 메인워드라인을 인에블시킨다.
도 5에 도시된 리던던트 프리디코더(170)는, 디코딩부(172, 174), 리프레쉬 블록 선택부(176) 및 프리디코더 인에이블신호 PRE_EN를 반전시키는 인버터 IV23, IV24를 구비한다. 리프레쉬 블록 선택부(176)는 리던던트 셀 테스트 모드신호TM_XRED, 리던던트 셀 리프레쉬신호 PTX_REF 및 블록 선택 어드레스 BSA<10:12>에 응답하여 리프레쉬를 수행해야 할 블록을 선택한다. 디코딩부(172)는 로오 어드레스 BAX<3:4>, 리프레쉬 블록 선택부(176)의 출력신호 및 프리디코더 인에이블신호 PRE_EN를 디코딩하여 디코딩된 로오 어드레스 RAX34<0:3>를 발생시킨다. 디코딩부(174)는 로오 어드레스 BAX<5:6>, 리프레쉬 블록 선택부(176)의 출력신호 및 프리디코더 인에이블신호 PRE_EN를 디코딩하여 디코딩된 로오 어드레스 RAX56<0:3>를 발생시킨다.
디코딩부(172)에서, 인버터 IV9 및 IV10은 각각 로오 어드레스 BAX<3> 및 BAX<4>를 반전시킨다. 낸드 게이트 ND4는 로오 어드레스 BAX<3> 및 BAX<4>, 리프레쉬 블록 선택부(176)의 출력신호, 및 인버터 IV24의 출력신호를 낸드 조합한다. 인버터 IV13은 낸드 게이트 ND4의 출력신호를 반전시켜 디코딩된 로오 어드레스 RAX34<0>를 출력한다. 낸드 게이트 ND5는 인버터 IV9의 출력신호, 로오 어드레스 BAX<4>, 리프레쉬 블록 선택부(176)의 출력신호 및 인버터 IV24의 출력신호를 낸드 조합한다. 인버터 IV14는 낸드 게이트 ND5의 출력신호를 반전시켜 디코딩된 로오 어드레스 RAX34<1>를 출력한다. 낸드 게이트 ND6은 로오 어드레스 BXA<3>, 인버터 IV10의 출력신호, 리프레쉬 블록 선택부(176)의 출력신호 및 인버터 IV24의 출력신호를 낸드 조합한다. 인버터 IV15는 낸드 게이트 IV6의 출력신호를 반전시켜 디코딩된 로오 어드레스 RAX34<2>를 출력한다. 낸드 게이트 ND7은 인버터 IV9 및 IV10의 출력신호들, 리프레쉬 블록 선택부(176)의 출력신호, 및 인버터 IV24의 출력신호를 낸드 조합한다. 인버터 IV16은 낸드 게이트 ND7의 출력신호를 반전시켜 디코딩된 로오 어드레스 RAX34<3>를 출력한다.
디코딩부(174)에서, 인버터 IV11 및 IV12는 로오 어드레스 BAX<5> 및 BAX<6>를 각각 반전시킨다. 낸드 게이트 ND8은 로오 어드레스 BAX<5> 및 BAX<6>, 리프레쉬 블록 선택부(174)의 출력신호 및 인버터 IV24의 출력신호를 낸드 조합한다. 인버터 IV17은 낸드 게이트 ND8의 출력신호를 반전시켜 디코딩된 로오 어드레스 RAX56<0>를 출력한다. 낸드 게이트 ND9는 인버터 IV11의 출력신호, 로오 어드레스 BAX<6>, 리프레쉬 블록 선택부(176)의 출력신호 및 인버터 IV24의 출력신호를 낸드 조합한다. 인버터 IV18은 낸드 게이트 ID9의 출력신호를 반전시켜 디코딩된 로오 어드레스 RAX56<1>를 출력한다. 낸드 게이트 ND10은 로오 어드레스 BAX<5>, 인버터 IV12의 출력신호, 리프레쉬 블록 선택부(176)의 출력신호 및 인버터 IV24의 출력신호를 낸드 조합한다. 인버터 IV19는 낸드 게이트 ND10의 출력신호를 반전시켜 디코딩된 로오 어드레스 RAX56<2>를 출력한다. 낸드 게이트 ND11은 인버터 IV11 및 IV12의 출력신호들, 리프레쉬 블록 선택부(176)의 출력신호 및 인버터 IV24의 출력신호를 낸드 조합한다. 인버터 IV20은 낸드 게이트 ND11의 출력신호를 반전시켜 디코딩된 로오 어드레스 RAX56<3>를 출력한다.
리프레쉬 블록 선택부(176)에서, 낸드 게이트 ND12는 리던던트 셀 리프레쉬신호 PTX_REF 및 블록 선택 어드레스 BSA<10:12>를 낸드 조합한다. 인버터 IV21는 낸드 게이트 ND12의 출력신호를 반전시킨다. 노어 게이트 NR2는 인버터 IV21의 출력신호와 리던던트 셀 테스트 모드신호 TM_XRED를 노어 조합한다. 인버터 IV22는 노어 게이트 NR2의 출력신호를 반전시킨다.
다음에는, 이러한 리던던트 프리디코더(170)의 동작을 설명한다.
먼저, 리프레쉬 블록 선택부(176)로 리던던트 셀 리프레쉬신호 PTX_REF 및 블록 선택 어드레스 BSA<10:12>가 하이레벨로, 리던던트 셀 테스트 모드신호 TM_XRED가 로우레벨로 입력되면, 리프레쉬 블록 선택부(176)의 출력신호는 하이레벨로 출력된다.
이때, 디코딩부(172)로 로오 어드레스 BAX<3:6>가 모두 하이레벨로 입력되고 리프레쉬 블록 선택부(176)의 출력신호 및 프리디코더 인에이블신호 PRE_EN가 하이레벨로 입력되면, 디코딩된 로오 어드레스 RAX34<0> 및 RAX56<0>는 하이레벨로 출력되고, 디코딩된 로오 어드레스 RAX34<1:3> 및 RAX 56<1:3>는 로우레벨로 출력된다.
한편, 도 6에 도시된 노멀 프리디코더(180)는 디코딩부(182, 184) 및 프리디코더 인에이블신호 PRE_EN를 반전시키는 인버터 IV37, IV38을 구비한다. 디코딩부(182)는 로오 어드레스 BXA<3:4>와 프리디코더 인에이블신호 PRE_EN를 디코딩하여 디코딩된 로오 어드레스 AX34<0:3>를 발생시킨다. 디코딩부(184), 로오 어드레스 BXA<5:6>와 프리디코더 인에이블신호 PRE_EN를 디코딩하여 디코딩된 로오 어드레스 AX56<0:3>를 발생시킨다.
디코딩부(182)에서, 인버터 IV25 및 IV26은 각각 로오 어드레스 BAX<3> 및 BAX<4>를 반전시킨다. 낸드 게이트 ND13은 로오 어드레스 BAX<3> BAX<4> 및 인버터 IV38의 출력신호를 낸드 조합한다. 인버터 IV29는 낸드 게이트 ND13의 출력신호를 반전시켜 디코딩된 로오 어드레스 AX34<0>를 출력한다. 낸드 게이트 ND14는 인버터 IV25의 출력신호, 로오 어드레스 BAX<4> 및 인버터 IV38의 출력신호를 낸드 조합한다. 인버터 IV30은 낸드 게이트 ND13의 출력신호를 반전시켜 디코딩된 로오 어드레스 AX34<1>를 출력한다. 낸드 게이트 ND15는 로오 어드레스 BXA<3>, 인버터 IV26의 출력신호 및 인버터 IV38의 출력신호를 낸드 조합한다. 인버터 IV31은 낸드게이트 IV15의 출력신호를 반전시켜 디코딩된 로오 어드레스 AX34<2>를 출력한다. 낸드 게이트 ND16은 인버터 IV25, IV26의 출력신호 및 인버터 IV38의 출력신호를 낸드 조합한다. 인버터 IV32는 낸드 게이트 ND16의 출력신호를 반전시켜 디코딩된 로오 어드레스 AX34<3>를 출력한다.
디코딩부(184)에서, 인버터 IV27 및 IV28은 로오 어드레스 BAX<5> 및 BAX<6>를 각각 반전시킨다. 낸드 게이트 ND17은 로오 어드레스 BAX<5>, BAX<6> 및 인버터 IV38의 출력신호를 낸드 조합한다. 인버터 IV33은 낸드 게이트 ND17의 출력신호를 반전시켜 디코딩된 로오 어드레스 AX56<0>를 출력한다. 낸드 게이트 ND18은 인버터 IV27의 출력신호, 로오 어드레스 BAX<6> 및 인버터 IV38의 출력신호를 낸드 조합한다. 인버터 IV34는 낸드 게이트 ND18의 출력신호를 반전시켜 디코딩된 로오 어드레스 AX56<1>를 출력한다. 낸드 게이트 ND19는 로오 어드레스 BAX<5>, 인버터 IV28의 출력신호 및 인버터 IV38의 출력신호를 낸드 조합한다. 인버터 IV35는 낸드 게이트 ND19의 출력신호를 반전시켜 디코딩된 로오 어드레스 AX56<2>를 출력한다. 낸드 게이트 ND20은 인버터 IV27, IV28의 출력신호들 및 인버터 IV38의 출력신호를 낸드 조합한다. 인버터 IV36은 낸드 게이트 ND20의 출력신호를 반전시켜 디코딩된 로오 어드레스 AX56<3>를 출력한다.
다음에는, 상술한 노멀 프리디코더(180)의 동작을 설명한다.
먼저, 디코딩부(182)로 로오 어드레스 BXA<3:6>가 로우레벨로 프리디코더 인에이블신호 PRE_EN가 하이레벨로 입력되면, 디코딩된 로오 어드레스 AX34<0:2>는 로우레벨로 출력되고 디코딩된 로오 어드레스 AX34<3>는 하이레벨로 출력된다.
다음에, 디코딩부(184)로 로오 어드레스 BXA<3:6>가 로우레벨로, 프리디코더 인에이블신호 PRE_EN가 하이레베로 입력되면, 디코딩된 로오 어드레스 AX56<0:2>는 로우레벨로 출력되고 디코딩된 로오 어드레스 AX56<3>는 하이레벨로 출력된다.
한편, 도 7에 도시된 리던던트 메인워드라인 드라이버(190)에서, 인버터 IV39는 프리챠지신호 PCG를 반전시킨다. PMOS 트랜지스터 P2는 소스 및 드레인이 전원전압 Vdd과 노드 SN2에 각각 접속되고 게이트로 인버터 IV39의 출력신호를 인가받는다. NMOS 트랜지스터 N3, N4, N5는 노드 SN2와 접지전압(Vss) 사이에 직렬로 접속되고 각각의 게이트로 디코딩된 로오 어드레스 RAX34<i>, RAX56<i> 및 리던던트 메인 워드라인 인에이블신호 RXDEN를 인가받는다. 래치회로 LT2는 노드 SN2와 출력단자 사이에 접속되고 노드 SN2의 신호를 래치시켜 리던던트 메인 워드라인 RMWL<0:2m>를 구동시킨다.
여기서, 래치회로 LT2는 벌크가 자신의 소스에 접속되고 소스가 전원전압 Vdd에 접속되며 게이트로 인버터 IV40의 출력신호를 인가받는 PMOS 트랜지스터 P3으로 구성되는데, 인버터 IV40은 입력단자가 PMOS 트랜지스터 P3의 드레인에 접속되어 있다.
다음에는 이러한 리던던트 메인 워드라인 드라이버(190)의 동작을 설명한다.
먼저, 리던던트 메인 워드라인 드라이버(190)로 프리챠지신호 PCG가 로우레벨로 입력되고 디코딩된 로오 어드레스 RAX34<0>, RAX56<0> 및 리던던트 메인 워드라인 인에이블신호 RXDEN가 하이레벨로 입력되면, 리던던트 메인 워드라인RMWL<0:2m>을 구동시킨다. 이렇게 리던던트 메인 워드라인 RMWL<0:2m>이 구동되면, 리던던트 셀을 리프레쉬시킬 수 있다.
반면에, 도 8에 도시된 노멀 메인 워드라인 드라이버(200)에 있어서, 인버터 IV41은 프리챠지신호 PCG를 반전시킨다. PMOS 트랜지스터 P4는 소스 및 드레인이 전원전압 Vdd과 노드 SN3에 각각 접속되고 게이트로 인버터 IV41의 출력신호를 인가받는다. NMOS 트랜지스터 N6, N7, N8은 노드 SN3과 접지전압(Vss) 사이에 직렬로 접속되고 각각의 게이트로 디코딩된 로오 어드레스 AX34<i>, AX56<i> 및 노멀 메인 워드라인 인에이블신호 XDEN를 인가받는다. 래치회로 LT3은 노드 SN3과 출력단자 사이에 접속되고 노드 SN3의 신호를 래치시켜 노멀 메인 워드라인 MWL<0:2n>을 구동시킨다.
여기서, 래치회로 LT3은 벌크가 자신의 소스에 접속되고 소스가 전원전압 Vdd에 접속되며 게이트로 인버터 IV42의 출력신호를 인가받는 PMOS 트랜지스터 P5로 구성되는데, 인버터 IV42는 입력단자가 PMOS 트랜지스터 P5의 드레인에 접속되어 있다.
다음에는 이러한 노멀 메인 워드라인 드라이버(200)의 동작을 설명한다.
먼저, 리던던트 메인 워드라인 드라이버(200)로 프리챠지신호 PCG가 로우레벨로 입력되고 디코딩된 로오 어드레스 AX34<3>, AX56<3> 및 리던던트 메인 워드라인 인에이블신호 RXDEN가 하이레벨로 입력되면, 노멀 메인 워드라인 MWL<0:2n> 중하나가 구동된다. 이렇게 노멀 메인 워드라인 RMWL<0:2n>이 구동되면, 노멀 셀을 리프레쉬시킬 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 바람직한 실시예에 의하면, 하나의 테스트 모드에서 노멀 메인 워드라인 인에이블신호와 리던던트 메인 워드라인 인에이블신호를 동시에 인에이블시켜 리던던트 메인 워드라인과 노멀 메인 워드라인을 구동시킴으로써 노멀 셀과 리던던트 셀을 동시에 리프레쉬시킬 수 있다.
또한, 하나의 테스트 모드에서 노멀 셀과 리던던트 셀을 동시에 리프레쉬시키고 노멀 셀과 리던던트 셀을 동시에 테스트할 수 있어 테스트 시간을 단축할 수 있고, 이로 인해 테스트 비용을 절감할 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (13)

  1. 테스트 모드시에 리프레쉬가 요구되면 리던던트 셀을 리프레쉬시키기 위한 리던던트 셀 리프레쉬신호를 발생시키는 리던던트 셀 리프레쉬신호 발생수단;
    리던던트 셀 테스트 모드신호 및 상기 리던던트 셀 리프레쉬신호에 응답하여 노멀 메인 워드라인 인에이블신호와 리던던트 메인 워드라인 인에이블신호를 발생시키는 워드라인 인에이블신호 발생수단; 및
    상기 리던던트 셀 테스트 모드신호, 상기 리던던트 셀 리프레쉬신호, 상기 노멀 메인 워드라인 인에이블신호, 상기 리던던트 메인 워드라인 인에이블신호 및 복수의 로오 어드레스에 응답하여, 노멀 메인 워드라인과 리던던트 메인 워드라인을 동시에 구동시켜 노멀 셀과 리던던트 셀을 동시에 리프레쉬시키는 워드라인 드라이버를 구비한 것을 특징으로 하는 반도체 메모리 소자의 리프레쉬장치.
  2. 제 1 항에 있어서,
    복수개의 외부 어드레스를 버퍼링하여 복수개의 내부 어드레스를 발생시키는 어드레스 버퍼;
    리프레쉬 요구시 복수개의 리프레쉬 어드레스를 발생시키는 리프레쉬 카운터;
    상기 리프레쉬 요구신호에 응답하여 상기 복수의 내부 어드레스를 제어하기 위한 내부 어드레스 래치신호와 상기 복수의 리프레쉬 어드레스를 제어하기 위한리프레쉬 어드레스 래치신호를 발생시키는 리프레쉬 어드레스 제어수단; 및
    상기 내부 어드레스 래치신호와 상기 리프레쉬 어드레스 래치신호에 응답하여 상기 복수의 내부 어드레스와 상기 복수의 리프레쉬 어드레스를 멀티플렉스하여 복수의 로오 어드레스를 발생시키는 어드레스 멀티플렉서를 더 구비한 것을 특징으로 하는 반도체 메모리 소자의 리프레쉬장치.
  3. 제 1 항에 있어서, 상기 리던던트 셀 리프레쉬신호 발생수단은,
    소스 및 드레인이 전원전압과 제1 노드에 각각 접속되고 프리챠지신호의 반전신호를 게이트로 인가받는 제1 트랜지스터;
    상기 제1 노드와 접지전압 사이에 직렬로 접속되고 각각의 게이트로 리프레쉬 요구신호와 테스트 모드 신호를 인가받는 제2 및 제3 트랜지스터;
    상기 제1 노드의 신호를 래치시키는 래치회로; 및
    상기 래치회로의 출력신호를 반전시키는 제1 및 제2 반전소자로 구성된 것을 특징으로 하는 반도체 메모리 소자의 리프레쉬장치.
  4. 제 1 항에 있어서, 상기 워드라인 인에이블신호 발생수단은,
    리페어 신호와 상기 리던던트 셀 테스트 모드신호를 논리 조합하는 제1 논리소자;
    상기 제1 논리소자의 출력신호와 로오 액티브신호를 논리 조합하여 상기 노멀 메인 워드라인 인에이블신호를 발생시키는 제1 논리회로;
    상기 리던던트 셀 리프레쉬신호의 반전신호와 제1 논리소자의 출력신호를 논리 조합하는 제2 논리소자; 및
    상기 제2 논리소자의 출력신호와 로오 액티브신호를 논리 조합하여 상기 리던던트 메인 워드라인 인에이블신호를 발생시키는 제2 논리회로로 구성된 것을 특징으로 하는 반도체 메모리 소자의 리프레쉬장치.
  5. 제 1 항에 있어서, 상기 워드라인 드라이버는,
    상기 복수의 로오 어드레스와 프리디코더 인에이블신호를 디코딩하여 상기 노멀 메인 워드라인을 구동시키기 위한 소정 개수의 디코딩된 로오 어드레스를 발생시키는 노멀 프리디코더; 및
    상기 리던던트 셀 테스트 모드신호, 상기 복수의 로오 어드레스, 상기 리던던트 셀 리프레쉬신호, 상기 프리디코더 인에이블신호 및 복수의 블록 선택 어드레스를 디코딩하여, 상기 리던던트 메인 워드라인을 구동시키기 위한 소정 개수의 디코딩된 로오 어드레스를 발생시키는 리던던트 프리디코더;
    상기 노멀 메인 워드라인을 구동시키기 위한 소정 개수의 로오 어드레스 및 상기 노멀 메인 워드라인 인에이블신호에 응답하여, 상기 노멀 메인 워드라인을 구동시켜 상기 노멀 셀을 리프레쉬시키는 노멀 메인 워드라인 드라이버; 및
    상기 리던던트 메인 워드라인을 구동시키기 위한 소정 개수의 디코딩된 로오 어드레스 및 상기 리던던트 메인 워드라인 인에이블신호에 응답하여, 상기 리던던트 메인 워드라인을 구동시켜 상기 리던던트 셀을 리프레쉬시키는 리던던트 메인 워드라인 드라이버로 구성된 것을 특징으로 하는 반도체 메모리 소자의 리프레쉬장치.
  6. 제 5 항에 있어서, 상기 노멀 프리디코더는,
    상기 복수의 로오 어드레스 중 제1 및 제2 로오 어드레스와 상기 프리디코더 인에이블신호를 디코딩하여, 제1 내지 제4 디코딩된 로오 어드레스를 발생시키는 제1 디코딩부; 및
    상기 복수의 로오 어드레스 중 제3 및 제4 로오 어드레스와 상기 프리디코더 인에이블신호를 디코딩하여, 제5 내지 제8 디코딩된 로오 어드레스를 발생시키는 제2 디코딩부로 구성된 것을 특징으로 하는 반도체 메모리 소자의 리프레쉬장치.
  7. 제 5 항에 있어서, 상기 리던던트 프리디코더는,
    상기 리던던트 셀 테스트 모드신호, 상기 리던던트 셀 리프레쉬신호 및 상기 복수의 블록 선택 어드레스에 응답하여 리프레쉬를 수행할 블록을 선택하는 리프레쉬 블록 선택부;
    상기 리프레쉬 블록 선택부의 출력신호, 상기 복수의 로오 어드레스 중 제1 및 제2 로오 어드레스 및 상기 프리디코더 인에이블신호를 디코딩하여, 상기 리던던트 메인 워드라인을 구동시키기 위한 제1 내지 제4 디코딩된 로오 어드레스를 발생시키는 제1 디코딩부; 및
    상기 리프레쉬 블록 선택부의 출력신호, 상기 복수의 로오 어드레스 중 제3 및 제4 로오 어드레스 및 상기 프리디코더 인에이블신호를 디코딩하여, 상기 리던던트 메인 워드라인을 구동시키기 위한 제5 내지 제8 디코딩된 로오 어드레스를 발생시키는 제2 디코딩부로 구성된 것을 특징으로 하는 반도체 메모리 소자의 리프레쉬장치.
  8. 제 5 항에 있어서, 상기 노멀 메인 워드라인 드라이버는,
    소스 및 드레인이 전원전압과 제1 노드에 각각 접속되고 게이트로 프리챠지신호의 반전신호를 인가받는 제1 트랜지스터;
    상기 제1 노드와 접지전압 사이에 직렬 접속되고 각각의 게이트로 상기 노멀 메인 워드라인을 구동시키는데 이용되는 상기 디코딩된 로오 어드레스들 및 상기 노멀 메인 워드라인 인에이블신호를 인가받는 제2 내지 제4 트랜지스터; 및
    상기 제1 노드의 신호를 래치시켜 상기 노멀 메인 워드라인을 구동시키는 래치회로로 구성된 것을 특징으로 하는 반도체 메모리 소자의 리프레쉬장치.
  9. 제 5 항에 있어서, 상기 리던던트 메인 워드라인 드라이버는,
    소스 및 드레인이 전원전압과 제1 노드에 각각 접속되고 게이트로 프리챠지신호의 반전신호를 인가받는 제1 트랜지스터;
    상기 제1 노드와 접지전압 사이에 직렬 접속되고 각각의 게이트로 상기 리던던트 메인 워드라인을 구동시키는데 이용된 상기 디코딩된 로오 어드레스들 및 상기 리던던트 메인 워드라인 인에이블신호를 인가받는 제2 내지 제4 트랜지스터; 및
    상기 제1 노드의 신호를 래치시켜 상기 리던던트 메인 워드라인을 구동시키는 래치회로로 구성된 것을 특징으로 하는 반도체 메모리 소자의 리프레쉬장치.
  10. 테스트 모드시에 리프레쉬 요구신호에 응답하여 리던던트 셀 리프레쉬신호를 발생시키는 단계;
    리던던트 셀 테스트 모드신호 및 상기 리던던트 셀 리프레쉬신호에 응답하여 노멀 메인 워드라인 인에이블신호와 리던던트 메인 워드라인 인에이블신호를 발생시키는 단계;
    상기 리던던트 셀 테스트 모드신호, 상기 리던던트 셀 리프레쉬신호 및 복수의 로오 어드레스를 디코딩하여 복수의 디코딩된 로오 어드레스를 발생시키는 단계;
    상기 복수의 디코딩된 로오 어드레스, 상기 노멀 메인 워드라인 인에이블신호 및 상기 리던던트 메인 워드라인 인에이블신호에 응답해서 노멀 메인 워드라인과 리던던트 메인 워드라인을 동시에 구동시키는 단계; 및
    상기 동시에 구동된 노멀 메인 워드라인과 상기 리던던트 메인 워드라인에 해당하는 노멀 셀과 리던던트 셀을 동시에 리프레쉬시키는 단계를 구비한 것을 특징으로 하는 반도체 메모리 소자의 리프레쉬방법.
  11. 제 10 항에 있어서,
    복수개의 외부 어드레스를 버퍼링하여 복수개의 내부 어드레스를 발생시키는 단계;
    리프레쉬 요구신호에 응답하여 복수개의 리프레쉬 어드레스를 발생시키는 단계;
    로오 액티브신호와 상기 리프레쉬 요구신호에 응답하여 상기 복수개의 내부 어드레스를 제어하기 위한 내부 어드레스 래치신호와 상기 복수개의 리프레쉬 어드레스를 제어하기 위한 리프레쉬 어드레스 래치신호를 발생시키는 단계; 및
    상기 내부 어드레스 래치신호와 상기 리프레쉬 어드레스 래치신호에 응답하여 상기 복수의 내부 어드레스와 상기 복수의 리프레쉬 어드레스를 멀티플렉스하여 상기 복수의 로오 어드레스를 발생시키는 단계를 더 구비한 것을 특징으로 하는 반도체 메모리 소자의 리프레쉬방법.
  12. 제 10 항에 있어서,
    상기 복수의 디코딩된 로오 어드레스를 발생시키는 단계는,
    상기 복수의 로오 어드레스와 프리디코더 인에이블신호를 디코딩하여, 상기 복수의 디코딩된 로오 어드레스 중 상기 노멀 메인 워드라인을 구동시키기 위한 소정 개수의 디코딩된 로오 어드레스들을 발생시키는 단계; 및
    상기 리던던트 셀 테스트 모드신호, 상기 리던던트 셀 리프레쉬신호, 상기 복수의 로오 어드레스, 상기 프리디코더 인에이블신호 및 복수의 블록 선택 어드레스를 디코딩하여, 상기 복수의 디코딩된 로오 어드레스 중 상기 리던던트 메인 워드라인을 구동시키기 위한 소정 개수의 디코딩된 로오 어드레스들을 발생시키는 단계로 이루어진 것을 특징으로 하는 반도체 메모리 소자의 리프레쉬방법.
  13. 제 10 항에 있어서,
    상기 노멀 메인 워드라인과 상기 리던던트 메인 워드라인을 구동시키는 단계는,
    상기 노멀 메인 워드라인을 구동시키기 위한 상기 소정 개수의 디코딩된 로오 어드레스, 상기 노멀 메인 워드라인 인에이블신호 및 프리챠지신호에 응답해서 상기 노멀 메인 워드라인을 구동시키는 단계; 및
    상기 리던던트 메인 워드라인을 구동시키기 위한 상기 소정 개수의 디코딩된 로오 어드레스, 상기 리던던트 메인 워드라인 인에이블신호 및 상기 프리챠지신호에 응답해서, 상기 리던던트 메인 워드라인을 구동시키는 단계로 이루어진 것을 특징으로 하는 반도체 메모리 소자의 리프레쉬방법.
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