JP4912718B2 - ダイナミック型半導体メモリ - Google Patents

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Description

本発明は、データ保持のためにリフレッシュ動作が必要なダイナミック型半導体メモリおよびそのリフレッシュ制御方法に関する。
近年、ロジックチップに混載可能なダイナミック型メモリ（ＳｏＣメモリ：システム・オン・チップ・メモリ）が利用できるようになってきた。ＳｏＣメモリは、個別（単体）のメモリを利用するのに比べて、データ入出力のビット幅を大きくすることができ、データ転送レートを向上することが可能である。また、ロジック−メモリ間の接続配線負荷が大幅に低減されるため、システムの消費電流低減にも効果がある。
すなわち、例えば、パーソナルコンピュータのメモリのように、単体のダイナミック型半導体メモリ（ＤＲＡＭ）を使用した場合には、アクセススピードが遅くなって消費電力も大きくなるのに対して、ＳｏＣの内部にＤＲＡＭを埋め込むことによりアクセススピードの向上、消費電力の低減、並びに、小型化および高性能化を図ることができる。
しかしながら、ＳｏＣメモリは、単体のダイナミック型半導体メモリと比較して、データを保持するためのキャパシタの容量を大きくするのが困難なことや、セルのリーク電流が多いため、一般に、メモリセルのデータ保持時間（ｔＲＥＦ）は短くなっている。
ここで、ダイナミック型半導体メモリの総ビット数をＴ、１回のリフレッシュ（データ保持）動作でアクセスされるビット数をＲとすると、Ｔ／Ｒ回のリフレッシュ動作をｔＲＥＦ時間以内に行う必要がある。従って、ｔＲＥＦが短くなると、単位時間あたりのリフレッシュ動作回数が増加させなければならないことになる。
その結果、従来のＳｏＣメモリでは、単体のメモリに比較してＴ（総ビット数）を少なく、或いは、Ｒ（１回のリフレッシュ動作でアクセスされるビット数）を可能な限り大きくする等によって、ｔＲＥＦ時間の減少はあまり問題にならなかった。また、通常のメモリアクセスとリフレッシュアクセスを時分割で行い、外部に対しリフレッシュコマンドを要求しないことで問題を解決していた。
ところで、従来、リフレッシュ動作とその際の外部アクセス要求が競合した場合、外見上メモリコア動作１回分のアクセス時間で外部アクセスを動作させるようにした半導体記憶装置として、同じアドレスの複数のビットデータを複数のメモリセルブロックに分散し、複数のメモリブロックに対してそれぞれ独立にリフレッシュ動作を制御して、第１のメモリセルブロックと第２のメモリセルブロックとを異なるタイミングでリフレッシュ動作させるようにしたものが提案されている（例えば、特許文献１参照）。
また、従来、同じバンクに対してアクセス動作とリフレッシュ動作とを同時に実行することが可能な半導体記憶装置として、複数のビット線群のそれぞれを、第１のスイッチ手段を介して複数の第１のセンス線群に接続すると共に、第２のスイッチ手段を介して複数の第２のセンス線群に接続し、第１および第２のスイッチ手段を独立に制御することによって、或る活性化された１本のワード線によって同時に選択されたメモリセルからのデータの読み出し動作と並行して、他の活性化されたワード線によって同時に選択されるメモリセルのデータをリフレッシュするようにしたものも提案されている（例えば、特許文献２参照）。
特開２００３−１７３６７６号公報 特開２０００−１６３９５６号公報
図１はダイナミック型半導体メモリの一例を示すブロック図である。図１において、参照符号１００はダイナミック型半導体メモリ、１０１は周辺回路、１０２はメモリコア、そして、１２１はメモリブロックを示している。なお、本発明は、例えば、ロジックチップに混載されるＤＲＡＭ等のＳｏＣメモリに適したものであるが、必ずしもＳｏＣメモリに限定されるものではなく、様々なダイナミック型半導体メモリに対して適用することができる。
図１に示されるように、一般的なダイナミック型半導体メモリ１００は、メモリコア制御回路および電源回路等の周辺回路１０１、複数のメモリブロック１２１で構成されたメモリコア１０２で構成される。
周辺回路１０１は、半導体メモリ１００の外部から入力される制御信号に従って、メモリコア１０２の動作を制御して外部とのデータの入出力を制御し、或いは、メモリコア１０２や周辺回路１０１で必要とされる電源供給の制御を行う。メモリコア１０２は、複数のメモリブロック１２１から構成され、例えば、２５６個のメモリブロック１２１から構成される。
図２は図１に示すダイナミック型半導体メモリにおける１つのメモリブロックの構成例を示す図である。
図２に示されるように、１つのメモリブロック１２１は、センスアンプ１２１１、並びに、センスアンプ１２１１に接続される複数のビット線ＢＬおよび複数のワード線ＷＬの各交差個所に設けられた複数のメモリセルＭＣを有するメモリセルアレイ１２１２により構成される。センスアンプ１２１１は、ワード線（行選択線）ＷＬによって選択されたメモリセルＭＣのデータを（ビット線ＢＬを介して）増幅して読み出し、また、外部からのデータを書き込み、或いは、メモリセルＭＣのリフレッシュを行うために設けられている。
ダイナミック型半導体メモリ１００は、例えば、トランジスタおよびキャパタで構成されるメモリセルＭＣにおけるキャパシタの電荷の有無でデータを記憶しているため、構造上、キャパシタからの電荷リークが避けられず、一定時間毎に失った電荷の再注入（再書き込み）を行う必要がある。この一定時間毎の再書き込みが、リフレッシュ動作である。
すなわち、ダイナミック型半導体メモリ１００では、ワード線ＷＬによって選択されたメモリセルＭＣのデータを、ビット線ＢＬを介してセンスアンプ１２１１で増幅することにより、ワード線ＷＬで選択されたメモリセルＭＣへの再書き込み（リフレッシュ）が行われる。
センスアンプ１２１１は、メモリブロック１２１内の複数のメモリセルＭＣに対して共通に配置されている。詳述すると、メモリブロック１２１内の或る１つのセンスアンプ１２１１に接続されている複数のメモリセルＭＣは、ワード線ＷＬによって１つが選択される。つまり、同一ブロック１２１内において、一度にリフレッシュ動作を行えるメモリセルＭＣは１つのワード線ＷＬに共通に接続されているメモリセルだけであり、同時に２つ以上のワード線ＷＬを選択してリフレッシュすることはできない。
ここで、半導体メモリ１００が有するメモリブロック１２１の総数をＭとし、メモリブロック１２１内のワード線ＷＬの総数をＮとすると、半導体メモリ１００に含まれる全てのメモリセルＭＣをリフレッシュするには、Ｍ×Ｎ回のリフレッシュ動作を行う必要がある。そして、リフレッシュ動作は、どのメモリセルについてもメモリセルのデータ保持時間であるｔＲＥＦ（メモリセルのデータ保持時間）を超えない時間内に行う必要があるため、ｔＲＥＦの間にＭ×Ｎ回以上の頻度でリフレッシュ動作を続けなければならない。
従って、リフレッシュ動作を外部コマンドとして入力して実行させるには、メモリセルのデータ保持時間ｔＲＥＦの間に、Ｍ×Ｎ回以上の頻度でリフレッシュコマンドを要求することになる。一方、半導体メモリ１００の内部で自動的にリフレッシュ処理を行う場合には、外部アクセスブロックとリフレッシュブロックとの衝突を想定し、時分割動作を行う必要がある。
図３は図１に示すダイナミック型半導体メモリにおけるリフレッシュ動作の一例を説明するための図であり、時分割動作を説明するためのものである。
半導体メモリ１００の内部で自動的に行うリフレッシュ（内部リフレッシュ）は、予め設けられたカウンタによって自動生成したリフレッシュアドレスに対して定期的にリフレッシュ動作を行うものであるため、ランダムに与えられる外部アクセスに対してアクセスブロックが衝突することを避けることは困難である。
すなわち、図３に示されるように、外部コマンドによりアクセス（指定）されたメモリブロック（１２１）が、半導体メモリ内部で自動的に行う内部リフレッシュのアドレス指定されたメモリブロックと衝突した場合、例えば、そのメモリブロックの内部リフレッシュを遅らせて実行する。従って、外部コマンドによりアクセスされたメモリブロックと内部リフレッシュによるメモリブロックの衝突を予め想定し、図３に示すようなタイミングで時分割動作を行うことになる。
ところで、近年、ＳｏＣメモリの容量の増大、並びに、サイクル時間の縮小に対する要求は益々高くなって来ている。これに対して、例えば、１回のリフレッシュ（データ保持）動作でアクセスされるビット数（前述したＲ）を大きくすると、アクセス時の消費電流が大きくなり、それに対応する電源設計が困難になる。
また、１回のアクセスにより通常アクセスとリフレッシュアクセスを連続して行う方法では、サイクル時間（アクセス周期）が増大する。このアクセス周期の増大を低減するには、ワード線ＷＬの長さやビット線ＢＬの長さを短くすることが考えられるが、その場合には、全体としてのメモリコア１０２のサイズ（面積）が大きくなり、すなわち、製造コストが増大することになってしまう。
本発明は、上述した従来技術が有する課題に鑑み、リフレッシュコマンドの要求頻度を下げると共に、時分割動作を必要としないダイナミック型半導体メモリおよびそのリフレッシュ制御方法の提供を目的とする。
本発明の第１の形態によれば、センスアンプ、および、該センスアンプに接続された複数のビット線と複数のワード線との交差個所にそれぞれメモリセルが設けられたメモリコアを有するメモリブロックを複数有し、前記ワード線を選択して当該ワード線に接続されたメモリセルを前記センスアンプにより同時に活性化して前記メモリブロックを順次リフレッシュするダイナミック型半導体メモリであって、第１の内部リフレッシュ候補アドレスを出力する第１のリフレッシュカウンタと、前記第１の内部リフレッシュ候補アドレスとは異なる第２の内部リフレッシュ候補アドレスを出力する第２のリフレッシュカウンタと、を備え、前記第１のリフレッシュカウンタは、第１のカウント信号をカウントして前記第１の内部リフレッシュ候補アドレスを出力する第１のカウンタを備え、前記第２のリフレッシュカウンタは、第２のカウント信号をカウントする第２のカウンタと、該第２のカウンタの出力を補数変換して前記第２の内部リフレッシュ候補アドレスを出力する補数変換回路と、を備え、リフレッシュ動作時において、外部からアクセスされたアドレスが前記第１の内部リフレッシュ候補アドレスに一致したときは、前記第２の内部リフレッシュ候補アドレスからリフレッシュ動作を開始することを特徴とするダイナミック型半導体メモリが提供される。
また、本発明の第１の形態によれば、センスアンプ、および、該センスアンプに接続された複数のビット線と複数のワード線との交差個所にそれぞれメモリセルが設けられたメモリコアを有するメモリブロックを複数有し、前記ワード線を選択して当該ワード線に接続されたメモリセルを前記センスアンプにより同時に活性化して前記メモリブロックを順次リフレッシュするダイナミック型半導体メモリであって、第１の内部リフレッシュ候補アドレスを出力する第１のリフレッシュカウンタと、前記第１の内部リフレッシュ候補アドレスとは異なる第２の内部リフレッシュ候補アドレスを出力する第２のリフレッシュカウンタと、を備え、前記第１のリフレッシュカウンタは、第１のカウント信号をカウントして第１のワード線の内部リフレッシュ候補アドレスを出力する第１のワード線アドレスカウンタ、および、該第１のワード線アドレスカウンタからのキャリー信号をカウントして第１のブロックメモリの内部リフレッシュ候補アドレスを出力する第１のブロックアドレスカウンタを備え、前記第２のリフレッシュカウンタは、第２のカウント信号をカウントして第２のワード線の内部リフレッシュ候補アドレスを出力する第２のワード線アドレスカウンタ、および、該第２のワード線アドレスカウンタからのキャリー信号をカウントして第２のブロックメモリの内部リフレッシュ候補アドレスを出力する第２のブロックアドレスカウンタを備え、前記第１のワード線アドレスカウンタおよび前記第１のブロックアドレスカウンタは、初期状態において、ワード線アドレスおよびブロックアドレスの最下位ビットが設定されて前記第１のカウント信号に従ってカウントアップされ、且つ、前記第２のワード線アドレスカウンタおよび前記第２のブロックアドレスカウンタは、初期状態において、ワード線アドレスおよびブロックアドレスの最上位ビットが設定されて前記第２のカウント信号に従ってカウントダウンされ、リフレッシュ動作時において、外部からアクセスされたアドレスが前記第１の内部リフレッシュ候補アドレスに一致したときは、前記第２の内部リフレッシュ候補アドレスからリフレッシュ動作を開始することを特徴とするダイナミック型半導体メモリも提供される。
本発明によれば、外部アクセスブロックとリフレッシュブロックが可能な限り衝突しないように、リフレッシュブロックを制御し、外部アクセスとリフレッシュを同時に行うことによって、リフレッシュ動作を時分割で行う場合のようなサイクル時間の増大を防止することができる。また、どうしても衝突なしではリフレッシュ動作が行えない一部のメモリブロックに対しては、そのメモリブロックだけにリフレッシュコマンドを与えてリフレッシュ動作を行い、全てのメモリブロックのリフレッシュに対してリフレッシュコマンドを与える必要があった従来に比べて、コマンド入力の頻度を大幅に低減することができる。
本発明によれば、リフレッシュコマンドの要求頻度を下げると共に、時分割動作を必要としないダイナミック型半導体メモリおよびそのリフレッシュ制御方法を提供することができる。
以下、本発明に係るダイナミック型半導体メモリおよびそのリフレッシュ制御方法の実施例を、添付図面を参照して詳述する。
図４は本発明に係るダイナミック型半導体メモリの第１実施例における要部を示すブロック図である。図４（ａ）および図４（ｂ）において、参照符号１１は第１の分周器、１２は第２の分周器、２１は第１のリフレッシュカウンタ、そして、２２は第２のリフレッシュカウンタを示している。
図４（ａ）に示されるように、半導体集積メモリ（１００）には、システムクロック信号ＣＬＫ（例えば、１００ＭＨｚ）が供給されているが、このシステムクロック信号ＣＬＫを第１の分周器１１で分周（例えば、２分周）して第１のクロック信号ＣＬＫ１（例えば、５０ＭＨｚ）を生成し、且つ、第１の分周器１１の出力信号（ＣＬＫ１）をさらに第２の分周器１２で分周（例えば、１０4分周）して第２のクロック信号ＣＬＫ２（例えば、５ＫＨｚ）を生成する。
ここで、第２のクロック信号ＣＬＫ２は、システムクロック信号ＣＬＫを直接分周して生成することもできる。また、システムクロック信号ＣＬＫが１００ＭＨｚ、第１のクロック信号ＣＬＫ１が５０ＭＨｚ、そして、第２のクロック信号ＣＬＫ２が５ＫＨｚとするのは単なる例であり、様々に変化し得る。また、分周器ではなく、ＰＬＬ（Phase Locked Loop）回路等を利用して任意の周波数のクロック信号を生成することもでき、さらに、例えば、第２のクロック信号ＣＬＫ２を単独に外部から与えることも可能である。ただし、システムクロック信号ＣＬＫの周期Ｐ０、第１のクロック信号ＣＬＫ１の周期Ｐ１および第２のクロック信号ＣＬＫ２の周期Ｐ２の間には、少なくとも、Ｐ０≦Ｐ１≦Ｐ２の関係が成立している。
図４（ｂ）において、参照符号Ｒ１およびＲ２は、それぞれ内部リフレッシュ候補アドレス（第１および第２のリフレッシュブロック候補）を示し、これらの内部リフレッシュ候補アドレスＲ１およびＲ２は、それぞれ第１のリフレッシュカウンタ２１および第２のリフレッシュカウンタ２２から出力される。第１のリフレッシュカウンタ２１および第２のリフレッシュカウンタ２２には、それぞれカウント信号ＣＮＴ１およびＣＮＴ２、並びに、共通に利用されるリセット信号ＲＳＴが入力される。
内部リフレッシュ候補アドレスＲ１およびＲ２は、それぞれワード線ＷＬのアドアレス（ワード線アドレス）およびブロック１２１のアドレス（ブロックアドレス）により構成される。ここで、ブロックアドレスとは、ダイナミック型半導体集積メモリ中の複数メモリブロックの１つを選択するアドレス信号を示し、例えば、メモリブロック０〜２５５の２５６個のメモリブロック内の任意の１つのメモリブロックを選択するアドレス信号を示し、また、ワード線アドレスとは、例えば、１つのメモリブロック中の複数のワード線１つを選択するアドレス信号、例えば、１つのメモリブロック１２１に含まれるワード線０〜１５の１６本のワード線中の任意の１本のワード線を選択するアドレス信号を示している。
なお、内部リフレッシュ候補アドレスＲ１としては、例えば、メモリブロック０またはワード線０を指定するＬＳＢ（Least Significant Bit：最下位ビット）を初期値とし、また、内部リフレッシュ候補アドレスＲ２としては、例えば、メモリブロック２５５またはワード線１５を指定するＭＳＢ（Most Significant Bit：最上位ビット）を初期値として設定するようになっている。
図５は本発明に係るダイナミック型半導体メモリの一実施例におけるリフレッシュカウンタを示すブロック図であり、図６は図５に示す本発明に係るリフレッシュカウンタにおけるカウンタ部の一例を示すブロック図である。
図５に示されるように、第１のリフレッシュカウンタ２１は、第１のカウント信号ＣＮＴ１およびリセット信号ＲＳＴが入力されたカウンタ２１０を備え、また、第２のリフレッシュカウンタ２２は、第２のカウント信号ＣＮＴ２およびリセット信号ＲＳＴが入力されたカウンタ２２０、並びに、カウンタ２２０の出力を受け取って補数変換する補数変換回路２２１を備える。
図６に示されるように、カウンタ２１０（２２０）は、ワード線ＷＬのアドレスをカウントするためのカウント信号ＣＮＴ１（ＣＮＴ２）およびリセット信号ＲＳＴが入力されたワード線アドレスカウンタ３２、並びに、ワード線アドレスカウンタ３２からのキャリー信号およびリセット信号ＲＳＴが入力されたブロックアドレスカウンタ３１を備える。
ワード線アドレスカウンタ３２は、リセット信号ＲＳＴが与えられるとワード線の内部リフレッシュ候補アドレスＲ［ＷＬ］を、例えば、ＬＳＢ（最下位ビットのアドレス：全て『０』）にリセットされ、カウント信号ＣＮＴ１が与えられると、ワード線の内部リフレッシュ候補アドレスＲ［ＷＬ］を順次カウントアップする。
ワード線アドレスカウンタ３２は、ワード線の内部リフレッシュ候補アドレスＲ［ＷＬ］だけでなく、キャリー信号（桁上げ信号）Ｃも出力する。このキャリー信号Ｃは、ワード線の内部リフレッシュ候補アドレスＲ［ＷＬ］が順次カウントアップされて、ＭＳＢ（最上位のアドレス：全て『１』）からＬＳＢに復帰するときに出力され、このキャリー信号Ｃはブロックアドレスカウンタ３１に供給される。
ブロックアドレスカウンタ３１は、ワード線アドレスカウンタ３２からのキャリー信号Ｃをカウントし、ブロックメモリの内部リフレッシュ候補アドレスＲ［Ｂｌｏｃｋ］を出力する。
ここで、リセット信号ＲＳＴは、ブロックアドレスカウンタ３１およびワード線アドレスカウンタ３２の両方に入力されるが、カウント信号ＣＮＴ１（ＣＮＴ２）は、ワード線アドレスカウンタ３２のカウント端子に対してのみ入力される。
図５に示されるように、第１のリフレッシュカウンタ２１は、図６に示すカウンタ２１０をそのまま適用し、リセット信号ＲＳＴおよび第１のカウント信号ＣＮＴ１をカウンタ２１０に入力して、ワード線の内部リフレッシュ候補アドレスＲ［ＷＬ］およびブロックメモリの内部リフレッシュ候補アドレスＲ［Ｂｌｏｃｋ］を内部リフレッシュ候補アドレスＲ１として出力する。
また、第２のリフレッシュカウンタ２２は、図６に示すカウンタ２１０および補数変換回路２２１で構成され、リセット信号ＲＳＴおよび第２のカウント信号ＣＮＴ２をカウンタ２１０に入力し、そのカウンタ２１０の出力信号を補数変換して、ワード線の内部リフレッシュ候補アドレスＲ［ＷＬ］およびブロックメモリの内部リフレッシュ候補アドレスＲ［Ｂｌｏｃｋ］を内部リフレッシュ候補アドレスＲ２として出力する。ここで、補数変換回路２２１は、例えば、４ビットの信号の場合、カウンタ２１０の出力信号が『００００』の場合は『１１１１』を出力し、『１０００』の場合は『０１１１』を出力し、そして、『０１００』の場合は『１０１１』を出力する。
図７は本発明に係るダイナミック型半導体メモリのリフレッシュ制御方法の一例を説明するためのフローチャート図であり、図８および図９は本発明に係るダイナミック型半導体メモリのリフレッシュ制御方法の一例を説明するためのタイミング図である。なお、図７〜図９に示す例は、説明を簡略化するために、４つのメモリブロック１２１（メモリブロック０〜３：２ビット『００』〜『１１』）でメモリコア１０２を構成し、また、４本のワード線ＷＬ（ワード線０〜３：２ビット『００』〜『１１』）で１つのメモリブロック１２１を構成した場合を示している。また、図８および図９は、第２のクロック信号ＣＬＫ２の１周期における各信号波形のタイミングを示すものであり、図８中の（α）が図９中の（α）に繋がり、また、図９中の（β）が図８中の（β）に繋がる。
ここで、図８に示されるように、第１の内部リフレッシュ候補アドレスＲ１の初期状態は、第１のブロックメモリの内部リフレッシュ候補アドレスＲ１［Ｂｌｏｃｋ］が「０」（最下位ビット『００』）で、且つ、第１のワード線の内部リフレッシュ候補アドレスＲ１［ＷＬ］が「０」（最下位ビット『００』）となっており、また、第２の内部リフレッシュ候補アドレスＲ２の初期状態は、第２のブロックメモリの内部リフレッシュ候補アドレスＲ２［Ｂｌｏｃｋ］が「３」（最上位ビット『１１』）で、且つ、第２のワード線の内部リフレッシュ候補アドレスＲ２［ＷＬ］が「３」（最上位ビット『１１』）となっている。
まず、図７および図８に示されるように、本発明に係るダイナミック型半導体メモリのリフレッシュ制御処理が開始すると、まず、ステップＳＴ１において、最も周期の長い第２のクロック信号ＣＬＫ２（例えば、周波数が５ＫＨｚのクロック）の立ち上がりエッジを待ち、その第２のクロック信号ＣＬＫ２の立ち上がりエッジが来たら第１のクロック信号（例えば、周波数が５０ＭＨｚのクロック）ＣＬＫ１に同期してリフレッシュ動作を開始する。なお、リフレッシュ動作は、例えば、定期的な第１のクロック信号ＣＬＫ１を元に生成したリフレッシュ信号に従って行われる。
このリフレッシュ動作は、ステップＳＴ２に示されるように、第１のクロック信号ＣＬＫ１毎に、外部からアクセスされたブロックのアドレス（外部アクセスアドレスで指定されたメモリブロック）および第１のリフレッシュを行うメモリブロックのアドレス（第１の内部リフレッシュ候補アドレスで指定されたメモリブロック）Ｒ１を比較する。ステップＳＴ２において、外部アクセスアドレスがＲ１に一致しないと判定されると、ステップＳＴ３に進む。
具体的に、図８に示されるように、外部アクセスアドレスで指定されたメモリブロックが「ブロック３→２→１→０→０→１→…」と変化するとき、Ｒ１［Ｂｌｏｃｋ］は「ブロック０→０→０→０→０→０→…」となるため、外部アクセスアドレスで指定されたメモリブロックが「ブロック３→２→１」となる範囲（図８中のＡＡ１）では、Ｒ１［Ｂｌｏｃｋ］の「ブロック０→０→０」とは一致しないので、ステップＳＴ３に進む。
ステップＳＴ３では、Ｒ１で指定されたメモリブロック（「ブロック０」）をリフレッシュし、さらに、ステップＳＴ４に進んで、Ｒ１をカウントアップしてステップＳＴ５に進む。
すなわち、図８の例では、最初の外部アクセスブロックは「３」で、これはＲ１［Ｂｌｏｃｋ］（＝「０」）とは異なるため（ステップＳＴ２のＮｏ）、外部アクセスアドレスに対するアクセスと同時にＲ１に対してリフレッシュ動作が行われ（ステップＳＴ３）、その後、Ｒ１［ＷＬ］がカウントアップ（「０」→「１」：ステップＳＴ４）される。また、次のクロックタイミングでは第１のクロック信号ＣＬＫ１が与えられないため、外部アクセスアドレスに対するアクセス動作のみが行われ、Ｒ１およびＲ２のアドレスはそのまま維持される。
さらに、図８に示されるように、次のクロックタイミングでは第１のクロック信号ＣＬＫ１が与えられているため、外部アクセスブロック（＝「１」）とＲ１［Ｂｌｏｃｋ］（＝「０」）が比較され（ステップＳＴ２）、異なるため（ステップＳＴ２のＮｏ）、前回のリフレッシュ動作と同様に外部アクセスアドレスに対するアクセスと同時に、Ｒ１に対してリフレッシュ動作が行われ（ステップＳＴ３）、その後、Ｒ１［ＷＬ］がカウントアップ（「１」→「２」：ステップＳＴ４）される。
そして、次のクロックタイミングでは第１のクロック信号ＣＬＫ１が与えられないため、外部アクセスアドレスに対するアクセス動作のみが行われ、Ｒ１およびＲ２のアドレスはそのまま維持される。さらに、次のクロックタイミングでは第１のクロック信号ＣＬＫ１が与えられているため、外部アクセスブロック（＝「０」）とＲ１（＝「０」）が比較され（ステップＳＴ２）、一致するため（ステップＳＴ２のＹｅｓ）、外部アクセスアドレスに対するアクセスと同時にＲ２に対してリフレッシュ動作が行われ（ステップＳＴ１０）、その後、Ｒ２［ＷＬ］（ワード線の内部リフレッシュ候補アドレス）がカウントアップ（カウントダウン：「３」→「２」：ステップＳＴ１１）される。
以降このような動作を繰り返して、Ｒ１がＲ２に一致するまで繰り返す（ステップＳＴ５およびＳＴ１２）。
ステップＳＴ５では、Ｒ１がＲ２に一致するかどうかを判定し、Ｒ１がＲ２に一致しない（Ｎｏ）と判定されると、ステップＳＴ２に戻る。
ここで、第１の内部リフレッシュ候補アドレスＲ１は、例えば、第１のワード線の内部リフレッシュ候補アドレスＲ１［ＷＬ］が最下位ビット『００』からステップＳＴ４で順次カウントアップされて最上位ビット『１１』になり、さらにカウントアップされて最下位ビット『００』に復帰するとき、キャリー信号（図６中の符号Ｃ参照）が出力されて、第１のブロックメモリの内部リフレッシュ候補アドレスＲ１［Ｂｌｏｃｋ］が最下位ビット『００』から『０１』にカウントアップ（メモリブロック「０」→「１」）される。
このカウントアップされたＲ１［Ｂｌｏｃｋ］（第１の内部リフレッシュ候補アドレスＲ１のブロックメモリの内部リフレッシュ候補アドレス）が、例えば、初期状態で最上位ビット『１１』に設定されたＲ２［Ｂｌｏｃｋ］（第２の内部リフレッシュ候補アドレスＲ２のブロックメモリの内部リフレッシュ候補アドレス）に一致した場合には、ステップＳＴ５において、Ｒ１がＲ２に一致する（Ｙｅｓ）と判定されて、ステップＳＴ６に進む。
ここで、図９に示されるように、Ｒ１をカウントアップしたことによりＲ２のブロックと一致すると（ステップＳＴ５のＹｅｓ）、以降はＲ２のアドレスのみをリフレッシュ候補とする（ステップＳＴ６〜ＳＴ９）。
従って、例えば、外部アクセスアドレスで指定されたメモリブロックが「ブロック２」となる範囲（図９中のＡＡ３）では、Ｒ２［Ｂｌｏｃｋ］（＝「２」）が一致するため（ステップＳＴ６のＹｅｓ）、アクセスブロックを優先しリフレッシュ動作は行わない（図９中のＢＢ１）。このように、全てのメモリブロックの全てのワード線（全ＷＬ）に対してリフレッシュが完了したら（ステップＳＴ９のＹｅｓ）、Ｒ１およびＲ２をリセット（図９中のＲＳＴ）して、次の第２のクロック信号ＣＬＫ２が与えられるまでリフレッシュを休止する。
すなわち、ステップＳＴ６では、第１のクロック信号ＣＬＫ１毎に、外部アクセスアドレスおよびＲ２を比較する。ステップＳＴ６において、外部アクセスアドレスがＲ２に一致する（Ｙｅｓ）と判定されると、リフレッシュ動作を行わずに次のリフレッシュタイミングを待ち、そして、外部アクセスアドレスがＲ２に一致しない（不一致：Ｎｏ）と判定されると、ステップＳＴ７に進む。
ステップＳＴ７では、Ｒ２で指定されたメモリブロック（「ブロック３」）をリフレッシュし、さらに、ステップＳＴ８に進んで、Ｒ２をカウントアップ（例えば、Ｒ２の初期状態が最上位ビットの場合には、カウントダウン）してステップＳＴ９に進む。
ステップＳＴ９では、現メモリブロックの全てのワード線ＷＬをリフレッシュしたかどうかを判定し、現メモリブロックの全てのワード線ＷＬのリフレッシュを完了していない（Ｎｏ）と判定されると、ステップＳＴ６〜ＳＴ９の処理を繰り返し、また、現メモリブロックの全てのワード線ＷＬのリフレッシュを完了した（Ｙｅｓ）と判定されると、ステップＳＴ１７に進む。
一方、ステップＳＴ２において、第１のクロック信号ＣＬＫ１毎に行う判定で、外部アクセスアドレスがＲ１に一致すると判定されると、ステップＳＴ１０に進み、Ｒ２で指定されたメモリブロックをリフレッシュし、さらに、ステップＳＴ１１に進んで、Ｒ２をカウントアップ（カウントダウン）してステップＳＴ１２に進む。
すなわち、図８を参照して説明したように、外部アクセスアドレスで指定されたメモリブロックが「ブロック３→２→１→０→０→１→…」と変化するとき、Ｒ１［Ｂｌｏｃｋ］は「ブロック０→０→０→０→０→０→…」となるため、外部アクセスアドレスで指定されたメモリブロックが「ブロック３→２→１」となる範囲（図８中のＡＡ１）では、Ｒ１［Ｂｌｏｃｋ］の「ブロック０→０→０」とは一致しない。
しかしながら、外部アクセスアドレスで指定されたメモリブロックが「ブロック→０→０」となる範囲（図８中のＡＡ２）では、Ｒ１［Ｂｌｏｃｋ］の「ブロック→０→０」と一致するため、このブロック０のリフレッシュを行わずに、Ｒ２で指定されたメモリブロックをリフレッシュする。すなわち、図８に示されるように、Ｒ２［Ｂｌｏｃｋ］は「ブロック３→３→３→３→３→３→…」となっているため、外部アクセスアドレスで指定されたメモリブロック０とは異なるメモリブロック３をリフレッシュすることになる。
ここで、前述したように、Ｒ１（第１の内部リフレッシュ候補アドレス）の初期状態は、Ｒ１［Ｂｌｏｃｋ］（第１のブロックメモリの内部リフレッシュ候補アドレス）が「０」（最下位ビット『００』）で、且つ、Ｒ１［ＷＬ］（第１のワード線の内部リフレッシュ候補アドレス）が「０」（最下位ビット『００』）となっており、また、Ｒ２（第２の内部リフレッシュ候補アドレス）の初期状態は、Ｒ２［Ｂｌｏｃｋ］（第２のブロックメモリの内部リフレッシュ候補アドレス）が「３」（最上位ビット『１１』）で、且つ、Ｒ２［ＷＬ］（第２のワード線の内部リフレッシュ候補アドレス）が「３」（最上位ビット『１１』）となっているため、外部アクセスアドレスがＲ１に一致する場合には、必ず外部アクセスアドレスはＲ２に一致しないことになり、そのＲ２で指定されたメモリブロックをリフレッシュすることになる。
なお、上述したステップＳＴ１０〜ＳＴ１２の処理および後述するステップＳＴ１３〜ＳＴ１６の処理は、前述したステップＳＴ３〜ＳＴ５の処理およびステップＳＴ６〜ＳＴ９においてＲ１とＲ２とを入れ換えたものに相当する。
ステップＳＴ１２では、Ｒ１がＲ２に一致するかどうかを判定し、一致しないと判定されると、ステップＳＴ２に戻って同様の処理を繰り返し、一致すると判定されると、ステップＳＴ１３に進む。
ここで、Ｒ２は、例えば、Ｒ２［ＷＬ］が最上位ビット『１１』からステップＳＴ１１で順次カウントアップ（カウントダウン）し、また、Ｒ２［ＷＬ］が最下位ビット『００』からカウントダウンして最上位ビット『１１』に復帰するとき、キャリー信号が出力されて、Ｒ２［Ｂｌｏｃｋ］が最上位ビット『１１』（メモリブロック「３」）からカウントダウンされる。
このカウントダウンされたＲ２［Ｂｌｏｃｋ］が、例えば、初期状態で最下位ビット『００』に設定されたＲ１のブロックメモリの内部リフレッシュ候補アドレスＲ１［Ｂｌｏｃｋ］に一致した場合には、ステップＳＴ１２において、Ｒ１がＲ２に一致すると判定されて、ステップＳＴ１３に進む。
ステップＳＴ１３では、第１のクロック信号ＣＬＫ１毎に、外部アクセスアドレスおよびＲ１を比較する。ステップＳＴ１３において、外部アクセスアドレスがＲ１に一致すると判定されると、ステップＳＴ１３の処理を繰り返し、外部アクセスアドレスがＲ１に一致しないと判定されると、ステップＳＴ１４に進む。
ステップＳＴ１４では、Ｒ１で指定されたメモリブロックをリフレッシュし、さらに、ステップＳＴ１５に進んで、Ｒ１をカウントアップしてステップＳＴ１６に進む。
ステップＳＴ１６では、現メモリブロックの全てのワード線ＷＬをリフレッシュしたかどうかを判定し、現メモリブロックの全てのワード線ＷＬのリフレッシュを完了するまで、ステップＳＴ１３〜ＳＴ１６の処理を繰り返し、また、現メモリブロックの全てのワード線ＷＬのリフレッシュを完了したと判定されると、ステップＳＴ１７に進む。
ステップＳＴ１７では、第１のリフレッシュカウンタ２１および第２のリフレッシュカウンタ２２をリセットして、次の第２のクロック信号ＣＬＫ２が与えるまで待機する。すなわち、Ｒ１（Ｒ１［Ｂｌｏｃｋ］およびＲ１［ＷＬ］）、並びに、Ｒ２（Ｒ２［Ｂｌｏｃｋ］およびＲ２［ＷＬ］）を、初期状態にリセットする。
以上の説明から分かるように、リフレッシュ動作自体は第１のクロック信号ＣＬＫ１に同期しているが、一連の動作が終了すれば、次の第２のクロック信号ＣＬＫ２が与えられるまでリフレッシュ動作は休止される。すなわち、一連のリフレッシュ動作は、第２のクロック信号ＣＬＫ２の周期で繰り返されることになる。
前述したように、図７〜図９に示す例では、説明を簡略化するために、メモリブロックの数が４で、各メモリブロック内のワード線ＷＬの数が４の場合を説明したが、例えば、メモリブロック数は２５６で、各メモリブロック内のワード線数は１６といった必要とするダイナミック型半導体メモリの仕様に応じて様々な構成とすることができるのはいうまでもない。
図１０は本発明に係るダイナミック型半導体メモリの一実施例におけるリフレッシュアドレスの生成を説明するための図であり、第１および第２のカウント信号ＣＮＴ１およびＣＮＴ２の生成、並びに、第１および第２の内部リフレッシュ候補アドレスＲ１およびＲ２の選択を実現するための構成例を示すものである。
比較器４１は、入力された外部アクセスブロックアドレスとＲ１のブロックメモリの内部リフレッシュ候補アドレスＲ１［Ｂｌｏｃｋ］を第１のクロック信号ＣＬＫ１に同期して比較し、比較結果として、一致信号ＨＩＴおよび不一致信号ＭＩＳＳを出力する。
一致信号ＨＩＴおよび不一致信号ＭＩＳＳは、それぞれ第１のカウント信号ＣＮＴ１および第２のカウント信号ＣＮＴ２として、Ｒ１およびＲ２のカウント信号として使用する。なお、比較器４１には、第２のクロック信号ＣＬＫ２およびリセット信号ＲＳＴが入力されているが、リセット信号ＲＳＴは、図４（ｂ）および図５を参照して説明した第１のリフレッシュカウンタ２１および第２のリフレッシュカウンタ２２に入力されるリセット信号と同一の信号であり、第２のクロック信号ＣＬＫ２が与えられてから第１のクロック信号ＣＬＫ１に同期して比較動作を行い、リセット信号ＲＳＴが与えられたら、次の第２のクロック信号ＣＬＫ２が与えられるまで待機状態（比較動作を行わないこと）になる。
なお、このような制御を行わないで常に第１のクロック信号ＣＬＫ１に同期して比較動作を行ってもよいが、リフレッシュ動作に関係しない比較動作も行うことになる。
セレクタ４２は、一致信号ＨＩＴ、および／または、不一致信号ＭＩＳＳの状態により、Ｒ１またはＲ２のどちらを出力するか選択する。具体的に、図７〜図９を参照して説明した例では、比較器４１で一致（ＨＩＴ）の判定がなされるとＲ２を選択し、また、比較器４１で不一致（ＭＩＳＳ）の判定がなされるとＲ１を選択し、リフレッシュアドレスとして出力する。
ところで、以上の動作において、例えば、常に同一のメモリブロックに外部アクセスが集中した場合が問題になるが、図７〜図９を参照して説明した例では、常にメモリブロック０に外部アクセスが入りつづけた場合を考える。初めのうちは、Ｒ２を利用して外部アクセスとリフレッシュを並行して行うが、Ｒ２がカウントを続けてメモリブロック１のリフレッシュを完了すると、第１および第２の内部リフレッシュ候補アドレスＲ１およびＲ２が共にメモリブロック０を示すようになり、これ以降リフレッシュ動作が一切できなくなる（外部アクセスがメモリブロック０に入り続けるため）。
これに対する解決策としては、大きく２種類ある。その１つは、半導体メモリ側からビジー信号（Ｂｕｓｙ）を出力し、ビジー信号が出力されている間は外部アクセスを受け付けないようにすることでリフレッシュ動作を優先的に行うようにするものである。また、他の一つは、定期的なリフレッシュコマンド入力を半導体メモリの仕様として規定しておき、リフレッシュコマンド入力時にリフレッシュ動作を優先的に行うようにする。これにより、たとえ外部アクセスが継続して同一のメモリブロックに対して集中するような場合でも、全てのメモリセルに対するリフレッシュ処理を行うことが可能になる。
図１１は本発明に係るダイナミック型半導体メモリの一実施例において、特定のメモリブロックにアクセスが集中する場合を説明するためのタイミング図である。図１１を参照して、上述した外部アクセスが継続して同一のメモリブロックに対して集中する場合を、さらに詳しく説明する。
図１１において、ＣＬＫ＝ＣＬＫ１（分周数＝１）、メモリブロック数＝Ｍ、各メモリブロック中のワード線ＷＬの数＝Ｎ、ＬＳＢ（最下位ビット）＝０、ＭＳＢ（最上位ビット）＝Ｍ×Ｎ−１と仮定する。
図１１において、外部アクセスがアドレス０（＝ＬＳＢ）に集中するとＬＳＢ『００』はブロック「０」に相当するため、リフレッシュ動作が始まるとアドレス比較判定時は必ずＲ１（第１の内部リフレッシュ候補アドレス）にＨＩＴ（一致）するため、Ｒ２（第２の内部リフレッシュ候補アドレス）のアドレスを利用しながらリフレッシュ動作が進む。
すなわち、Ｒ２によりＭＳＢから順にＭＳＢ−１，ＭＳＢ−２…とリフレッシュして行き、Ｎまでは外部アクセスとリフレッシュが同時進行で進む。しかしながら、Ｒ２＝Ｎのリフレッシュが終了すると、Ｒ２のブロックアドレスがブロック「０」を示すため、これ以降外部アクセスアドレスとの比較がＨＩＴするため、リフレッシュ動作が保留され続けることになる。ここで、図１１においては、タイミングＴＴ０までに、ブロック「０」以外のメモリブロックのリフレッシュ処理は完了している。
そこで、最終的に残ったリフレッシュ未ブロック（ブロック「０」）を確実にリフレッシュするために、期間ＡにリフレッシュコマンドＲｅｆを外部から与えることで対応する場合を示している。
図１１に示す例では、１つのメモリブロック中のワード線ＷＬの数はＮであるため、次のＣＬＫ２のタイミングが来るまでの期間Ａの間にＮ回のリフレッシュコマンドＲｅｆが与えられれば全てのメモリセルに対してリフレッシュ動作を行うことができる。
ここで、期間Ａの時間は、ＣＬＫの周期をｔＣＹとし、且つ、ＣＬＫ２の周期をｔＣＹ２とすると、ｔＣＹ２−ｔＣＹ×（Ｍ−Ｎ）×Ｎ（＝ｔＲとする）となる。従って、例えば、平均ｔＲ／Ｎ（＝ｔＣＹ２／Ｎ−ｔＣＹ×（Ｍ−Ｎ）の間隔でリフレッシュコマンドＲｅｆを与えればよいことが分かる。
次に、期間Ａの後は、外部アクセスがＭＳＢ（＝Ｍ×Ｎ−１）に集中する場合を考える。外部アクセスがＭＳＢに集中すると、ＭＳＢはブロック「Ｍ−１」に相当するため、リフレッシュ動作が始まると、アドレス比較判定時は必ずＲ１とは異なる（ＭＩＳＳする）ため、Ｒ１のアドレスを利用しながらリフレッシュ動作が進む。
すなわち、Ｒ１によりＬＳＢから順に０，１，２，…とリフレッシュし、（Ｍ−１）×Ｎ−１までは、外部アクセスとリフレッシュが同時進行で進む。しかしながら、Ｒ１＝（Ｍ−１）×Ｎ−１のリフレッシュが終了すると、Ｒ１のブロックアドレスがブロック「Ｍ−１」を示し、これ以降外部アクセスアドレスとの比較がＨＩＴすることになってリフレッシュ動作が保留され続ける。
上述したのと同様に、最終的に残ったリフレッシュ未ブロックを確実にリフレッシュするために、この期間ＢにリフレッシュコマンドＲｅｆを外部から与える。すなわち、次のＣＬＫ２タイミングが来るまでの期間Ｂの間にＮ回のリフレッシュコマンドＲｅｆが与えられれば全てのメモリセルに対してリフレッシュ動作を行うことができる。
ここで、ＭＳＢが属するブロックのリフレッシュ間隔に注目すると、このブロックではリフレッシュ間隔が２×ｔＣＹ２となっていることが分かる。この２×ｔＣＹ２の時間がメモリセルのデータ保持時間ｔＲＥＦよりも小さくてはならないので、ｔＣＹ２≦ｔＲＥＦ／２を満たす必要がある。
従って、ｔＲＥＦ／２−ｔＣＹ×（Ｍ−１）×Ｎの時間内にＮ回のリフレッシュコマンドＲｅｆを投入すればメモリセルのデータを保持し続けられることが分かる。すなわち、任意のＸについてＸ回目のリフレッシュコマンドとＸ＋Ｎ回目のリフレッシュの時間間隔は、ｔＲＥＦ／２−ｔＣＹ×（Ｍ−１）×Ｎ時間以内であることが必要である。
上述した第１実施例において、第２のクロック信号ＣＬＫ２は、システムクロック信号ＣＬＫから分周して生成した信号として説明したが、ＣＬＫは適用されるシステムによって周波数が異なり、また、ＣＬＫ２の周期はメモリセルのデータ保持時間を考慮して設定する必要があるため、ＣＬＫの周期によってＣＬＫ２の周期が変動するのは不都合な場合がある。
このような場合、図１２および図１３に示される第２および第３実施例のように、ＣＬＫ２はＣＬＫとは違うクロックを利用して生成することができる。
図１２は本発明に係るダイナミック型半導体メモリの第２実施例における要部を示すブロック図であり、図１３は本発明に係るダイナミック型半導体メモリの第３実施例における要部を示すブロック図である。
図１２に示されるように、本第２実施例のダイナミック型半導体メモリは、第１のクロック信号ＣＬＫ１を、システムクロック信号ＣＬＫを分周器５１１で分周することにより生成し、また、第２のクロック信号ＣＬＫ２を、時計クロックＴＣＬＫを分周器５１２で分周することにより生成する。なお、時計クロックＴＣＬＫは、本発明のダイナミック型半導体メモリが適用される装置、例えば、携帯電話機等の情報端末で一般的に仕様されるものであり、その時計クロックＴＣＬＫを転用して第２のクロック信号ＣＬＫ２を生成するようになっている。
図１３に示されるように、本第３実施例のダイナミック型半導体メモリは、第１のクロック信号ＣＬＫ１を、システムクロック信号ＣＬＫを分周器５１１で分周することにより生成し、また、第２のクロック信号ＣＬＫ２を、発振器５１３により直接生成する。なお、発振器５１３としては、例えば、奇数段のインバータによるリングオシレータとして構成することができる。
ところで、図１１では、最終的に残った未リフレッシュブロックを確実にリフレッシュするため、半導体メモリを利用するシステムに対してリフレッシュコマンドＲｅｆを挿入する例を説明したが、例えば、半導体メモリ側から、ｔＲ／Ｎ（＝ｔＣＹ２／Ｎ−ｔＣＹ×（Ｍ−Ｎ）の間隔に、以下の周期でビジー（Ｂｕｓｙ）信号を出力し、このＢｕｓｙ信号が出力されている場合には、外部アクセスを受け付けずに内部リフレッシュ動作を優先して行うように構成することもできる。
また、Ｒ１とＲ２が同一ブロックを示してから、全てのメモリセルがリフレッシュ完了するまでＢｕｓｙ信号を出力して制御するように構成してもよい。この場合、Ｂｕｓｙ信号はＮ回連続で出力される。
さらに、未リフレッシュメモリセルが残っている状態で次のＣＬＫ２が与えられたことを受けて、全てのメモリセルがリフレッシュを完了するまでＢｕｓｙ信号を出し続けるように構成することもできる。この場合、未リフレッシュアドレスは最大Ｎ個であるため、Ｂｕｓｙ信号は最大Ｎ回連続して出力されるが、外部アクセスアドレスに偏りがなくてランダムな場合、次のＣＬＫ２が与えられるまで未リフレッシュアドレスが残る確率は非常に低いため、Ｂｕｓｙを殆ど出力することなくアクセス効率を向上させることが期待できる。ただし、本方式では、次のＣＬＫ２が与えられてから未リフレッシュブロックをリフレッシュするため、ＣＬＫ２の周期をｔＣＹ２≦ｔＲＥＦ／２−ｔＣＹ１×Ｎと設定する必要がある。
ここで、外部アクセスアドレスに偏りがなくてランダムな場合において、次のＣＬＫ２が与えられるまで未リフレッシュアドレスが残る確率を求める。具体的に、例えばＭ＝１２８、Ｎ＝３２、ｔＲＥＦ＝２００μｓｅｃ、ｔＣＹ＝ｔＣＹ１＝１０ｎｓとすると、
Ａ期間は、ｔＲＥＦ／２−ｔＣＹ×（Ｍ−１）×Ｎより、１６０μｓｅｃとなり、この期間Ａのアクセス回数は１６０００回となる。期間Ａに未リフレッシュアドレスをリフレッシュしきれない場合は、未リフレッシュブロック（＝１ブロック）以外へのアクセスが０〜Ｎ−１回の場合である。具体的に、例えば、
０回である確率は、COMBIN｛16000, 0｝×(1/128)＾16000×(127/128)＾0
１回である確率は、COMBIN｛16000, 1｝×(1/128)＾15999×(127/128)＾1
２回である確率は、COMBIN｛16000, 2｝×(1/128)＾15998×(127/128)＾2
３回である確率は、COMBIN｛16000, 3｝×(1/128)＾15997×(127/128)＾3
・
・
・
３１回である確率は、COMBIN｛16000, 31｝×(1/128)＾15969×(127/128)＾31
以上の、合計が未リフレッシュアドレスをリフレッシュしきれない確率となるが、計算するとほぼ０となる。すなわち、外部アクセスアドレスに偏りがなくランダムな場合には、期間Ａ（期間Ｂ）の間に未リフレッシュアドレスに対してリフレッシュ動作が行われない確率はほぼ０になる。従って、未リフレッシュメモリセルが残っている状態で次のＣＬＫ２が与えられたことを受けて、全てのメモリセルがリフレッシュ完了するまでＢｕｓｙ信号を出しつづける方式を取った場合、上記の計算により、Ｂｕｓｙ信号が実際に出力される確率はほぼ０であることが分かる。
（付記１）
センスアンプ、および、該センスアンプに接続された複数のビット線と複数のワード線との交差個所にそれぞれメモリセルが設けられたメモリコアを有するメモリブロックを複数有し、前記ワード線を選択して当該ワード線に接続されたメモリセルを前記センスアンプにより同時に活性化して前記メモリブロックを順次リフレッシュするダイナミック型半導体メモリであって、
第１の内部リフレッシュ候補アドレスを出力する第１のリフレッシュカウンタと、
第１の内部リフレッシュ候補アドレスとは異なる第２の内部リフレッシュ候補アドレスを出力する第２のリフレッシュカウンタと、を備え、リフレッシュ動作時において、外部からアクセスされたアドレスが前記第１の内部リフレッシュ候補アドレスに一致したときは、前記第２の内部リフレッシュ候補アドレスからリフレッシュ動作を開始することを特徴とするダイナミック型半導体メモリ。
（付記２）
付記１に記載のダイナミック型半導体メモリにおいて、
前記第１のリフレッシュカウンタは、第１のカウント信号をカウントして前記第１の内部リフレッシュ候補アドレスを出力する第１のカウンタを備え、
前記第２のリフレッシュカウンタは、第２のカウント信号をカウントする第２のカウンタと、該第２のカウンタの出力を補数変換して前記第２の内部リフレッシュ候補アドレスを出力する補数変換回路と、を備えることを特徴とするダイナミック型半導体メモリ。
（付記３）
付記１または２に記載のダイナミック型半導体メモリにおいて、
前記第１のリフレッシュカウンタは、第１のカウント信号をカウントして第１のワード線の内部リフレッシュ候補アドレスを出力する第１のワード線アドレスカウンタ、および、該第１のワード線アドレスカウンタからのキャリー信号をカウントして第１のブロックメモリの内部リフレッシュ候補アドレスを出力する第１のブロックアドレスカウンタを備え、
前記第２のリフレッシュカウンタは、第２のカウント信号をカウントして第２のワード線の内部リフレッシュ候補アドレスを出力する第２のワード線アドレスカウンタ、および、該第２のワード線アドレスカウンタからのキャリー信号をカウントして第２のブロックメモリの内部リフレッシュ候補アドレスを出力する第２のブロックアドレスカウンタを備えることを特徴とするダイナミック型半導体メモリ。
（付記４）
付記３に記載のダイナミック型半導体メモリにおいて、
前記第１のワード線アドレスカウンタおよび前記第１のブロックアドレスカウンタは、初期状態において、ワード線アドレスおよびブロックアドレスの最下位ビットが設定されて前記第１のカウント信号に従ってカウントアップされ、且つ、
前記第２のワード線アドレスカウンタおよび前記第２のブロックアドレスカウンタは、初期状態において、ワード線アドレスおよびブロックアドレスの最上位ビットが設定されて前記第２のカウント信号に従ってカウントダウンされることを特徴とするダイナミック型半導体メモリ。
（付記５）
付記３に記載のダイナミック型半導体メモリにおいて、
リフレッシュ動作時に外部からアクセスされたブロックのアドレスが前記第１のブロックメモリの内部リフレッシュ候補アドレスに一致しないときは、前記第１の内部リフレッシュ候補アドレスからリフレッシュ動作を開始し、且つ、
前記リフレッシュ動作時に外部からアクセスされたブロックのアドレスが前記第１のブロックメモリの内部リフレッシュ候補アドレスに一致したときは、前記第２の内部リフレッシュ候補アドレスからリフレッシュ動作を開始することを特徴とするダイナミック型半導体メモリ。
（付記６）
付記１に記載のダイナミック型半導体メモリにおいて、さらに、
前記リフレッシュ動作は、定期的な制御信号を元に生成したリフレッシュ信号に従って行うことを特徴とするダイナミック型半導体メモリ。
（付記７）
付記６に記載のダイナミック型半導体メモリにおいて、さらに、
前記定期的な制御信号を第１の分周率で分周して第１のクロック信号を生成する第１の分周器を備え、前記リフレッシュ信号は前記第１のクロック信号に同期して生成されることを特徴とするダイナミック型半導体メモリ。
（付記８）
付記７に記載のダイナミック型半導体メモリにおいて、
前記定期的な制御信号は、該ダイナミック型半導体メモリの外部から与えられるシステムクロック信号であることを特徴とするダイナミック型半導体メモリ。
（付記９）
付記７に記載のダイナミック型半導体メモリにおいて、さらに、
前記定期的な制御信号を第１の分周率とは異なる第２の分周率で分周して第２のクロック信号を生成する第２の分周器を備えることを特徴とするダイナミック型半導体メモリ。
（付記１０）
付記７に記載のダイナミック型半導体メモリにおいて、さらに、
前記定期的な制御信号とは異なる他の定期的な制御信号を分周して第２のクロック信号を生成する第２の分周器を備えることを特徴とするダイナミック型半導体メモリ。
（付記１１）
付記１０に記載のダイナミック型半導体メモリにおいて、前記他の定期的な制御信号は、時計クロック信号であることを特徴とするダイナミック型半導体メモリ。
（付記１２）
付記７に記載のダイナミック型半導体メモリにおいて、さらに、
第２のクロック信号を生成する発振器を備えることを特徴とするダイナミック型半導体メモリ。
（付記１３）
付記９〜１２のいずれか１項に記載のダイナミック型半導体メモリにおいて、
前記第２のクロック信号によりリフレッシュリ動作が開始され、その後、前記第１のクロック信号に従って全てのメモリセルに対するリフレッシュ動作が終了したら、次の前記第２のクロック信号が与えられるまでリフレッシュ動作を行わないことを特徴とするダイナミック型半導体メモリ。
（付記１４）
付記１３に記載のダイナミック型半導体メモリにおいて、該ダイナミック型半導体メモリに対する外部アクセス動作および前記リフレッシュ動作を同時に行うことを特徴とするダイナミック型半導体メモリ。
（付記１５）
リフレッシュ動作時に、同時に活性化するセンスアンプ郡を共有するメモリセルアレイを有するメモリブロックを複数設けて構成されるダイナミック型半導体メモリのリフレッシュ制御方法であって、
前記複数のメモリブロックにおいて、異なる第１および第２のリフレッシュブロック候補を予め用意し、
前記第１または第２のいずれかのメモリブロックに対して前記リフレッシュ動作を行うようにしたことを特徴とするダイナミック型半導体メモリのリフレッシュ制御方法。
（付記１６）
付記１５に記載のダイナミック型半導体メモリのリフレッシュ制御方法において、
前記リフレッシュ動作は、定期的な制御信号を元に生成したリフレッシュ信号に従って行うことを特徴とするダイナミック型半導体メモリのリフレッシュ制御方法。
（付記１７）
付記１６に記載のダイナミック型半導体メモリのリフレッシュ制御方法において、
前記定期的な制御信号は、該ダイナミック型半導体メモリの外部から与えられるシステムクロックであることを特徴とするダイナミック型半導体メモリのリフレッシュ制御方法。
（付記１８）
付記１６に記載のダイナミック型半導体メモリのリフレッシュ制御方法において、
前記リフレッシュ信号は、前記定期的な制御信号を第１の分周率で分周した第１のクロック信号に同期して生成されることを特徴とするダイナミック型半導体メモリのリフレッシュ制御方法。
（付記１９）
付記１８に記載のダイナミック型半導体メモリのリフレッシュ制御方法において、
さらに、前記定期的な制御信号を第１の分周率とは異なる第２の分周率で分周した第２のクロック信号により、リフレッシュ動作を開始し、その後、前記第１のクロック信号に従って、全てのメモリセルに対してリフレッシュ動作を逐次行い、全てのメモリセルに対するリフレッシュ動作が終了したら、次の前記第２のクロック信号が与えられるまでリフレッシュ動作を行わないことを特徴とするダイナミック型半導体メモリのリフレッシュ制御方法。
（付記２０）
付記１８に記載のダイナミック型半導体メモリのリフレッシュ制御方法において、
前記第１のクロック信号とは異なる周波数の第２のクロック信号を用意し、
該第２のクロック信号により、リフレッシュ動作を開始し、その後、前記定期的な制御信号に従って、全てのメモリセルに対してリフレッシュ動作を逐次行い、全てのメモリセルに対するリフレッシュ動作が終了したら、次の前記第２のクロック信号が与えられるまでリフレッシュ動作を行わないことを特徴とするダイナミック型半導体メモリのリフレッシュ制御方法。
（付記２１）
付記２０に記載のダイナミック型半導体メモリのリフレッシュ制御方法において、
前記第２のクロック信号は、前記定期的な制御信号とは異なる他の定期的な制御信号を元に生成されることを特徴とするダイナミック型半導体メモリのリフレッシュ制御方法。
（付記２２）
付記２１に記載のダイナミック型半導体メモリのリフレッシュ制御方法において、
前記他の定期的な制御信号は、該ダイナミック型半導体メモリの外部から与えられることを特徴とするダイナミック型半導体メモリのリフレッシュ制御方法。
（付記２３）
付記２２に記載のダイナミック型半導体メモリのリフレッシュ制御方法において、
前記他の定期的な制御信号は、時計クロック信号であることを特徴とするダイナミック型半導体メモリのリフレッシュ制御方法。
（付記２４）
付記２１に記載のダイナミック型半導体メモリのリフレッシュ制御方法において、
前記他の定期的な制御信号は、該ダイナミック型半導体メモリの内部で発生されることを特徴とするダイナミック型半導体メモリのリフレッシュ制御方法。
（付記２５）
付記２４に記載のダイナミック型半導体メモリのリフレッシュ制御方法において、
前記他の定期的な制御信号は、該ダイナミック型半導体メモリに設けられた発振器の出力信号であることを特徴とするダイナミック型半導体メモリのリフレッシュ制御方法。
（付記２６）
付記１５〜２５のいずれか１項に記載のダイナミック型半導体メモリのリフレッシュ制御方法において、
該ダイナミック型半導体メモリに対する外部アクセス動作および前記リフレッシュ動作を同時に行うことを特徴とするダイナミック型半導体メモリのリフレッシュ制御方法。
（付記２７）
付記１５〜２６のいずれか１項に記載のダイナミック型半導体メモリのリフレッシュ制御方法において、
該ダイナミック型半導体メモリに対する外部アクセス動作が、予め用意された第１および第２のリフレッシュブロック候補のどちらとも一致しない場合、該第１のリフレッシュブロック候補に対してリフレッシュ動作を行うことを特徴とするダイナミック型半導体メモリのリフレッシュ制御方法。
（付記２８）
付記２７に記載のダイナミック型半導体メモリのリフレッシュ制御方法において、
該ダイナミック型半導体メモリに対する外部アクセスブロックが、前記第２のリフレッシュブロック候補と一致する場合、前記第１のリフレッシュブロック候補に対してリフレッシュ動作を行うことを特徴とするダイナミック型半導体メモリのリフレッシュ制御方法。
（付記２９）
付記２７に記載のダイナミック型半導体メモリのリフレッシュ制御方法において、
該ダイナミック型半導体メモリに対する外部アクセスブロックが、前記第１のリフレッシュブロック候補と一致する場合、前記第２のリフレッシュブロック候補に対してリフレッシュ動作を行うことを特徴とするダイナミック型半導体メモリのリフレッシュ制御方法。
（付記３０）
リフレッシュ動作時に、同時に活性化するセンスアンプ郡を共有するメモリセルアレイを有するメモリブロックを複数設けて構成されるダイナミック型半導体メモリのリフレッシュ制御方法であって、
前記各メモリブロックにおいて、１行のメモリセルを選択してリシュレッシュを行うワード線の論理アドレスをリフレッシュワード線アドレスとし、且つ、リフレッシュするメモリブロックアドレスおよびリフレッシュするワード線のアドレスを総称してリフレッシュアドレスとし、
第１のリフレッシュアドレスおよび第２のリフレッシュアドレスをそれぞれ独立したリセット機能付き第１のリフレッシュカウンタおよび第２のリフレッシュカウンタにより生成することを特徴とすることを特徴とするダイナミック型半導体メモリのリフレッシュ制御方法。
（付記３１）
付記３０に記載のダイナミック型半導体メモリのリフレッシュ制御方法において、前記各第１および第２のリフレッシュカウンタは、
ワード線の内部リフレッシュ候補アドレスを生成するワード線アドレスカウンタと、
該ワード線アドレスカウンタからのキャリー信号をカウントしてブロックメモリの内部リフレッシュ候補アドレスを生成するブロックアドレスカウンタと、を備えることを特徴とすることを特徴とするダイナミック型半導体メモリのリフレッシュ制御方法。
（付記３２）
付記３０に記載のダイナミック型半導体メモリのリフレッシュ制御方法において、
前記第１のリフレッシュアドレスを生成する第１のリフレッシュカウンタ、および、前記第２のリフレッシュアドレスを生成する第２のリフレッシュカウンタにおいて、リフレッシュを行ったメモリブロックに対応する前記第１または第２のリフレッシュカウンタに対してカウント信号が与えられることを特徴とするダイナミック型半導体メモリのリフレッシュ制御方法。
（付記３３）
付記３０に記載のダイナミック型半導体メモリのリフレッシュ制御方法において、
前記第１のリフレッシュカウンタおよび前記第２のリフレッシュカウンタは、初期状態においてそれぞれ最下位ビットおよび最上位ビットを示すことを特徴とするダイナミック型半導体メモリのリフレッシュ制御方法。
（付記３４）
付記３３に記載のダイナミック型半導体メモリのリフレッシュ制御方法において、
前記初期状態において最下位ビットを示すリフレッシュカウンタにカウント信号が入力されると順次カウントアップし、且つ、
前記初期状態において最上位ビットを示すリフレッシュカウンタにカウント信号が入力されると順次カウントダウンすることを特徴とするダイナミック型半導体メモリのリフレッシュ制御方法。
（付記３５）
付記３０に記載のダイナミック型半導体メモリのリフレッシュ制御方法において、
前記第１のリフレッシュカウンタは、第１のカウント信号をカウントして前記第１の内部リフレッシュ候補アドレスを出力する第１のカウンタを備え、
前記第２のリフレッシュカウンタは、第２のカウント信号をカウントする第２のカウンタと、該第２のカウンタの出力を補数変換して前記第２の内部リフレッシュ候補アドレスを出力する補数変換回路と、を備えることを特徴とするダイナミック型半導体メモリのリフレッシュ制御方法。
（付記３６）
付記３０に記載のダイナミック型半導体メモリのリフレッシュ制御方法において、
第１のリフレッシュブロックと第２のリフレッシュブロックが同一のブロックアドレスを示し、且つ、当該ブロックの全てのワード線のアドレスに対してリフレッシュ動作が完了したことを受けて前記第１および第２のリフレッシュカウンタをリセットすることを特徴とするダイナミック型半導体メモリのリフレッシュ制御方法。
（付記３７）
付記３６に記載のダイナミック型半導体メモリのリフレッシュ制御方法において、
前記第１のリフレッシュカウンタがカウントしたことによって、前記第２のリフレッシュブロックと同一のブロックアドレスを示した場合、それ以降は、前記第１および第２のリフレッシュカウンタをリセットするまで前記第２のリフレッシュアドレスのみをリフレッシュアドレス候補とすることを特徴とするダイナミック型半導体メモリのリフレッシュ制御方法。
（付記３８）
付記３７に記載のダイナミック型半導体メモリのリフレッシュ制御方法において、
前記第２のリフレッシュアドレスと外部アクセスブロックのアドレスが一致した場合は、リフレッシュ動作を行わないことを特徴とするダイナミック型半導体メモリのリフレッシュ制御方法。
（付記３９）
付記３０に記載のダイナミック型半導体メモリのリフレッシュ制御方法において、
第１のリフレッシュブロックと第２のリフレッシュブロックが同一ブロックアドレスを示した場合、当該ブロックの全てのワード線のアドレスに対してリフレッシュ動作が完了するまで、ビジー信号を出力することを特徴とするダイナミック型半導体メモリのリフレッシュ制御方法。
（付記４０）
付記３０に記載のダイナミック型半導体メモリのリフレッシュ制御方法において、
第１のリフレッシュブロックと第２のリフレッシュブロックが同一ブロックアドレスを示し、且つ、第２のクロック信号が与えられた場合、当該ブロックの全てのワード線のアドレスに対してリフレッシュ動作が完了するまで、ビジー信号を出力することを特徴とするダイナミック型半導体メモリのリフレッシュ制御方法。
（付記４１）
付記４０に記載のダイナミック型半導体メモリのリフレッシュ制御方法において、
前記第２のクロック信号の周期は、ダイナミック型半導体メモリのデータ保持時間以下であることを特徴とするダイナミック型半導体メモリのリフレッシュ制御方法。
（付記４２）
付記３０〜４１のいずれか１項に記載のダイナミック型半導体メモリのリフレッシュ制御方法において、
リフレッシュブロックの総数をＭ、ブロック中のワード線の総数をＮ、メモリセルのデータ保持時間をｔＲＥＦ、第１のクロックの周期をｔＣＹとするとき、ｔＲＥＦ／２−ｔＣＹ×（Ｍ−１）×Ｎの時間内にＮ回のリフレッシュコマンドを要求することを特徴とするダイナミック型半導体メモリのリフレッシュ制御方法。
（付記４３）
付記４２に記載のダイナミック型半導体メモリのリフレッシュ制御方法において、
｛ｔＲＥＦ／２−ｔＣＹ×（Ｍ−１）×Ｎ｝／Ｎ周期以下の頻度でビジー信号を自動的に且つ定期的に出力することを特徴とするダイナミック型半導体メモリのリフレッシュ制御方法。
本発明は、例えば、ロジックチップに混載されるＤＲＡＭ等のＳｏＣメモリに適したものであるが、必ずしもＳｏＣメモリに限定されるものではなく、様々なダイナミック型半導体メモリに対して適用することができる。
ダイナミック型半導体メモリの一例を示すブロック図である。 図１に示すダイナミック型半導体メモリにおける１つのメモリブロックの構成例を示す図である。 図１に示すダイナミック型半導体メモリにおけるリフレッシュ動作の一例を説明するための図である。 本発明に係るダイナミック型半導体メモリの第１実施例における要部を示すブロック図である。 本発明に係るダイナミック型半導体メモリの一実施例におけるリフレッシュカウンタを示すブロック図である。 図５に示す本発明に係るリフレッシュカウンタにおけるカウンタ部の一例を示すブロック図である。 本発明に係るダイナミック型半導体メモリのリフレッシュ制御方法の一例を説明するためのフローチャート図である。 本発明に係るダイナミック型半導体メモリのリフレッシュ制御方法の一例を説明するためのタイミング図（その１）である。 本発明に係るダイナミック型半導体メモリのリフレッシュ制御方法の一例を説明するためのタイミング図（その２）である。 本発明に係るダイナミック型半導体メモリの一実施例におけるリフレッシュアドレスの生成を説明するための図である。 本発明に係るダイナミック型半導体メモリの一実施例において、特定のメモリブロックにアクセスが集中する場合を説明するためのタイミング図である。 本発明に係るダイナミック型半導体メモリの第２実施例における要部を示すブロック図である。 本発明に係るダイナミック型半導体メモリの第３実施例における要部を示すブロック図である。
符号の説明
１１ 第１の分周器
１２ 第２の分周器
２１ 第１のリフレッシュカウンタ
２２ 第２のリフレッシュカウンタ
３１ ブロックアドレスカウンタ
３２ ワード線アドレスカウンタ
４１ 比較器
４２ セレクタ
１００ ダイナミック型半導体メモリ
１０１ 周辺回路（メモリコア制御回路、電源回路他）
１０２ メモリコア
１２１ メモリブロック
２１０，２２０ カウンタ
２２１ 補数変換回路
５１１，５１２ 分周器
５１３ 発振器
１２１１ センスアンプ
１２１２ メモリセルアレイ
ＢＬ ビット線
Ｃ キャリー信号
ＣＬＫ システムクロック信号（定期的な制御信号）
ＣＬＫ１ 第１のクロック信号
ＣＬＫ２ 第２のクロック信号
ＣＮＴ１ 第１のカウント信号
ＣＮＴ２ 第２のカウント信号
ＭＣ メモリセル
Ｒ１ 第１の内部リフレッシュ候補アドレス
Ｒ１［Ｂｌｏｃｋ］ 第１のブロックメモリの内部リフレッシュ候補アドレス（第１のリフレッシュブロック候補）
Ｒ１［ＷＬ］ 第１のワード線の内部リフレッシュ候補アドレス
Ｒ２ 第２の内部リフレッシュ候補アドレス
Ｒ２［Ｂｌｏｃｋ］ 第２のブロックメモリの内部リフレッシュ候補アドレス（第２のリフレッシュブロック候補）
Ｒ２［ＷＬ］ 第２のワード線の内部リフレッシュ候補アドレス
Ｒｅｆ リフレッシュコマンド
ＲＳＴ リセット信号
ＷＬ ワード線

Claims (2)

  1. センスアンプ、および、該センスアンプに接続された複数のビット線と複数のワード線との交差個所にそれぞれメモリセルが設けられたメモリコアを有するメモリブロックを複数有し、前記ワード線を選択して当該ワード線に接続されたメモリセルを前記センスアンプにより同時に活性化して前記メモリブロックを順次リフレッシュするダイナミック型半導体メモリであって、
    第１の内部リフレッシュ候補アドレスを出力する第１のリフレッシュカウンタと、
    前記第１の内部リフレッシュ候補アドレスとは異なる第２の内部リフレッシュ候補アドレスを出力する第２のリフレッシュカウンタと、を備え、
    前記第１のリフレッシュカウンタは、第１のカウント信号をカウントして前記第１の内部リフレッシュ候補アドレスを出力する第１のカウンタを備え、
    前記第２のリフレッシュカウンタは、第２のカウント信号をカウントする第２のカウンタと、該第２のカウンタの出力を補数変換して前記第２の内部リフレッシュ候補アドレスを出力する補数変換回路と、を備え、
    リフレッシュ動作時において、外部からアクセスされたアドレスが前記第１の内部リフレッシュ候補アドレスに一致したときは、前記第２の内部リフレッシュ候補アドレスからリフレッシュ動作を開始することを特徴とするダイナミック型半導体メモリ。
  2. センスアンプ、および、該センスアンプに接続された複数のビット線と複数のワード線との交差個所にそれぞれメモリセルが設けられたメモリコアを有するメモリブロックを複数有し、前記ワード線を選択して当該ワード線に接続されたメモリセルを前記センスアンプにより同時に活性化して前記メモリブロックを順次リフレッシュするダイナミック型半導体メモリであって、
    第１の内部リフレッシュ候補アドレスを出力する第１のリフレッシュカウンタと、
    前記第１の内部リフレッシュ候補アドレスとは異なる第２の内部リフレッシュ候補アドレスを出力する第２のリフレッシュカウンタと、を備え、
    前記第１のリフレッシュカウンタは、第１のカウント信号をカウントして第１のワード線の内部リフレッシュ候補アドレスを出力する第１のワード線アドレスカウンタ、および、該第１のワード線アドレスカウンタからのキャリー信号をカウントして第１のブロックメモリの内部リフレッシュ候補アドレスを出力する第１のブロックアドレスカウンタを備え、
    前記第２のリフレッシュカウンタは、第２のカウント信号をカウントして第２のワード線の内部リフレッシュ候補アドレスを出力する第２のワード線アドレスカウンタ、および、該第２のワード線アドレスカウンタからのキャリー信号をカウントして第２のブロックメモリの内部リフレッシュ候補アドレスを出力する第２のブロックアドレスカウンタを備え、
    前記第１のワード線アドレスカウンタおよび前記第１のブロックアドレスカウンタは、初期状態において、ワード線アドレスおよびブロックアドレスの最下位ビットが設定されて前記第１のカウント信号に従ってカウントアップされ、且つ、
    前記第２のワード線アドレスカウンタおよび前記第２のブロックアドレスカウンタは、初期状態において、ワード線アドレスおよびブロックアドレスの最上位ビットが設定されて前記第２のカウント信号に従ってカウントダウンされ、
    リフレッシュ動作時において、外部からアクセスされたアドレスが前記第１の内部リフレッシュ候補アドレスに一致したときは、前記第２の内部リフレッシュ候補アドレスからリフレッシュ動作を開始することを特徴とするダイナミック型半導体メモリ。
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