JP5104864B2 - 半導体記憶装置及びシステム - Google Patents

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Description

本願発明は、一般に半導体記憶装置に関し、詳しくは冗長機能を備えた半導体記憶装置に関する。
半導体記憶装置においては、欠陥メモリセルを予備のメモリセルである冗長メモリセルで置き換える冗長機能が設けられている。半導体記憶装置の出荷時にメモリセルの動作テストを実行し、欠陥メモリセルが発見された場合には、その欠陥メモリセルのアドレスをフューズ回路等に記録する。外部から入力されたアクセス対象のアドレスがフューズ回路に記録された欠陥メモリセルのアドレスに一致すると、アクセス先を冗長メモリセルに切り替えることで、欠陥メモリセルではなく冗長メモリセルに対するアクセスを実行する。これにより、欠陥メモリセルのアドレスを利用可能にすることができる。一般に、冗長による置き換えの単位は、ワード線毎或いはコラム線毎となっている。
冗長メモリセルに欠陥がある場合にはそのような冗長メモリセルの使用を避ける必要があるので、半導体記憶装置の動作テストにおいては、通常のメモリセルの動作テストだけでなく冗長メモリセルの動作テストも行う必要がある。即ち例えばワード線毎に冗長による置き換えを行う場合、全ての実ワード線と全ての冗長ワード線とについて動作テストを実行する必要がある。一般に、フューズ回路への書き込みがなされていない状態では、アクセスは全て実ワード線に対して実行される。従って、冗長ワード線に対して動作テストするためには、冗長ラインのテストを指定するテストモードに入り、予め冗長ワード線に割り当てられている所定のアドレスを指定することにより、所望の冗長ワード線にアクセスする。このように強制的に冗長処理を実行することを強制冗長と呼ぶ。
ＤＲＡＭ（Dynamic Random Access Memory）においてはメモリセルのデータを保持し続けるために、リフレッシュ動作を各メモリセルに対して定期的に実行する必要がある。リフレッシュコマンドを外部から入力してリフレッシュ動作を実行する場合もあれば、内部リフレッシュにより半導体記憶装置内部でリフレッシュタイミング及びアドレスを生成してリフレッシュ動作を実行する場合もある。この内部リフレッシュによるリフレッシュ動作は、ディスターブ試験等のメモリセルの動作テスト中においても使用される。
しかし上記説明した強制冗長が有効設定されている場合、冗長ワード線に割り当てられているアドレスに対応する実ワード線にはアクセスすることができないので、この実ワード線に対しては内部リフレッシュによるリフレッシュ動作が実行されない。また強制冗長が無効設定されている場合、冗長ワード線にはアクセスすることができないので、冗長ワード線に対しては内部リフレッシュによるリフレッシュ動作が実行されない。即ち、強制冗長を有効に設定してしまうと実ワード線の能力を適切に試験することができなくなり、強制冗長を無効に設定してしまうと冗長ワード線の能力を適切に試験することができなくなる。結果として、冗長ワード線に対する動作テストと実ワード線に対する動作テストとを、別々に実施することが必要になってしまう。
特許文献１には、テストモードの自動リフレッシュ動作時に、メインセル及び予備セルが順次リフレッシュされる同期式ＤＲＡＭが開示される。特許文献２には、ノーマルセルとリダンダントセルとを同時にリフレッシュさせ、テスト時間の短縮が可能なＤＲＡＭが開示される。特許文献３には、試験時において、全てのリアルセル及び冗長セルを、同一のアドレス空間においてアクセスするためのアクセス手段を設けた半導体メモリが開示されている。
特開２０００−３５７３９８号公報 特開２００３−２９７０９２号公報 特開平０９−２９３３９４号公報
以上を鑑みて本発明は、内部リフレッシュによるリフレッシュ動作を実行しながら動作テストを実行する際に、冗長ワード線と実ワード線との両方を問題無くテスト可能な半導体記憶装置を提供することを目的とする。
半導体記憶装置は、実ワード線及び冗長ワード線を含むメモリセル配列と、一定時間間隔で並ぶパルスから構成されるリフレッシュタイミング信号を生成するよう構成されるタイミング信号生成回路と、該リフレッシュタイミング信号の各パルスに応答して該実ワード線及び該冗長ワード線の全てを一本ずつ順次選択するよう構成されるリフレッシュ対象選択回路と、該タイミング信号生成回路が生成する該リフレッシュタイミング信号のパルス間隔を制御する制御回路を含み、該リフレッシュ対象選択回路が順次選択したワード線に対してリフレッシュ動作を実行し、該リフレッシュ対象選択回路は、該実ワード線の本数に等しい数のワード線のみを一本ずつ順次選択する第１のモードと、該実ワード線及び該冗長ワード線の全てを一本ずつ順次選択する第２のモードとを切り替え可能に構成され、該制御回路は、該第１のモードでは該パルス間隔を第１の間隔に設定し、該第２のモードでは該パルス間隔を該第１の間隔よりも狭い第２の間隔に設定するよう構成されることを特徴とする。
またＣＰＵとメモリとを含むシステムにおいて、該メモリは、実ワード線及び冗長ワード線を含むメモリセル配列と、一定時間間隔で並ぶパルスから構成されるリフレッシュタイミング信号を生成するよう構成されるタイミング信号生成回路と、該リフレッシュタイミング信号の各パルスに応答して該実ワード線及び該冗長ワード線の全てを一本ずつ順次選択するよう構成されるリフレッシュ対象選択回路と、該タイミング信号生成回路が生成する該リフレッシュタイミング信号のパルス間隔を制御する制御回路を含み、該リフレッシュ対象選択回路が順次選択したワード線に対してリフレッシュ動作を実行し、該リフレッシュ対象選択回路は、該実ワード線の本数に等しい数のワード線のみを一本ずつ順次選択する第１のモードと、該実ワード線及び該冗長ワード線の全てを一本ずつ順次選択する第２のモードとを切り替え可能に構成され、該制御回路は、該第１のモードでは該パルス間隔を第１の間隔に設定し、該第２のモードでは該パルス間隔を該第１の間隔よりも狭い第２の間隔に設定するよう構成されることを特徴とする。
本発明の少なくとも１つの実施例によれば、実ワード線及び冗長ワード線の全てを一本ずつ順次選択してリフレッシュを実行するので、内部リフレッシュによるリフレッシュ動作を実行しながら動作テストを実行する際に、冗長ワード線と実ワード線との両方を問題無くテスト可能となる。
本発明による半導体記憶装置の構成の一例を示す図である。 半導体記憶装置の冗長制御の構成について説明するための図である。 リフレッシュアドレスカウンタの構成の一例を示す図である。 リフレッシュアドレスカウンタの構成の別の一例を示す図である。 本発明による半導体記憶装置の構成の別の一例を示す図である。 シフト制御&ワードデコーダの構成の一例を示す図である。 複数のワードデコーダと１つのワード線ドライバとの関係を示す図である。 タイミング信号生成回路の構成の一例を示す図である。 本発明によるシステムの構成の一例を示す図である。 本発明によるシステムをＳＩＰとして実現した構成の一例を示す図である。 本発明によるシステムをＭＣＰとして実現した構成の一例を示す図である。
符号の説明
１０ 半導体記憶装置
１１ コマンドデコーダ
１２ コア制御回路
１３ テストモード設定回路
１４ アドレス入力バッファ
１５ リフレッシュアドレスカウンタ
１６ アドレス生成ユニット
１７ データ入出力バッファ
１８ コア回路
１９ オシレータ
２０ セル配列
２１ 冗長制御部
２２ ワードデコーダ
２３ センスアンプ
２４ コラムデコーダ
２５ リードライトアンプ
３０ フューズ回路
３１ アドレス比較部
３２ 冗長判定回路部
３３ プリデコーダ
３４ 実ワードデコーダ
３５ 冗長ワードデコーダ
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
図１は、本発明による半導体記憶装置の構成の一例を示す図である。図１の半導体記憶装置１０は、コマンドデコーダ１１、コア制御回路１２、テストモード設定回路１３、アドレス入力バッファ１４、リフレッシュアドレスカウンタ１５、アドレス生成ユニット１６、データ入出力バッファ１７、コア回路１８、及びオシレータ（ＯＳＣ）１９を含む。コア回路１８は複数のセル配列２０を含む。コア回路１８には更に、各セル配列２０毎に冗長制御部２１、ワードデコーダ２２、及びセンスアンプ（ＳＡ）２３が設けられている。また複数のセル配列２０に共通に、コラムデコーダ２４及びリードライトアンプ２５が設けられている。
コマンドデコーダ１１は、半導体記憶装置１０のチップ外部から各コマンドを示すコントロール信号を受け取る。コマンドデコーダ１１は、これらのコントロール信号をデコードし、デコード結果に基づいて種々の制御信号を生成する。これらの制御信号は、コア制御回路１２、テストモード設定回路１３、アドレス生成ユニット１６等の各回路部分に供給される。例えば、コマンドデコーダ１１はモードレジスタ設定コマンドに応じて、動作テストに関する設定のレジスタ取り込みを指示する信号をテストモード設定回路１３に供給する。
コア制御回路１２は、コマンドデコーダ１１からの制御信号及びクロック信号に基づいて、制御信号が指定する動作（データ読出し動作／データ書込み動作等）に対応する種々のタイミング信号を生成する。生成されたタイミング信号は、コア回路１８及びリフレッシュアドレスカウンタ１５等に供給される。このタイミング信号が指定するタイミングに従って、各回路部分の動作が実行される。
テストモード設定回路１３は、モードレジスタ設定コマンドに応じたコマンドデコーダ１１からの指示により、アドレス入力ユニット１４からのアドレス信号の一部をレジスタ設定値として読み込む。即ちアドレス信号の一部が、動作テストの内容を示す設定値として内部のモードレジスタに設定される。また更にテストモード設定回路１３は、後述するように外部からの設定又はリフレッシュアドレスカウンタ１５からの強制冗長要求信号ＦＲに応じて、強制冗長指示信号をアサート状態に設定する。この強制冗長指示信号を含む動作テストに関する種々の制御信号が、テストモード設定回路１３からコア回路１８に供給される。
アドレス入力バッファ１４は、半導体記憶装置１０のチップ外部からローアドレスを示すアドレス信号とコラムアドレスを示すアドレス信号とを受け取る。受け取られたローアドレスはアドレス生成ユニット１６に供給され、受け取られたコラムアドレスはコラムデコーダ２４に供給される。またアドレス信号は、テストモード設定回路１３に供給される。
リフレッシュアドレスカウンタ１５はコア制御回路１２の制御の下で動作し、リフレッシュ動作を実行する対象アドレスとしてリフレッシュアドレスを生成する。生成されたリフレッシュアドレスはアドレス生成ユニット１６に供給される。アドレス生成ユニット１６は、アドレス入力バッファ１４からのローアドレスとリフレッシュアドレスカウンタ１５からのリフレッシュアドレスとに基づいて、読み出し動作、書き込み動作、及びリフレッシュ動作のアクセスワード線を示すローアドレスをコア回路１８に供給する。
コア回路１８のセル配列２０には、複数のメモリセルがロー方向及びコラム方向にマトリクス状に配列されてセルアレイを構成し、各メモリセルにデータが格納される。セル配列２０には、複数のローアドレスに対応して複数のワード線が配置され、各ワード線に複数のメモリセルが接続される。またコラムアドレスが並ぶ方向には複数のビット線が並べられ、それぞれのビット線にセンスアンプが接続される。複数のワード線は、実ワード線と冗長ワード線とを含む。
ローアドレスの一部（ブロックアドレス）により活性化対象として指定されるセル配列２０において、ワードデコーダ２２は、アドレス生成ユニット１６から供給されるローアドレスをデコードし、ローアドレスで指定されるワード線を選択し活性化する。コラムデコーダ２４は、アドレス入力ユニット１４から供給されるコラムアドレスをデコードし、コラムアドレスで指定されるコラム選択線を活性化する。
活性化されたワード線に接続されるメモリセルのデータは、ビット線に読み出されセンスアンプ２３で増幅される。読み出し動作の場合、センスアンプ２３で増幅されたデータは、活性化されたコラム選択線により選択され、リードライトアンプ２５及びデータ入出力バッファ１７を介して半導体記憶装置１０外部に出力される。書き込み動作の場合、半導体記憶装置１０外部からデータ入出力バッファ１７及びリードライトアンプ２５を介して供給される書き込みデータが、活性化対象であるセル配列２０において、活性化されたコラム選択線により選択されるコラムアドレスのセンスアンプ２３に書き込まれる。この書き込みデータとメモリセルから読み出され再書き込みされるべきデータとが、活性化されたワード線に接続されるメモリセルに書き込まれる。
オシレータ１９は、オシレータの発振信号をコマンドデコーダ１１に供給する。この発振信号に応じたクロック信号及び制御信号が、コマンドデコーダ１１からコア制御回路１２に供給される。このクロック信号及び制御信号に基づいて、コア制御回路１２がタイミング信号生成回路として動作して、一定時間間隔で並ぶパルスから構成されるリフレッシュタイミング信号を生成する。このリフレッシュタイミング信号の各パルスがリフレッシュアドレスカウンタ１５に供給され、リフレッシュアドレスカウンタ１５が各パルスに応答してリフレッシュアドレスを生成する。
本発明の図１に示す実施例では、リフレッシュアドレスカウンタ１５が、リフレッシュタイミング信号の各パルスに応答して実ワード線及び冗長ワード線の全てを一本ずつ順次選択するよう構成される。このリフレッシュアドレスカウンタ１５が順次選択したワード線に対して、コア回路１８においてリフレッシュ動作が実行される。この際、リフレッシュアドレスカウンタ１５は、実ワード線の本数に等しい数のワード線のみを一本ずつ順次選択する第１のモードと、実ワード線及び冗長ワード線の全てを一本ずつ順次選択する第２のモードとを切り替え可能に構成される。この切り替えは、テストモード設定回路１３から供給されるテスト信号ＴＥにより制御される。
動作テスト時等に実ワード線及び冗長ワード線の全てをリフレッシュする必要がある場合には第２のモードが用いられる。また動作テストにより検出した欠陥アドレスを冗長アドレス（冗長処理実行対象アドレス）として設定した後等、実ワード線の本数に等しい数のワード線のみ、即ちアクセス可能アドレス空間のみをリフレッシュすればよい場合には第１のモードが用いられる。
図２は、半導体記憶装置１０の冗長制御の構成について説明するための図である。図２に示す構成は、フューズ回路３０、アドレス比較部３１、冗長判定回路部３２、プリデコーダ３３、実ワードデコーダ３４、及び冗長ワードデコーダ３５を含む。フューズ回路３０、アドレス比較部３１、及び冗長判定回路部３２が図１の冗長制御部２１に相当し、プリデコーダ３３、実ワードデコーダ３４、及び冗長ワードデコーダ３５が図１のワードデコーダ２２に相当する。
フューズ回路３０には複数のフューズが設けられており、レーザ照射等によりフューズを選択的に切断することで、冗長対象のアドレスを指定することができる。即ち、半導体記憶装置１０の動作テストの結果、ローアドレスＸにあるメモリセルに欠陥が見つかった場合、フューズ回路３０のフューズを選択的に切断することにより、フューズの切断／非切断状態に応じたフューズ回路３０の出力信号がローアドレスＸを冗長アドレスとして示すようにする。
またフューズ回路３０は、冗長アドレスが設定されフューズ回路３０の出力信号が有効な冗長アドレスを示していることを示すために、冗長判定信号を出力するように構成されている。この冗長判定信号の状態をチェックすることにより、フューズ回路３０の出力する信号を冗長アドレスとして使用すべきか否かを判断することができる。
アドレス比較部３１は、フューズ回路３０の出力信号が示す冗長アドレスとアドレス生成ユニット１６から供給されるアドレス信号ＡＤＤが示すアクセス先アドレスとを比較する。処理の便宜上、アドレス信号ＡＤＤ及びその反転信号／ＡＤＤがアドレス比較部３１に供給されている。アドレス比較部３１は、冗長アドレスとアクセス先アドレスとのビット毎の一致／不一致を示す信号を出力する。
冗長判定回路部３２は、冗長判定信号がＨＩＧＨであり且つビット毎の一致／不一致を示す信号が全ビット一致を示す場合、冗長指示信号をアサートする。この冗長指示信号のアサートにより、アドレス信号ＡＤＤをプリデコードするプリデコーダ３３の出力が遮断される。プリデコーダ３３からプリデコード信号が出力されないので、実ワードデコーダ３４が実ワード線を選択することはない。
また冗長指示信号のアサートに応答して、冗長ワードデコーダ３５がフューズ回路３０に対応する冗長ワード線を選択活性化する。図示していないが、フューズ回路３０、アドレス比較部３１、及び冗長判定回路部３２は、複数の冗長ワード線に一対一に対応して複数セット設けられていてよい。ある１つのフューズ回路３０の示す冗長アドレスが、外部から指定されたアクセス先アドレスと一致すると、このフューズ回路３０に対応する冗長ワード線が選択されることになる。
半導体記憶装置１０の動作テストを実行する段階では、欠陥アドレスは未知であり、フューズ回路３０には何ら冗長アドレスが設定されていない。この状態では、フューズ回路３０の出力信号は無効であり、冗長判定信号は無効を示すＬＯＷとなっている。しかし半導体記憶装置１０の動作テストにおいては、冗長ワードデコーダ３５に冗長ワード線を選択させて冗長メモリセルのテストを行う必要がある。そこで半導体記憶装置１０の動作テストモードにおいては、テストモード設定回路１３（図１参照）が強制冗長指示信号を出力しており、この強制冗長指示信号を必要に応じてＨＩＧＨ（アサート状態）に設定するように構成される。強制冗長指示信号がＨＩＧＨ（アサート状態）に設定された場合、冗長判定信号との論理和をとるＯＲ回路３６の出力がＨＩＧＨになり、冗長判定回路部３２は、冗長判定信号がＨＩＧＨの場合と同様に動作する。即ち、冗長判定回路部３２は、アドレス比較部３１からのビット毎の一致／不一致を示す信号が全ビット一致を示す場合、冗長指示信号をアサートする。なお図２に示す構成は一例であり、冗長判定信号と強制冗長指示信号とを組み合わせて冗長処理を有効にする構成は、例えばアドレス比較部３１内に組み込むように構成してもよい。
半導体記憶装置１０の通常動作状態では、強制冗長指示信号がネゲート状態であるが、フューズ回路３０に冗長アドレスが有効に設定されていれば、冗長判定信号は有効を示すＨＩＧＨである。この場合、冗長制御部２１は、アクセス先を示すアドレスと冗長アドレス（フューズ回路３０に設定されるアドレス）との一致又は不一致に応じて、アクセス先を示すアドレスに対応する冗長ワード線又は実ワード線をそれぞれ選択する。半導体記憶装置１０のテスト動作状態では、フューズ回路３０の出力信号は無効であり冗長判定信号は無効を示すＬＯＷである。この場合、冗長制御部２１は、強制冗長指示信号がネゲート状態であれば、アクセス先を示すアドレスが示す実ワード線のみを選択する。また強制冗長指示信号がアサート状態の場合、冗長制御部２１は、アクセス先を示すアドレスが冗長ワード線に対応するアドレスであれば、アクセス先を示すアドレスに対応する冗長ワード線を選択し、そうでなければアクセス先を示すアドレスに対応する実ワード線を選択する。
ここで、アクセス先を示すアドレスに対応する冗長ワード線とは、そのアドレス入力に対してアドレス比較部３１の出力が全ビット一致を示すようなフューズ回路３０、アドレス比較部３１、及び冗長判定回路部３２からなるセットに対応する冗長ワード線である。即ち、あるフューズ回路３０に冗長アドレスが設定されていないデフォールト状態で、ワード線アドレスが３ビットとして例えばアドレス"０００"をＡＤＤとしてアドレス比較部３１に入力すると、アドレス比較部３１の出力が全ビット一致を示すとする。この場合、アドレス"０００"が、このフューズ回路３０に対応する冗長ワード線に対応するアドレスである。この冗長ワード線に対応するアドレスの値は、フューズ回路３０、アドレス比較部３１、及び冗長判定回路部３２からなるセットの初期設定状態により決まる。例えば３本の冗長ワード線に対応するアドレス値として"０００"、"００１"、"００２"が初期設定により割り当てられている場合、アクセス先を示すアドレスとして"０００"、"００１"、"００２"を順次指定することにより、これら３本の冗長ワード線を順次選択することができる。
図３は、リフレッシュアドレスカウンタ１５の構成の一例を示す図である。図３に示すリフレッシュアドレスカウンタ１５は、３ビットの実ワード線アドレス及び２ビットの冗長ワード線アドレスの場合に対応し、選択回路４１、リセット生成回路４２、カウンタ４３乃至４９を含む。実ワード線アドレス及び冗長ワード線アドレスのビット数は、この例に限定されるものではない。カウンタ４３乃至４９の各々は、入力の立ち下りエッジに応答して出力が反転するトグル回路でよい。
カウンタ４３乃至４６が、実ワード線の本数に等しい数のワード線アドレスを生成する第１のカウンタ回路を構成する。カウンタ４７乃至４９が、冗長ワード線の本数に等しい数のワード線アドレスを生成する第２のカウンタ回路を構成する。コア制御回路１２から供給されるリフレッシュタイミング信号が、選択回路４１に供給される。選択回路４１は、リセット生成回路４２からの信号ＲＳＴＢに応じて、第１のカウンタ回路又は第２のカウンタ回路にリフレッシュタイミング信号を供給する。
リセット生成回路４２は、テストモード設定回路１３（図１参照）から供給されるテスト信号ＴＥがアサート状態であるかネゲート状態であるかに応じて動作が異なる。まずテスト信号ＴＥがアサート状態の場合について説明する。
リセット生成回路４２は、まず信号ＲＳＴＡをネゲート状態に設定するとともに、信号ＲＳＴＢをアサート状態に設定している。信号ＲＳＴＡのネゲート状態により、第１のカウンタ回路（カウンタ４３乃至４６）は動作可能状態（イネーブル状態）となる。また信号ＲＳＴＢのアサート状態により、第２のカウンタ回路（カウンタ４７乃至４９）はリセット状態となり、アドレス信号ＪＲＡ０乃至ＪＲＡ１及びタイミング信号ＪＲＡ２は固定される。
選択回路４１は、信号ＲＳＴＢがアサート状態のとき、リフレッシュタイミング信号を第１のカウンタ回路（カウンタ４３乃至４６）のみに供給する。このリフレッシュタイミング信号のパルスを第１のカウンタ回路がカウントすることにより、アドレス信号ＲＡ０乃至ＲＡ２の示すアドレスが１つずつ増加していく。アドレス信号ＲＡ０乃至ＲＡ２は、リフレッシュアドレスとしてアドレス生成ユニット１６に供給される。
アドレス信号ＲＡ０乃至ＲＡ２の示すアドレスが最大値を示した直後のリフレッシュタイミング信号のパルスにより、カウンタ４６がカウントアップされタイミング信号ＲＡ３がＨＩＧＨになる。リセット生成回路４２は、テスト信号ＴＥがアサート状態の場合、タイミング信号ＲＡ３のＨＩＧＨに応答して信号ＲＳＴＡをアサート状態に設定し且つ信号ＲＳＴＢをネゲート状態に設定する。これにより第１のカウンタ回路がリセット状態となり、第２のカウンタ回路が動作可能状態（イネーブル状態）となる。
選択回路４１は、信号ＲＳＴＢがネゲート状態のとき、リフレッシュタイミング信号を第２のカウンタ回路（カウンタ４７乃至４９）のみに供給する。このリフレッシュタイミング信号のパルスを第２のカウンタ回路がカウントすることにより、アドレス信号ＪＲＡ０乃至ＪＲＡ１の示すアドレスが１つずつ増加していく。アドレス信号ＪＲＡ０乃至ＪＲＡ１は、リフレッシュアドレスとしてアドレス生成ユニット１６に供給される。
アドレス信号ＪＲＡ０乃至ＪＲＡ１の示すアドレスが最大値を示した直後のリフレッシュタイミング信号のパルスにより、カウンタ４９がカウントアップされタイミング信号ＪＲＡ２がＨＩＧＨになる。リセット生成回路４２は、タイミング信号ＪＲＡ２のＨＩＧＨに応答して信号ＲＳＴＡをネゲート状態に設定し且つ信号ＲＳＴＢをアサート状態に設定する。これにより第１のカウンタ回路が動作可能状態となり、第２のカウンタ回路がリセット状態となる。以降、同一の動作を繰り返す。
テスト信号ＴＥがネゲート状態の場合、リセット生成回路４２は、タイミング信号ＲＡ３のＨＩＧＨ／ＬＯＷに関わらず信号ＲＳＴＢをアサート状態に固定する。更にリセット生成回路４２は、タイミング信号ＲＡ３のＨＩＧＨに応答して、信号ＲＳＴＡを一時的にアサート状態にして第１のカウンタ回路をリセットして、その後信号ＲＳＴＡをネゲート状態に戻す。これにより、第１のカウンタ回路のみが繰り返し動作して、実ワード線の本数に等しい数のワード線アドレスをゼロから最大値まで順次生成する動作を繰り返す。
信号ＲＳＴＢは、強制冗長要求信号ＦＲとしてテストモード設定回路１３（図１参照）に供給される。この場合、正論理と負論理とが逆転しており、アサート状態の信号ＲＳＴＢがネゲート状態の強制冗長要求信号ＦＲとしてテストモード設定回路１３に供給され、ネゲート状態の信号ＲＳＴＢがアサート状態の強制冗長要求信号ＦＲとしてテストモード設定回路１３に供給される。テストモード設定回路１３は、強制冗長要求信号ＦＲのアサート状態に応答して強制冗長指示信号（図２）をアサート状態に設定し、強制冗長要求信号ＦＲのネゲート状態に応答して強制冗長指示信号をネゲート状態に設定する。
従って、信号ＲＳＴＢがアサート状態の場合、第１のカウンタ回路が動作して実ワード線の本数に等しい数のワード線アドレスをゼロから最大値まで順次生成するとともに、強制冗長は行われない。信号ＲＳＴＢがネゲート状態の場合、第２のカウンタ回路が動作して冗長ワード線の本数に等しい数のワード線アドレスをゼロから最大値まで順次生成するとともに、強制冗長が実行される。またテスト信号ＴＥがネゲート状態では、第１のカウンタ回路の動作のみを実行し、テスト信号ＴＥがアサート状態では、第１のカウンタ回路の動作の後に引き続いて第２のカウンタ回路の動作を実行する。
図４は、リフレッシュアドレスカウンタ１５の構成の別の一例を示す図である。図４に示すリフレッシュアドレスカウンタ１５は、３ビットの実ワード線アドレス及び２ビットの冗長ワード線アドレスの場合に対応し、リセット生成回路５１、カウンタ５２乃至５５を含む。実ワード線アドレス及び冗長ワード線アドレスのビット数は、この例に限定されるものではない。カウンタ５２乃至５５の各々は、入力の立ち下りエッジに応答して出力が反転するトグル回路でよい。
カウンタ５２乃至５５は、実ワード線の本数に等しい数のワード線アドレスを生成する動作と、冗長ワード線の本数に等しい数のワード線アドレスを生成する動作とを、選択的に実行可能に構成されている。コア制御回路１２から供給されるリフレッシュタイミング信号が、カウンタ５２乃至５５に供給される。
リセット生成回路５１は、テストモード設定回路１３（図１参照）から供給されるテスト信号ＴＥがアサート状態であるかネゲート状態であるかに応じて動作が異なる。まずテスト信号ＴＥがアサート状態の場合について説明する。
リセット生成回路５１は、まず信号ＲＳＴＡ及び強制冗長要求信号ＦＲをネゲート状態に設定している。信号ＲＳＴＡのネゲート状態により、カウンタ回路（カウンタ５２乃至５５）は動作可能状態（イネーブル状態）となる。
リフレッシュタイミング信号のパルスをカウンタ回路がカウントすることにより、アドレス信号ＲＡ０乃至ＲＡ２の示すアドレスが１つずつ増加していく。アドレス信号ＲＡ０乃至ＲＡ２は、リフレッシュアドレスとしてアドレス生成ユニット１６に供給される。カウンタ５４の出力ＲＡ２がリセット生成回路５１に入力されているが、強制冗長要求信号ＦＲがネゲート状態の場合には、カウンタ５４の出力ＲＡ２は無視される。
アドレス信号ＲＡ０乃至ＲＡ２の示すアドレスが最大値を示した直後のリフレッシュタイミング信号のパルスにより、カウンタ５５がカウントアップされタイミング信号ＲＡ３がＨＩＧＨになる。リセット生成回路５１は、テスト信号ＴＥがアサート状態の場合、タイミング信号ＲＡ３のＨＩＧＨに応答して強制冗長要求信号ＦＲをアサート状態に切り替えると共に、信号ＲＳＴＡを一時的にアサート状態に設定する。信号ＲＳＴＡの一時的なアサート状態によりカウンタ回路がリセットされ、信号ＲＳＴＡがその後ネゲート状態に戻ると、カウンタ回路は動作可能状態（イネーブル状態）となる。
その後、リフレッシュタイミング信号のパルスをカウンタ回路がカウントすることにより、アドレス信号ＲＡ０乃至ＲＡ１の示すアドレスが１つずつ増加していく。アドレス信号ＲＡ０乃至ＲＡ１は、リフレッシュアドレスとしてアドレス生成ユニット１６に供給される。
アドレス信号ＲＡ０乃至ＲＡ１の示すアドレスが最大値を示した直後のリフレッシュタイミング信号のパルスにより、カウンタ５４がカウントアップされタイミング信号ＲＡ２がＨＩＧＨになる。リセット生成回路５１は、強制冗長要求信号ＦＲがアサート状態の場合には、タイミング信号ＲＡ２のＨＩＧＨに応答して強制冗長要求信号ＦＲをネゲート状態に切り替えると共に、信号ＲＳＴＡを一時的にアサート状態に設定する。信号ＲＳＴＡの一時的なアサート状態によりカウンタ回路がリセットされ、信号ＲＳＴＡがその後ネゲート状態に戻ると、カウンタ回路は動作可能状態（イネーブル状態）となる。以降、同一の動作を繰り返す。
テスト信号ＴＥがネゲート状態の場合、リセット生成回路５１は、タイミング信号ＲＡ２及びＲＡ３のＨＩＧＨ／ＬＯＷに関わらず強制冗長要求信号ＦＲをネゲート状態に固定する。更にリセット生成回路５１は、タイミング信号ＲＡ３のＨＩＧＨに応答して、信号ＲＳＴＡを一時的にアサート状態にしてカウンタ回路（カウンタ５２乃至５５）をリセットして、その後信号ＲＳＴＡをネゲート状態に戻す。これにより、実ワード線の本数に等しい数のワード線アドレスをゼロから最大値まで順次生成する動作を繰り返す。
テストモード設定回路１３（図１参照）は、強制冗長要求信号ＦＲのアサート状態に応答して強制冗長指示信号（図２）をアサート状態に設定し、強制冗長要求信号ＦＲのネゲート状態に応答して強制冗長指示信号をネゲート状態に設定する。
従って、強制冗長要求信号ＦＲがネゲート状態の場合、カウンタ回路が動作して実ワード線の本数に等しい数のワード線アドレスをゼロから最大値まで順次生成するとともに、強制冗長は行われない。強制冗長要求信号ＦＲがアサート状態の場合、カウンタ回路が動作して冗長ワード線の本数に等しい数のワード線アドレスをゼロから最大値まで順次生成するとともに、強制冗長が実行される。またテスト信号ＴＥがネゲート状態では、強制冗長要求信号ＦＲをネゲート状態としたカウンタ動作のみを実行し、テスト信号ＴＥがアサート状態では、強制冗長要求信号ＦＲをネゲート状態としたカウンタ動作の後に引き続いて強制冗長要求信号ＦＲをアサート状態としたカウンタ動作を実行する。
図５は、本発明による半導体記憶装置の構成の別の一例を示す図である。図５において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。
図５の半導体記憶装置１０Ａは、コマンドデコーダ１１、コア制御回路１２、テストモード設定回路１３、アドレス入力バッファ１４、アドレス生成ユニット１６Ａ、データ入出力バッファ１７、コア回路１８Ａ、及びオシレータ（ＯＳＣ）１９を含む。コア回路１８Ａは複数のセル配列２０を含む。コア回路１８Ａには更に、各セル配列２０毎にセンスアンプ（ＳＡ）２３及びシフト制御&ワードデコーダ２７が設けられている。また複数のセル配列２０に共通に、コラムデコーダ２４及びリードライトアンプ２５が設けられている。
図５の半導体記憶装置１０Ａでは、図１のリフレッシュアドレスカウンタ１５が削除され、リフレッシュ対象ワード線を指定する機能がシフト制御&ワードデコーダ２７に組み込まれている。アドレス生成ユニット１６Ａは、コマンドデコーダ１１の制御下で動作し、アドレス入力バッファ１４からのローアドレスに基づいて、読み出し動作及び書き込み動作のアクセスワード線を示すローアドレスをコア回路１８Ａに供給する。
図６は、シフト制御&ワードデコーダ２７の構成の一例を示す図である。図６のシフト制御&ワードデコーダ２７は、シフトレジスタ６１乃至６４、ワードデコーダ６５乃至６８、ワード線ドライバ６９乃至７２、プリデコーダ７３、シフト情報生成回路７４、及びフューズ回路７５を含む。図６は、実ワード線が３本で冗長ワード線が１本の場合を例として示しているが、ワード線の本数はこの構成に限定されるものではない。
まずテスト信号ＴＥがアサートされている場合の動作について説明する。シフトレジスタ６１乃至６４は、複数の実ワード線ＷＬ０乃至ＷＬ２及び冗長ワード線ＪＷＬに対して一対一に設けられ、リフレッシュ対象であるワード線を指し示すデータを順次シフト動作により伝搬させるよう構成される。即ち、コア制御回路１２（図５参照）から供給されるコア制御信号の一部であるリフレッシュタイミング信号の各パルスに同期してシフトレジスタ６１乃至６４がシフト動作を行うことにより、シフトレジスタ６１乃至６４内を順番にポインタデータが伝搬していく。例えばシフトレジスタ６１乃至６４は１ビットのフリップフロップであり、ポインタデータは１ビットのデータ"１"である。複数のシフトレジスタ６１乃至６４のうちで、このポインタデータが格納されているシフトレジスタが、リフレッシュ対象のワード線を指し示すことになる。即ち、シフトレジスタ６１にポインタデータが格納されていれば冗長ワード線ＪＷＬがリフレッシュされ、シフトレジスタ６２にポインタデータが格納されていれば実ワード線ＷＬ０がリフレッシュされ、シフトレジスタ６３にポインタデータが格納されていれば実ワード線ＷＬ１がリフレッシュされ、シフトレジスタ６４にポインタデータが格納されていれば実ワード線ＷＬ２がリフレッシュされる。このようにテスト信号ＴＥがアサート状態であり、全ての実ワード線と冗長ワード線とをリフレッシュする場合には、シフトレジスタ６１乃至６４の全てにポインタデータを順次格納して伝搬させる。
テスト信号ＴＥがネゲート状態であり、実際に使用するワード線のみをリフレッシュする場合には、シフトレジスタ６１乃至６４のうちで実ワード線に対応するシフトレジスタ６２乃至６４のみにポインタデータを順次格納して伝搬させる。即ちこの場合、シフトレジスタ６１については、ポインタデータが入力されると、そのままポインタデータを素通りさせて出力するよう構成すればよい。
即ち、シフトレジスタ６１は、テストモード設定回路１３（図５参照）から供給されるテスト信号ＴＥがアサート状態の場合には、通常のシフトレジスタとして動作して、リフレッシュタイミング信号に応答して入力ポインタデータを取り込み格納する。またテスト信号ＴＥがネゲート状態の場合には、入力端と出力端とが直接に結合されるようにして、入力端に供給された入力ポインタデータをそのまま出力端から出力する。
図６に示されるように、ワード線ドライバ６９乃至７２は、複数の実ワード線ＷＬ０乃至ＷＬ２及び冗長ワード線ＪＷＬに対して一対一に設けられ、また更に複数のワードデコーダ６５乃至６８が設けられている。フューズ回路７５は、欠陥のあるワード線アドレスを冗長アドレス（即ち冗長処理を適用する対象のアドレス）として記録している。シフト情報生成回路７４は、実ワード線のうちで欠陥のあるワード線（フューズ回路７５に記録されたワード線アドレス）に対応するワード線ドライバを避けながら複数のワードデコーダ６５乃至６８を複数のワード線ドライバ６９乃至７２に対応づける。即ち、例えばワード線ＷＬ１に欠陥がある場合には、ワードデコーダ６６が選択されるとワード線ドライバ６９を活性化し、ワードデコーダ６７が選択されるとワード線ドライバ７０を活性化し、ワードデコーダ６８が選択されるとワード線ドライバ７２を活性化する。これにより、冗長ワード線ＪＷＬ、実ワード線ＷＬ０、及び実ワード線ＷＬ２を使用したメモリセルへのアクセス動作が実現される。
図７は、複数のワードデコーダと１つのワード線ドライバとの関係を示す図である。図７においては、ワード線ドライバ７１がワードデコーダ６６乃至６８に接続される構成を示している。ワードデコーダ６６乃至６８は同一の構成であり、代表としてワードデコーダ６６の構成が示されている。ワードデコーダ６６は、トランジスタ８１乃至８４を含む。リフレッシュ動作時にはＲＥＦＺ及びＲＥＦＸがそれぞれＨＩＧＨ及びＬＯＷとなり、リフレッシュ動作時以外にはＲＥＦＺ及びＲＥＦＸがそれぞれＬＯＷ及びＨＩＧＨとなる。従って、リフレッシュ動作時には対応するシフトレジスタの出力（シフトレジスタ情報）がＨＩＧＨのときに、ワードデコーダ６６の出力はＬＯＷになる。またリフレッシュ動作時以外には、プリデコーダ７３からのプリデコード信号がＨＩＧＨのときに、ワードデコーダ６６の出力はＬＯＷになる。
ワード線ドライバ７１は、トランジスタ８５乃至８７、ラッチ８８、及びドライバ回路８９を含む。トランジスタ８５乃至８７のゲートには、シフト情報生成回路７４からのシフト情報が供給される。ワードデコーダ６７の選択によりワード線ドライバ７１を活性化する場合には、シフト情報によりトランジスタ８６が導通するように制御される。ワードデコーダ６６の選択によりワード線ドライバ７１を活性化する場合には、シフト情報によりトランジスタ８５が導通するように制御される。またワードデコーダ６８の選択によりワード線ドライバ７１を活性化する場合には、シフト情報によりトランジスタ８７が導通するように制御される。選択的に導通されるトランジスタ以外のトランジスタは非導通とされる。
トランジスタ８５乃至８７のうちの導通した１つのトランジスタにより選択されたワードデコーダの出力がＬＯＷの場合、このＬＯＷがラッチ８８に格納される。ラッチ８８にＬＯＷが格納されると、当該ワード線ドライバ７１が活性化されたことになり、ドライバ回路８９により対応ワード線を活性化する。
上記のワード線ドライバ７１の構成は、複数のワード線ドライバ６９乃至７２について基本的に同様である。但し選択用トランジスタ（図７のトランジスタ８５乃至８７）の数は３つに限られず、例えばワード線ドライバ７０の場合には選択用トランジスタの数は２つである。ワード線ドライバ６９乃至７２の各々においてシフト情報生成回路７４からのシフト情報に応じて複数の選択用トランジスタのうちの１つを選択的に導通状態とすることにより、実ワード線のうちで欠陥のあるワード線に対応するワード線ドライバを避けながら複数のワードデコーダ６５乃至６８を複数のワード線ドライバ６９乃至７２に対応づけることができる。
図８は、オシレータ１９の構成の一例を示す図である。このオシレータ１９は、図１又は図５の半導体記憶装置において用いられる。図８に示すオシレータ１９は、オシレータ９１、周期設定回路９２、設定変更回路９３、及び選択回路９４を含む。
図１又は図５の半導体記憶装置においては、前述のように、実ワード線の本数に等しい数のワード線のみを一本ずつ順次選択する第１のモードと、実ワード線及び冗長ワード線の全てを一本ずつ順次選択する第２のモードとを切り替え可能に構成される。この切り替えは、テストモード設定回路１３から供給されるテスト信号ＴＥにより制御される。一般にリフレッシュ動作の周期は、各メモリセルがデータを保持するに最低限必要なリフレッシュの時間間隔に対して、ある程度の余裕を持たせることで決定されている。リフレッシュタイミング信号のパルス間隔が一定に設定されているとすると、上記第１のモードではリフレッシュにより適切なデータ保持が可能であるが、第２のモードではリフレッシュ対象のワード線が増えることにより各メモリセルのリフレッシュ間隔が広くなり、適切なデータ保持ができなくなる恐れがある。
図８に示す構成では、テストモード設定回路１３から供給されるテスト信号ＴＥに応じて、オシレータ１９が出力するリフレッシュタイミング信号の基となる発振周波数を変更するように構成されている。周期設定回路９２は、例えばフューズ回路やラッチ回路等であり、オシレータ９１の発振周期を指定する情報を内部に格納している。周期設定回路９２の格納する発振周期を指定する情報は、第１の経路において直接にそのまま選択回路９４に供給されると共に、第２の経路において設定変更回路９３を介して情報内容が変更された後に選択回路９４に供給される。設定変更回路９３は例えば減算器などであり、入力情報が示す発振周期を短くするように変更し、変更後の短くなった発振周期を示す情報を出力する。
選択回路９４は、テストモード設定回路１３から供給されるテスト信号ＴＥがネゲート状態の場合には、周期設定回路９２から直接にそのまま供給された周期情報をオシレータ９１に供給する。従って、テスト信号ＴＥがネゲート状態の場合には、オシレータ９１が発生するリフレッシュタイミング信号の基となる発振信号の周期は周期設定回路９２に設定される周期となる。
選択回路９４は、テストモード設定回路１３から供給されるテスト信号ＴＥがアサート状態の場合には、周期設定回路９２から設定変更回路９３を介して供給された短い周期を示す周期情報をオシレータ９１に供給する。従って、テスト信号ＴＥがアサート状態の場合には、オシレータ９１が発生するリフレッシュタイミング信号の基となる発振信号の周期は周期設定回路９２に設定される周期よりも短い周期となる。即ち、リフレッシュタイミング信号のパルス間隔は、テスト信号ＴＥがネゲート状態の場合よりも短いパルス間隔となる。これにより、実ワード線及び冗長ワード線の全てを一本ずつ順次選択してリフレッシュする場合であっても、メモリセルにおいて適切にデータ保持することが可能となる。
図９は、本発明によるシステムの構成の一例を示す図である。図９に示すシステムは、図１又は図５の半導体記憶装置（機能搭載メモリ）１０（又は１０Ａ）、メモリ１０１、メモリコントローラ１０２、及びＣＰＵ／ＭＰＵ１０３を含む。半導体記憶装置１０（又は１０Ａ）の動作テストにおいては、ＣＰＵ１０３から半導体記憶装置１０（又は１０Ａ）にモードレジスタ設定することで、実ワード線の本数に等しい数のワード線のみを一本ずつ順次選択してリフレッシュする第１のモードと、実ワード線及び冗長ワード線の全てを一本ずつ順次選択してリフレッシュする第２のモードとの何れかを必要に応じて指定することができる。
図１０は、本発明によるシステムをＳＩＰとして実現した構成の一例を示す図である。図１０のＳＩＰ（System In Package）は、半導体記憶装置（機能搭載メモリ）１０（又は１０Ａ）、ロジック回路１０４、フラッシュメモリ１０５、及びＳＲＡＭ１０６を含む。図１１は、本発明によるシステムをＭＣＰとして実現した構成の一例を示す図である。図１１のＭＣＰ（Multi Chip Package）は、半導体記憶装置（機能搭載メモリ）１０（又は１０Ａ）、フラッシュメモリ１０７、及びＳＲＡＭ１０８を含む。本発明の実施例による半導体記憶装置１０（又は１０Ａ）は、このように様々な形態において使用することが可能である。
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

Claims (8)

  1. 実ワード線及び冗長ワード線を含むメモリセル配列と、
    一定時間間隔で並ぶパルスから構成されるリフレッシュタイミング信号を生成するよう構成されるタイミング信号生成回路と、
    該リフレッシュタイミング信号の各パルスに応答して該実ワード線及び該冗長ワード線の全てを一本ずつ順次選択するよう構成されるリフレッシュ対象選択回路と、
    該タイミング信号生成回路が生成する該リフレッシュタイミング信号のパルス間隔を制御する制御回路
    を含み、該リフレッシュ対象選択回路が順次選択したワード線に対してリフレッシュ動作を実行し、
    該リフレッシュ対象選択回路は、該実ワード線の本数に等しい数のワード線のみを一本ずつ順次選択する第１のモードと、該実ワード線及び該冗長ワード線の全てを一本ずつ順次選択する第２のモードとを切り替え可能に構成され、
    該制御回路は、該第１のモードでは該パルス間隔を第１の間隔に設定し、該第２のモードでは該パルス間隔を該第１の間隔よりも狭い第２の間隔に設定するよう構成される
    ことを特徴とする半導体記憶装置。
  2. 強制冗長指示信号がネゲート状態の場合、冗長アドレスが有効設定されているならばアクセス先を示すアドレスと有効設定された冗長アドレスとの一致又は不一致に応じて該アクセス先を示すアドレスに対応する冗長ワード線又は実ワード線を選択し、冗長アドレスが有効設定されていないならばアクセス先を示すアドレスに対応する実ワード線を選択し、該強制冗長指示信号がアサート状態の場合には該アクセス先を示すアドレスに対応する冗長ワード線又は実ワード線を選択する冗長制御回路を更に含み、
    該リフレッシュ対象選択回路はリフレッシュ対象のワード線アドレスを生成するリフレッシュアドレス生成回路であり、該強制冗長指示信号をネゲート状態に設定してワード線アドレスを順次生成する第１の動作と、該強制冗長指示信号をアサート状態に設定してワード線アドレスを順次生成する第２の動作とを実行するよう構成されることを特徴とする請求項１記載の半導体記憶装置。
  3. 該リフレッシュ対象選択回路は、該第１のモードでは該第１の動作のみを実行し、該第２のモードでは該第１の動作の後に引き続いて該第２の動作を実行するよう構成されることを特徴とする請求項２記載の半導体記憶装置。
  4. 該リフレッシュ対象選択回路は、
    該第１の動作時に活性化され該実ワード線の本数に等しい数のワード線アドレスを生成する第１のカウンタと、
    該第２の動作時に活性化され該冗長ワード線の本数に等しい数のワード線アドレスを生成する第２のカウンタと、
    該強制冗長指示信号を制御するとともに該第１のカウンタと該第２のカウンタとを選択的に活性化する切り替え回路
    を含むことを特徴とする請求項２記載の半導体記憶装置。
  5. 該リフレッシュ対象選択回路は、
    ワード線アドレスを生成するカウンタと、
    該強制冗長指示信号を制御するとともに、該第１の動作において該カウンタに該実ワード線の本数に等しい数のワード線アドレスを生成させ、該第２の動作において該カウンタに該冗長ワード線の本数に等しい数のワード線アドレスを生成させる切り替え回路
    を含むことを特徴とする請求項２記載の半導体記憶装置。
  6. 該リフレッシュ対象選択回路は、複数の該実ワード線及び該冗長ワード線に対して一対一に設けられ、リフレッシュ対象であるワード線を指し示すデータを順次シフト動作により伝搬させる複数のシフトレジスタを含み、該第２のモードにおいて該複数のシフトレジスタの全てに該データを順次伝搬させ、該第１のモードにおいて該複数のシフトレジスタのうちで該実使用されるワード線に対応するもののみに該データを順次伝搬させるよう構成されることを特徴とする請求項１記載の半導体記憶装置。
  7. 複数の該実ワード線及び該冗長ワード線に一対一に対応して設けられる複数のワード線ドライバと、
    複数のワード線デコーダと、
    該実ワード線のうちで欠陥のあるワード線に対応する該ワード線ドライバを避けながら該複数のワード線デコーダを該複数のワード線ドライバに対応づけるシフト情報生成回路
    を更に含むことを特徴とする請求項６記載の半導体記憶装置。
  8. ＣＰＵと、
    メモリ
    を含むシステムであって、該メモリは、
    実ワード線及び冗長ワード線を含むメモリセル配列と、
    一定時間間隔で並ぶパルスから構成されるリフレッシュタイミング信号を生成するよう構成されるタイミング信号生成回路と、
    該リフレッシュタイミング信号の各パルスに応答して該実ワード線及び該冗長ワード線の全てを一本ずつ順次選択するよう構成されるリフレッシュ対象選択回路と、
    該タイミング信号生成回路が生成する該リフレッシュタイミング信号のパルス間隔を制御する制御回路
    を含み、該リフレッシュ対象選択回路が順次選択したワード線に対してリフレッシュ動作を実行し、
    該リフレッシュ対象選択回路は、該実ワード線の本数に等しい数のワード線のみを一本ずつ順次選択する第１のモードと、該実ワード線及び該冗長ワード線の全てを一本ずつ順次選択する第２のモードとを切り替え可能に構成され、
    該制御回路は、該第１のモードでは該パルス間隔を第１の間隔に設定し、該第２のモードでは該パルス間隔を該第１の間隔よりも狭い第２の間隔に設定するよう構成される
    ことを特徴とするシステム。
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