KR100748460B1 - 반도체 메모리 및 그 제어방법 - Google Patents

반도체 메모리 및 그 제어방법 Download PDF

Info

Publication number
KR100748460B1
KR100748460B1 KR1020060076946A KR20060076946A KR100748460B1 KR 100748460 B1 KR100748460 B1 KR 100748460B1 KR 1020060076946 A KR1020060076946 A KR 1020060076946A KR 20060076946 A KR20060076946 A KR 20060076946A KR 100748460 B1 KR100748460 B1 KR 100748460B1
Authority
KR
South Korea
Prior art keywords
address
refresh
cell
normal
output
Prior art date
Application number
KR1020060076946A
Other languages
English (en)
Inventor
김생환
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060076946A priority Critical patent/KR100748460B1/ko
Priority to US11/819,868 priority patent/US7602661B2/en
Application granted granted Critical
Publication of KR100748460B1 publication Critical patent/KR100748460B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/783—Masking faults in memories by using spares or by reconfiguring using programmable devices with refresh of replacement cells, e.g. in DRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation

Landscapes

  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

본 발명은 복수개의 일반 셀 및 상기 일반 셀 중에서 불량이 발생한 셀을 대체하기 위한 여분 셀을 갖는 반도체 메모리로서, 리프레시 어드레스를 카운팅하는 리프레시 어드레스 카운팅 수단, 상기 리프레시 어드레스 또는 노멀 어드레스를 프리 디코딩하는 제 1 프리 디코딩 수단, 상기 노멀 어드레스를 프리 디코딩하는 제 2 프리 디코딩 수단, 리프레시 신호의 입력에 따라 상기 제 2 프리 디코딩 수단의 출력을 차단하는 출력 제어수단, 및 상기 제 2 프리 디코딩 수단에서 출력된 어드레스의 리패어 여부를 판단하는 리패어 셋을 포함한다.
리프레시, 리패어, 여분 셀,

Description

반도체 메모리 및 그 제어방법{Semiconductor Memory and Controlling Method of the same}
도 1은 종래의 기술에 따른 반도체 메모리의 구성을 나타낸 블록도,
도 2는 도 1의 리패어 셋의 구성을 나타낸 회로도,
도 3은 본 발명에 따른 반도체 메모리의 구성을 나타낸 블록도,
도 4는 도 3의 출력 제어부의 구성을 나타낸 회로도,
도 5는 도 3의 리패어 셋의 구성을 나타낸 회로도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100: 셀 블록 200: 리프레시 어드레스 카운터
300: 제 1 프리 디코더 400: 제 2 프리 디코더
410: 출력 제어부 500: 리패어 셋
600: 디코더 700: 신호 조합부
본 발명은 반도체 메모리에 관한 것으로서, 특히 반도체 메모리 및 그 제어방법에 관한 것이다.
모든 휘발성 반도체 메모리는 시간이 지남에 따라 셀에 저장된 데이터 값을 유지할 수 없으므로, 셀에 저장된 데이터 값을 유지시킬 수 있도록 주기적인 리프레시(refresh) 동작이 필수적이다.
또한 반도체 메모리는 복수개의 일반 셀을 포함하는 셀 블록(Cell Block)을 구비하고 있으며, 일반 셀 중에서 불량이 발생된 셀을 리패어(Repair)할 수 있도록 여분 셀(Redundant Cell) 또한 구비하고 있다.
따라서 정상적인 반도체 메모리 동작시 셀 블록에 구비된 일반 셀을 액티브시킬 것인지, 아니면 리패어가 이루어짐에 따른 여분 셀을 액티브시킬 것인지 판단하기 위한 구성도 필수적이다.
종래의 기술에 따른 반도체 메모리는 도 1에 도시된 바와 같이, 리프레시 어드레스 카운터(20), 프리 디코더(Pre-Decoder)(30), 리패어 셋(40), 및 디코더(50)를 포함한다.
상기 리프레시 어드레스 카운터(20)는 리프레시 신호(이하, REF)가 인에이블되면 리프레시 어드레스(이하, RA)를 카운트한다.
상기 프리 디코더(30)는 상기 RA와, 리드 또는 라이트 명령에 해당하는 셀을 액티브 시키기 위한 노멀 어드레스(이하, NA)를 프리 디코딩한다.
이때 RA는 셀 블록들의 셀(X00 ~ X1N)을 순차적으로 액티브시킬 수 있도록 어드레스 카운팅이 이루어진다.
상기 리패어 셋(40)은 그 수가 회로설계 또는 여분 셀의 수에 따라 달라질 수 있다. 도 1의 경우 전체 셀 블록 중에서 두 개 만을 도시한 것이고, 여분 셀을 셀 블록 마다 상하에 형성한 경우로서, 그에 따라 리패어 셋 또한 셀 블록마다 두 개씩 구비된 예를 든 것이다.
상기 모든 리패어 셋(40)의 구성은 동일하며, 도 2에 도시된 바와 같다. 즉, 소오스에 전원단이 연결되고 게이트에 프리차지 신호(이하, PCG)를 입력받는 제 1 트랜지스터, 상기 프리 디코더(30)의 출력 중 자신이 담당하는 여분 셀과 관련된 출력을 게이트에 입력받는 복수개의 제 2 트랜지스터, 일단이 상기 제 1 트랜지스터의 드레인과 공통 연결되고 타단이 상기 복수개의 제 2 트랜지스터와 각각 연결된 복수개의 퓨즈(F), 제 1 및 제 2 인버터로 이루어져 상기 최종 퓨즈(F)의 일단과 연결된 버퍼, 및 게이트에 상기 제 1 인버터의 출력을 입력받고 소오스에 전원단이 연결되며 드레인이 상기 제 1 인버터의 입력단에 연결된 제 3 트랜지스터를 포함한다. 이때 제 1 인버터와 제 3 트랜지스터가 래치로 동작한다.
상기 리패어 셋(40)은 상기 PCG에 따라 노드 1을 하이 레벨로 프리차지 시키고, 상기 제 1 인버터와 제 3 트랜지스터로 이루어진 래치에 의해 하이 레벨이 유지된다. 이후 입력되는 프리 디코더(30)의 출력 즉, 어드레스(A0 ~ An)가 리패어된 어드레스가 아닐 경우, 해당 퓨즈(F)가 컷팅되지 않았으므로 상기 노드 1 레벨을 접지시켜 로우로 만든다. 즉, 리던던트 인에이블 신호(이하, REDEN)를 디스에이블시킨다.
한편, 입력되는 프리 디코더(30)의 출력이 리패어된 어드레스일 경우, 해당 퓨즈(F)가 컷팅된 상태이므로 상기 노드 1 레벨을 로우로 만들지 못하고, 상기 REDEN은 하이 즉, 인에이블 상태로 유지된다.
상기 REDEN은 여분 셀(S0 ~ S3)에 출력되며, 상기 REDEN이 인에이블되면 해당 여분 셀이 액티브된다.
상기 디코더(50)는 상기 프리 디코더(30)의 출력을 디코딩하여 그에 해당하는 로우 어드레스를 인에이블시켜 자신에 해당하는 셀 블록에 출력한다.
이때 디코더(50)는 상기 REDEN이 인에이블된 경우, 프리 디코더(30)의 출력을 디코딩한 로우 어드레스를 디스에이블시킨다.
상기 디코더(50)는 리패어 셋(40)과 동일한 어드레스를 입력받아 동작하고 있다. 따라서 REDEN이 인에이블되면 자신이 출력하여 액티브 시키고자 하는 셀이 여분 셀로 리패어된 상태이므로, 로우 어드레스를 디스에이블시키는 것이다.
결국, 상술한 기술에 따르면 노멀 동작은 물론이고 리프레시 동작시에도 리패어 셋이 항상 동작하게 된다.
따라서 종래의 기술에 따른 반도체 메모리는 필수적이며 주기적으로 반복되는 리프레시 동작시 리패어 셋이 항상 동작하므로 리프레시 전류를 크게 증가시키는 문제점이 있다. 또한 리프레시 전류는 반도체 메모리에 있어 상당한 부분을 차지하는 전류 소모 항목이므로 전류 소비 문제는 물론이고 반도체 메모리 자체의 신뢰성 또한 저하시키게 된다.
본 발명은 상술한 종래의 문제점을 해결하기 위하여 안출한 것으로서, 리프레시 전류를 최소화할 수 있도록 한 반도체 메모리 및 그 제어방법을 제공함에 그 목적이 있다.
본 발명에 따른 반도체 메모리는 복수개의 일반 셀 및 상기 일반 셀 중에서 불량이 발생한 셀을 대체하기 위한 여분 셀을 갖는 반도체 메모리로서, 리프레시 어드레스를 카운팅하는 리프레시 어드레스 카운팅 수단; 상기 리프레시 어드레스 또는 노멀 어드레스를 프리 디코딩하는 제 1 프리 디코딩 수단; 상기 노멀 어드레스를 프리 디코딩하는 제 2 프리 디코딩 수단; 리프레시 신호의 입력에 따라 상기 제 2 프리 디코딩 수단의 출력을 차단하는 출력 제어수단; 및 상기 제 2 프리 디코딩 수단에서 출력된 어드레스의 리패어 여부를 판단하는 리패어 셋을 포함함을 특징으로 한다.
본 발명에 따른 반도체 메모리의 제어방법은 복수개의 일반 셀, 상기 일반 셀 중에서 불량이 발생한 셀을 대체하기 위한 여분 셀, 자신에게 입력된 어드레스가 리패어된 어드레스인지 판단하기 위한 리패어 셋, 및 디코더를 갖는 반도체 메모리의 제어방법으로서, 리프레시 신호 입력여부를 판단하는 단계; 상기 리프레시 신호가 입력되지 않으면 상기 리페어 셋 및 디코더로 어드레스가 입력되도록 하여 상기 일반 셀 또는 여분 셀에 대한 액티브 동작을 수행하는 단계; 및 상기 리프레시 신호가 입력되면 상기 리패어 셋으로 상기 어드레스가 입력되는 것을 차단하고 상기 디코더로 어드레스가 입력되도록 하여 상기 일반 셀 및 여분 셀에 대한 액티브 동작을 수행하는 단계를 포함함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리 및 그 제어방법의 바람직한 실시예를 설명하면 다음과 같다.
도 3은 본 발명에 따른 반도체 메모리의 구성을 나타낸 블록도, 도 4는 도 3의 출력 제어부의 구성을 나타낸 회로도, 도 5는 도 3의 리패어 셋의 구성을 나타낸 회로도이다.
본 발명에 따른 반도체 메모리는 도 3에 도시된 바와 같이, 복수개의 일반 셀 및 상기 일반 셀 중에서 불량이 발생한 셀을 대체하기 위한 여분 셀을 갖는 반도체 메모리의 액티브 제어장치로서, 리프레시 어드레스(이하, RA)를 카운팅하는 리프레시 어드레스 카운터(200), 상기 RA 또는 노멀 어드레스(이하, NA)를 프리 디코딩하는 제 1 프리 디코더(300), 상기 NA를 프리 디코딩하는 제 2 프리 디코더(400), 리프레시 신호(이하, REF)의 입력에 따라 상기 제 2 프리 디코더(400)의 출력을 차단하는 출력 제어부(410), 상기 제 2 프리 디코더(400)에서 출력된 어드레스의 리패어 여부를 판단하는 리패어 셋(500), 상기 제 1 프리 디코더(300)의 출력을 디코딩하여 상기 리패어 셋(500)의 출력에 따라 인에이블시키는 디코더(600), 및 상기 리패어 셋(500)과 디코더(600)의 출력을 조합하여 상기 여분 셀로 출력하는 신호 조합부(700)을 포함한다.
상기 리프레시 어드레스 카운터(200)는 상기 일반 셀 및 여분 셀 모두를 정해진 순서에 따라 액티브시키기 위한 리프레시 어드레스 카운팅 동작을 수행하도록 구성된다. 즉, 일반 셀(X00 ~ X1N)을 순차적으로 액티브 시키기 위한 어드레스를 카운트하고, 여분 셀(S0 ~ S3)을 순차적으로 액티브 시키기 위한 어드레스를 카운트하는 동작을 반복한다.
상기 제 1 프리 디코더(300)는 상기 RA, NA 및 리프레시 신호(이하, REF)를 프리 디코딩한다. 본 발명에서는 리프레시 동작시 제 1 프리 디코더(300)가 종래와 달리 일반 셀 및 여분 셀의 액티브를 위한 어드레스를 디코딩해야 하므로 상기 REF를 추가 어드레스로 사용하는 것이다.
상기 제 2 프리 디코더(400)는 본 발명이 리프레시 동작시 리패어 셋(500)을 통한 리패어 판단을 수행하지 않도록 구성되므로 RA가 필요없다. 따라서 NA만을 입력받아 노멀 동작시에만 리패어 판단을 위한 어드레스 프리 디코딩을 수행한다.
상기 출력 제어부(410)는 도 4에 도시된 바와 같이, REF의 입력에 따라 상기 제 2 프리 디코더(400)의 출력을 차단하는 복수개의 논리소자 즉, 노아 게이트로 구성된다. 이는 제 2 프리 디코더(400)의 출력을 차단하여 리프레시 동작시 리패어 셋(500)이 동작하지 않도록 하기 위함이다.
상기 리패어 셋(500)은 도 5에 도시된 바와 같이, 게이트에 프리차지 신호(이하, PCG)를 입력받고 소오스에 전원단이 연결된 제 1 트랜지스터(M11), 상기 제 2 프리 디코더(400)의 출력 중 자신이 담당하는 여분 셀과 관련된 출력을 게이트에 입력받는 복수개의 제 2 트랜지스터, 및 일단이 상기 제 1 트랜지스터(M11)의 드레인과 공통 연결되고 타단이 상기 복수개의 제 2 트랜지스터와 각각 연결된 복수개의 퓨즈(F), 제 1 및 제 2 인버터(IV11, IV12)로 이루어져 최종 퓨즈(F)의 일단과 연결된 버퍼, 및 게이트에 상기 제 1 인버터(IV11)의 출력을 입력받고 소오스에 전원단이 연결되며 드레인이 상기 제 1 인버터(IV11)의 입력단에 연결된 제 3 트랜지스터(M12)를 포함한다. 이때 제 1 인버터(IV11)와 제 3 트랜지스터(M12)가 래치로 동작한다.
상기 리패어 셋(500)은 상기 PCG에 따라 노드 1을 하이 레벨로 프리차지 시키고, 상기 제 1 인버터(IV11)와 제 3 트랜지스터(M12)로 이루어진 래치에 의해 하이 레벨이 유지된다. 이후 입력되는 제 2 프리 디코더(400)의 출력 즉, 어드레스(A0’~ An’)가 리패어된 어드레스가 아닐 경우, 해당 퓨즈(F)가 컷팅되지 않았으므로 상기 노드 1 레벨을 접지시켜 로우로 만든다. 즉, 리던던트 인에이블 신호(이하, REDEN)를 디스에이블시킨다.
한편, 입력되는 제 2 프리 디코더(400)의 출력이 리패어된 어드레스일 경우, 해당 퓨즈(F)가 컷팅된 상태이므로 상기 노드 1 레벨을 로우로 만들지 못하여, 상기 REDEN이 하이 즉, 인에이블 상태로 유지된다.
상기 신호 조합부(700)는 상기 리패어 셋(500)의 출력과 상기 디코더(600)의 출력을 논리합하여 출력하는 논리소자 즉, 오아 게이트를 포함한다.
이와 같이 구성된 본 발명에 따른 반도체 메모리의 제어방법을 설명하면 다음과 같다.
먼저, 노멀 동작시 액티브 과정을 설명하면 다음과 같다.
노멀 동작에 따른 NA가 입력되면 제 1 프리 디코더(300) 및 제 2 프리 디코더(400)가 이를 프리 디코딩하여 각각 디코더(600)와 리패어 셋(500)으로 출력한다.
이어서 리패어 셋(500)은 제 2 프리 디코더(400)에서 출력된 어드레스가 리패어된 어드레스이면 즉, 어드레스에 해당하는 퓨즈가 컷팅된 상태이면 REDEN을 하이로 인에이블시키고, 그렇지 않으면 로우로 디스에이블시킨다.
한편, 디코더(600)는 제 1 프리 디코더(400)에서 출력된 어드레스를 다시 디코딩하여 상기 REDEN이 디스에이블된 경우 출력하고, 상기 디코더(600)의 출력에 해당하는 일반 셀의 액티브가 이루어진다.
한편, REDEN이 인에이블된 경우, 상기 디코더(600)의 출력은 차단되고 상기REDEN가 신호 조합부(700)를 통해 리패어된 여분 셀로 출력되고, 그에 따라 리패어된 여분 셀의 액티브가 이루어진다.
다음으로, 리프레시 동작시 액티브 과정을 설명하면 다음과 같다.
REF가 인에이블되면 리프레시 어드레스 카운터(200)가 일반 셀 그리고 여분 셀 순으로 액티브 시키기 위한 RA를 출력한다.
상기 RA가 입력되면 제 1 프리 디코더(300)가 상기 RA와 추가 어드레스인 REF를 프리 디코딩하여 디코더(600)로 출력한다.
상기 출력 제어부(410)는 상기 REF가 하이로 인에이블되었으므로 모든 노아 게이트의 출력이 로우를 유지하여 상기 제 2 프리 디코더(400)의 출력을 차단한다.
이때 제 2 프리 디코더(400)는 RA가 입력되지 않으므로 프리 디코딩 동작을 수행하지 않는다. 다만 혹시라도 발생할 수 있는 출력 레벨 천이를 상기 출력 제어부(410)를 통해 완벽하게 방지하는 것이다.
따라서 리패어 셋(500)의 동작도 중지된다.
그리고 디코더(600)는 상기 제 1 프리 디코더(300)의 출력을 디코딩하여 일반 셀(X00 ~ X1N)을 순서대로 액티브 시키고, 일반 셀(X00 ~ X1N)에 대한 액티브 과정이 끝난 후 여분 셀(S0 ~ S3)을 순서대로 액티브 시킨다.
즉, 리프레시 동작시에는 리패어 셋(500)의 동작과 상관없이 일반 셀 및 여분 셀에 대한 액티브 동작을 디코더(600)에서 직접 수행하도록 한 것이다. 이는 여분 셀의 수는 일반 셀에 비해 현저히 적으므로 리패어 여부에 상관없이 모든 셀에 대한 리프레시를 수행하는 것이, 기존의 리프레시 동작에서 리패어 셋(500)을 통해 여분 셀에 대한 액티브를 수행하는 것에 비해 전류 소모를 크게 줄일 수 있기 때문이다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리 및 그 제어방법은 셀의 리패어를 판단하는 구성을 리프레시 동작시 디스에이블시키므로 리프레시 전류를 최소화하고 나아가 소비전류 감소에 따른 반도체 메모리의 신뢰성을 크게 향상시킬 수 있다.

Claims (18)

  1. 복수개의 일반 셀 및 상기 일반 셀 중에서 불량이 발생한 셀을 대체하기 위한 여분 셀을 갖는 반도체 메모리로서,
    리프레시 어드레스를 카운팅하는 리프레시 어드레스 카운팅 수단;
    상기 리프레시 어드레스 또는 노멀 어드레스를 프리 디코딩하는 제 1 프리 디코딩 수단;
    상기 노멀 어드레스를 프리 디코딩하는 제 2 프리 디코딩 수단;
    리프레시 신호의 입력에 따라 상기 제 2 프리 디코딩 수단의 출력을 차단하는 출력 제어수단; 및
    상기 제 2 프리 디코딩 수단에서 출력된 어드레스의 리패어 여부를 판단하는 리패어 셋을 포함하는 반도체 메모리.
  2. 제 1 항에 있어서,
    상기 리프레시 어드레스 카운팅 수단은
    상기 일반 셀 및 여분 셀 모두를 정해진 순서에 따라 액티브시키기 위한 리프레시 어드레스 카운팅 동작을 수행하도록 구성됨을 특징으로 하는 반도체 메모리.
  3. 제 1 항에 있어서,
    상기 리프레시 어드레스 카운팅 수단은
    상기 일반 셀을 모두 액티브 시킨 후 여분 셀을 액티브 시키는 순서에 따라 리프레시 어드레스 카운팅 동작을 수행하도록 구성됨을 특징으로 하는 반도체 메모리.
  4. 제 1 항에 있어서,
    상기 제 1 프리 디코딩 수단은
    상기 리프레시 어드레스와 노멀 어드레스 이외에 추가적인 어드레스 비트를 입력받아 프리 디코딩을 수행하도록 구성됨을 특징으로 하는 반도체 메모리.
  5. 제 4 항에 있어서,
    상기 추가적인 어드레스 비트는 리프레시 신호인 것을 특징으로 하는 반도체 메모리.
  6. 제 1 항에 있어서,
    상기 출력 제어수단은
    상기 제 2 프리 디코딩 수단의 출력을 제 1 입력단에 입력받고 제 2 입력단에 공통적으로 리프레시 신호를 입력받는 복수개의 논리소자를 포함하는 것을 특징으로 하는 반도체 메모리.
  7. 제 1 항에 있어서,
    상기 리패어 셋은
    소오스에 전원단이 연결된 제 1 트랜지스터,
    상기 제 2 프리 디코딩 수단의 출력 중 자신이 담당하는 여분 셀과 관련된 출력을 게이트에 입력받는 복수개의 제 2 트랜지스터, 및
    일단이 상기 제 1 트랜지스터의 드레인과 공통 연결되고 타단이 상기 복수개의 제 2 트랜지스터와 각각 연결된 복수개의 퓨즈를 포함하는 것을 특징으로 하는 반도체 메모리.
  8. 제 1 항에 있어서,
    상기 제 1 프리 디코딩 수단의 출력을 디코딩하여 상기 리패어 셋의 출력에 따라 인에이블시키는 디코딩 수단; 및
    상기 리패어 셋과 상기 디코딩 수단의 출력을 조합하여 상기 여분 셀로 출력하는 신호 조합수단을 더 포함하는 것을 특징으로 하는 반도체 메모리.
  9. 제 8 항에 있어서,
    상기 신호 조합수단은
    상기 리패어 셋의 출력과 상기 디코딩 수단의 출력을 논리합하여 출력하는 논리소자를 포함하는 것을 특징으로 하는 반도체 메모리.
  10. 복수개의 일반 셀, 상기 일반 셀 중에서 불량이 발생한 셀을 대체하기 위한 여분 셀, 자신에게 입력된 어드레스가 리패어된 어드레스인지 판단하기 위한 리패어 셋, 및 디코더를 갖는 반도체 메모리의 제어방법으로서,
    리프레시 신호 입력여부를 판단하는 단계;
    상기 리프레시 신호가 입력되지 않으면 상기 리페어 셋 및 디코더로 어드레스가 입력되도록 하여 상기 일반 셀 또는 여분 셀에 대한 액티브 동작을 수행하는 단계; 및
    상기 리프레시 신호가 입력되면 상기 리패어 셋으로 상기 어드레스가 입력되는 것을 차단하고 상기 디코더로 어드레스가 입력되도록 하여 상기 일반 셀 및 여분 셀에 대한 액티브 동작을 수행하는 단계를 포함하는 반도체 메모리의 제어방법.
  11. 제 10 항에 있어서,
    상기 일반 셀 또는 여분 셀에 대한 액티브 동작은 노멀 어드레스 입력시 이루어짐을 특징으로 하는 반도체 메모리의 제어방법.
  12. 제 10 항에 있어서,
    상기 일반 셀 및 여분 셀에 대한 액티브 동작은 리프레시 어드레스 입력시 이루어짐을 특징으로 하는 반도체 메모리의 제어방법.
  13. 제 12 항에 있어서,
    상기 리프레시 어드레스는 상기 일반 셀 및 여분 셀 모두를 정해진 순서에 따라 액티브시키도록 순차적으로 입력됨을 특징으로 하는 반도체 메모리의 제어방법.
  14. 제 12 항에 있어서,
    상기 리프레시 어드레스는 상기 일반 셀을 모두 액티브 시킨 후 여분 셀을 액티브 시키는 순서로 입력됨을 특징으로 하는 반도체 메모리의 제어방법.
  15. 복수개의 일반 셀 및 상기 일반 셀 중에서 불량이 발생한 셀을 대체하기 위한 여분 셀을 갖는 반도체 메모리의 제어방법으로서,
    노멀 어드레스가 입력되면 리패어 판단을 수행하고 그 판단결과에 따라 상기 노멀 어드레스를 디코딩한 결과에 해당하는 상기 일반 셀을 액티브 시키거나 상기 여분 셀을 액티브 시키는 단계; 및
    리프레시 어드레스가 입력되면 상기 리패어 판단을 수행하지 않고 상기 리프레시 어드레스를 디코딩하여 일반 셀과 여분 셀 모두를 정해진 순서에 따라 액티브 시키는 단계를 포함하는 반도체 메모리의 제어방법.
  16. 제 15 항에 있어서,
    상기 리프레시 어드레스를 디코딩하는 단계는
    상기 리프레시 어드레스 이외에 추가적인 어드레스를 포함하여 디코딩하는 단계인 것을 특징으로 하는 반도체 메모리의 제어방법.
  17. 제 16 항에 있어서,
    상기 추가적인 어드레스는 리프레시 신호인 것을 특징으로 하는 반도체 메모리의 제어방법.
  18. 제 15 항에 있어서,
    리프레시 신호를 이용하여 상기 리패어 판단을 수행하는 구성의 동작을 중지시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리의 제어방법.
KR1020060076946A 2006-08-16 2006-08-16 반도체 메모리 및 그 제어방법 KR100748460B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020060076946A KR100748460B1 (ko) 2006-08-16 2006-08-16 반도체 메모리 및 그 제어방법
US11/819,868 US7602661B2 (en) 2006-08-16 2007-06-29 Semiconductor memory apparatus and method of controlling the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060076946A KR100748460B1 (ko) 2006-08-16 2006-08-16 반도체 메모리 및 그 제어방법

Publications (1)

Publication Number Publication Date
KR100748460B1 true KR100748460B1 (ko) 2007-08-13

Family

ID=38602610

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060076946A KR100748460B1 (ko) 2006-08-16 2006-08-16 반도체 메모리 및 그 제어방법

Country Status (2)

Country Link
US (1) US7602661B2 (ko)
KR (1) KR100748460B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120135642A (ko) * 2011-06-07 2012-12-17 에스케이하이닉스 주식회사 워드라인 구동신호 제어 회로 및 이를 구비하는 반도체 메모리 장치와 워드라인 구동 방법
KR102088343B1 (ko) * 2014-02-05 2020-03-12 삼성전자주식회사 반도체 메모리 장치
KR102464304B1 (ko) * 2016-05-13 2022-11-08 에스케이하이닉스 주식회사 반도체 장치
KR20180118379A (ko) * 2017-04-21 2018-10-31 에스케이하이닉스 주식회사 리페어 회로를 포함하는 메모리 장치, 및 그의 동작 방법
EP3662474B1 (en) * 2017-07-30 2023-02-22 NeuroBlade Ltd. A memory-based distributed processor architecture

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR900015141A (ko) * 1989-03-14 1990-10-26 강진구 반도체 메모리 장치
KR20000005594A (ko) * 1998-06-08 2000-01-25 다니구찌 이찌로오, 기타오카 다카시 디스터브리프레시테스트회로를포함하는반도체기억장치
JP2002032986A (ja) 2000-03-08 2002-01-31 Nec Corp 半導体記憶装置
KR20030047029A (ko) * 2001-12-07 2003-06-18 주식회사 하이닉스반도체 반도체 메모리 소자의 리프레쉬장치 및 그것의 리프레쉬방법
KR20050068367A (ko) * 2003-12-30 2005-07-05 주식회사 하이닉스반도체 효율적으로 에러셀을 리페어 할 수 있는 반도체 메모리 장치

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR900001514B1 (ko) 1987-05-30 1990-03-12 재단법인 한국동력자원연구소 다공성 미생물 고정막에 의한 속성 발효방법
JP2001126471A (ja) 1999-10-27 2001-05-11 Mitsubishi Electric Corp 半導体集積回路
JP4187084B2 (ja) * 2001-07-31 2008-11-26 株式会社ルネサステクノロジ 半導体メモリ
US6693837B2 (en) 2002-04-23 2004-02-17 Micron Technology, Inc. System and method for quick self-refresh exit with transitional refresh
JP2003323798A (ja) * 2002-04-26 2003-11-14 Fujitsu Ltd 半導体記憶装置、およびその制御方法
JP2004063023A (ja) * 2002-07-30 2004-02-26 Renesas Technology Corp 半導体記憶装置
KR100605606B1 (ko) 2003-05-29 2006-07-28 주식회사 하이닉스반도체 반도체 메모리 장치의 동기식 셀프 리프레쉬 제어 방법 및제어 회로
JP2005116106A (ja) * 2003-10-09 2005-04-28 Elpida Memory Inc 半導体記憶装置とその製造方法
JP4478974B2 (ja) 2004-01-30 2010-06-09 エルピーダメモリ株式会社 半導体記憶装置及びそのリフレッシュ制御方法
KR100573831B1 (ko) 2004-03-03 2006-04-26 주식회사 하이닉스반도체 안정적으로 셀프리프레쉬모드의 진입 및 탈출을 수행하는반도체 메모리 소자
US7088633B2 (en) 2004-05-27 2006-08-08 Qualcomm Incorporated Method and system for providing seamless self-refresh for directed bank refresh in volatile memories
JP4191100B2 (ja) 2004-06-18 2008-12-03 エルピーダメモリ株式会社 半導体記憶装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR900015141A (ko) * 1989-03-14 1990-10-26 강진구 반도체 메모리 장치
KR20000005594A (ko) * 1998-06-08 2000-01-25 다니구찌 이찌로오, 기타오카 다카시 디스터브리프레시테스트회로를포함하는반도체기억장치
JP2002032986A (ja) 2000-03-08 2002-01-31 Nec Corp 半導体記憶装置
KR20030047029A (ko) * 2001-12-07 2003-06-18 주식회사 하이닉스반도체 반도체 메모리 소자의 리프레쉬장치 및 그것의 리프레쉬방법
KR20050068367A (ko) * 2003-12-30 2005-07-05 주식회사 하이닉스반도체 효율적으로 에러셀을 리페어 할 수 있는 반도체 메모리 장치

Also Published As

Publication number Publication date
US7602661B2 (en) 2009-10-13
US20080043549A1 (en) 2008-02-21

Similar Documents

Publication Publication Date Title
US6445628B1 (en) Row redundancy in a content addressable memory
KR100745074B1 (ko) 반도체 장치
US7187607B2 (en) Semiconductor memory device and method for manufacturing same
US6275426B1 (en) Row redundancy for content addressable memory
JP2732824B2 (ja) 不揮発性半導体メモリの行冗長回路
US20150043288A1 (en) Semiconductor memory device having fuse cell array
US7760579B2 (en) Flash memory device and block selection circuit thereof
KR100748460B1 (ko) 반도체 메모리 및 그 제어방법
JP2000030463A (ja) 同期型半導体記憶装置
CN105513646B (zh) 修复电路及包括修复电路的半导体存储器件
US8023354B2 (en) Semiconductor memory device including a fuse set and a current controlling unit
JPH10172295A (ja) 冗長セルアレーを有する半導体メモリ装置
KR20050101877A (ko) 반도체 메모리 장치 및 그 구동 방법
US7099209B2 (en) Semiconductor memory device having repair circuit
KR20180022140A (ko) 메모리 장치 및 이를 포함하는 시스템
US8068381B2 (en) Cache memory
US6262923B1 (en) Semiconductor memory device with redundancy function
KR101163086B1 (ko) 반도체 메모리 장치의 리프레쉬 제어 회로
JPH11110996A (ja) 半導体記憶装置
US8520456B2 (en) Semiconductor memory apparatus for reducing current consumption
JP5263015B2 (ja) 半導体メモリ
KR100821582B1 (ko) 반도체 메모리 장치 및 그 리던던시 제어방법
KR100948271B1 (ko) 캐쉬 메모리
KR100206720B1 (ko) 스피드 로스를 방지하기 위한 반도체 메모리장치의 디셀렉트 신호 제공방법
KR20030053559A (ko) 반도체 메모리 장치의 복구 회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110726

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20120720

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee