KR100512059B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 난-샐리사이드 지역과 샐리사이드 지역이 공존하는 소자에서, 난-샐리사이드 지역의 소오스/드레인 콘택 부분과 같은 특정 부분에 금속-실리사이드층을 형성할 때 실리사이드 방지막의 두께를 조절하여 소오스/드레인 콘택 부분의 애스팩트 비를 조절함에 의해 소오스/드레인 콘택 부분에 증착되는 실리사이드 형성용 금속층이 샐리사이드 지역에 증착되는 두께의 70 % 이하로 증착되도록 하므로, 후속 급속 열처리로 특정 부분에 형성되는 금속-실리사이드층의 가장 두꺼운 부분이 샐리사이드 지역에 형성되는 금속-실리사이드층의 두께와 유사하거나 얇게되어 특정 부분에서의 접합부 누설 전류 열화를 방지할 수 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 난-샐리사이드(non-salicide) 지역과 샐리사이드 지역이 공존하는 반도체 소자 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 제조 공정에서 특히, 로직(logic) 소자 제조 공정에서는 소자의 동작 속도가 매우 중요한 요소로 작용하기 때문에 저항 감소를 위해 금속-실리사이드층을 적용하고 있다. 이러한 금속-실리사이드층은 실리사이드 형성용 금속층을 증착하고 열 공정을 실시하는 샐리사이드(salicide; self aligned silicide) 공정으로 형성한다. 그런데, 로직 소자에서는 금속-실리사이드층을 필요로 하는 지역뿐만 아니라 회로 구성에 필요한 저항체를 형성하기 위해 금속-실리사이드층이 없는 지역도 동시에 형성할 필요가 있다. 이와 같이 금속-실리사이드층이 필요로 하는 지역은 샐리사이드 공정이 적용되어야 하므로 샐리사이드 지역이라 칭하고, 금속-실리사이드층을 형성할 수 없는 지역은 샐리사이드 공정이 적용되지 않으므로 난-샐리사이드 지역이라 칭한다.
샐리사이드 지역과 난-샐리사이드 지역이 공존하는 웨이퍼 상에서 샐리사이드 공정을 진행하기 위해서는 실리사이드 형성용 금속층을 증착하기 전에 웨이퍼 전면에 실리사이드 방지막을 형성하고, 포토리소그라피 공정 및 식각 공정으로 샐리사이드 지역에 존재하는 실리사이드 방지막은 모두 제거하고, 난-샐리사이드 지역에 존재하는 실리사이드 방지막을 남긴다. 이와 같이 난-샐리사이드 지역에 실리사이드 방지막이 존재하는 상태에서 샐리사이드 공정을 진행하여 샐리사이드 지역에 금속-실리사이드층을 형성한다.
그런데, 난-샐리사이드 지역은 공정상 필요에 의해 금속-실리사이드층을 형성하지 않을 뿐 트랜지스터와 같은 소자의 성능 향상을 위해서는 금속-실리사이드층을 필요로 하는 특정 부분들이 있다. 특정 부분들은 예를 들어, 난-샐리사이드 지역에 형성되는 트랜지스터의 소오스/드레인 영역과 같이 콘택 저항을 낮추기 위해 금속-실리사이드층이 필요한 부분들을 칭한다. 소오스/드레인 영역의 콘택 부분에 금속-실리사이드층을 형성하기 위해서는 포토리소그라피 공정 및 식각 공정으로 샐리사이드 지역에 존재하는 실리사이드 방지막은 모두 제거할 때, 난-샐리사이드 지역의 콘택 부분의 실리사이드 방지막도 제거하여 난-샐리사이드 지역의 소오스/드레인 영역이 노출되는 콘택홀을 형성해야 한다. 콘택홀이 형성된 상태에서 실리사이드 형성용 금속층을 증착하여 샐리사이드 공정을 진행한다. 샐리사이드 공정에 의해 샐리사이드 지역의 소오스/드레인 영역의 표면 및 게이트 전극의 표면에 금속-실리사이드층이 형성되고, 동시에 난-샐리사이드 지역의 콘택홀 저면을 이루는 소오스/드레인 영역의 표면에도 금속 실리사이드층이 형성된다. 샐리사이드 지역에 형성된 금속-실리사이드층의 두께는 전체적으로 균일하였으나, 난-샐리사이드 지역에 형성된 금속-실리사이드층의 두께는 콘택홀 가장자리 부분에서 필요 이상으로 두껍게 형성되어 접합부 누설 전류의 열화를 발생시키는 문제를 야기시키고 있다.
따라서, 본 발명은 난-샐리사이드 지역과 샐리사이드 지역이 공존하는 소자에서, 난-샐리사이드 지역의 소오스/드레인 콘택 부분과 같은 특정 부분에 형성되는 금속-실리사이드층의 가장 두꺼운 부분이 샐리사이드 지역에 형성되는 금속-실리사이드층의 두께와 유사하거나 얇게 형성하여 특정 부분에서의 접합부 누설 전류 열화를 방지할 수 있는 반도체 소자의 제조 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 제조 방법은 난-샐리사이드 지역 및 샐리사이드 지역 각각에 트랜지스터가 형성된 반도체 기판 상에 실리사이드 방지막을 형성하는 단계; 실리사이드 방지막의 일부분을 제거하고, 이로 인하여 샐리사이드 지역은 모두 노출되며, 난-샐리사이드 지역에는 특정 부분이 노출되는 적어도 2.0의 애스팩트 비를 갖는 콘택홀이 형성되는 단계; 콘택홀이 형성된 실리사이드 방지막을 포함한 전체 구조 상부 표면을 따라 실리사이드 형성용 금속층을 형성하는 단계; 및 제 1 열처리 공정을 실시하고, 제 1 열처리 공정 동안 미반응된 실리사이드 형성용 금속층을 제거하고, 제 2 열처리 공정을 실시하여 금속-실리사이드층을 형성하는 단계를 포함한다.
상기에서, 콘택홀의 애스팩트 비는 상기 실리사이드 방지막의 높이나 콘택홀의 폭으로 조절한다. 콘택홀은 2.0 내지 5.0의 애스팩트 비가 되도록 형성한다. 실리사이드 형성용 금속층은 코발트(Co)나 티타늄(Ti)을 스퍼터링 방식으로 50 내지 300 Å의 두께로 형성한다. 콘택홀 저면에 증착되는 실리사이드 형성용 금속층의 두께는 샐리사이드 지역에 증착되는 실리사이드 형성용 금속층의 두께에 대해 30 내지 70 %이다. 실리사이드 형성용 금속층 상에 티타늄나이트라이드(TiN)이나 티타늄(Ti)을 사용하여 100 내지 500 Å의 두께로 캡핑층을 형성하는 것을 포함한다. 금속-실리사이드층은 난-샐리사이드 지역의 상기 콘택홀 저면, 샐리사이드 지역의 소오스/드레인 영역 및 샐리사이드 지역의 게이트 전극 각각의 표면에 형성한다. 콘택홀이 형성되는 특정 부분은 난-샐리사이드 지역의 소오스/드레인 영역이다. 실리사이드 형성용 금속층이 코발트일 경우, 제 1 급속 열처리는 N2나 Ar과 같은 불활성 가스 분위기에서 400 내지 600 ℃의 온도로 10 내지 60초간 실시하고, 제 2 급속 열처리는 N2나 Ar과 같은 불활성 가스 분위기에서 600 내지 1000 ℃의 온도로 10 내지 60초간 실시한다. 실리사이드 형성용 금속층이 티타늄일 경우, 제 1 급속 열처리는 N2나 Ar과 같은 불활성 가스 분위기에서 500 내지 800 ℃의 온도로 10 내지 60초간 실시하고, 제 2 급속 열처리는 N2나 Ar과 같은 불활성 가스 분위기에서 600 내지 1000 ℃의 온도로 10 내지 60초간 실시한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의하여 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되어질 수도 있다. 도면 상에서 동일 부호는 동일 요소를 지칭한다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(10)에 소자 분리막(11)을 형성하여 난-샐리사이드 지역 및 샐리사이드 지역을 정의(define)한다. 난-샐리사이드 지역 및 샐리사이드 지역 각각의 반도체 기판(10) 상에 트랜지스터들을 형성한다. 샐리사이드 지역의 트랜지스터는 반도체 기판(10)의 일부분 상에 형성된 제 1 게이트 산화막(12S), 제 1 게이트 산화막(12S) 상에 형성된 제 1 게이트 전극(13S) 및 제 1 게이트 전극(13S) 양측 반도체 기판(10)에 형성된 제 1 소오스/드레인 영역(14S)으로 구성되며, 난-샐리사이드 지역의 트랜지스터는 반도체 기판(10)의 일부분 상에 형성된 제 2 게이트 산화막(12N), 제 2 게이트 산화막(12N) 상에 형성된 제 2 게이트 전극(13N) 및 제 2 게이트 전극(13N) 양측 반도체 기판(10)에 형성된 제 2 소오스/드레인 영역(14N)으로 구성된다. 게이트 전극들(13S 및 13N)은 도핑된 폴리실리콘으로 형성하며, 소오스/드레인 영역들(14S 및 14N)은 N-타입 또는 P-타입 불순물 이온을 주입하여 형성한다. 게이트 전극들(13S 및 13N)의 측벽에는 절연막 스페이서(15)를 형성한다. 트랜지스터들이 형성된 전체 구조상에 실리사이드 방지막(16N)을 형성하고, 포토리소그라피 공정 및 식각 공정으로 샐리사이드 지역에 존재하는 실리사이드 방지막(16N)을 모두 제거하여 샐리사이드 지역의 제 1 게이트 전극(13S) 및 제 1 소오스/드레인 영역(14S)을 노출시킨다. 그런데, 난-샐리사이드 지역에 형성된 트랜지스터의 성능 향상을 위해 특정 부분들 예를 들어, 난-샐리사이드 지역의 제 2 소오스/드레인 영역(14N)에 금속-실리사이드층을 형성할 필요가 있으며, 이를 위해 상기한 포토리소그라피 공정 및 식각 공정 시에 난-샐리사이드 지역의 실리사이드 방지막(16N)도 일부분 제거하여 난-샐리사이드 지역의 제 2 소오스/드레인 영역(14N)이 노출되는 콘택홀(17N)을 형성한다. 실리사이드 방지막(16N)은 후에 층간 절연막의 일부분을 이루기 때문에 산화물 계통으로 형성하는 것이 바람직하다.
상기에서, 콘택홀(17N)의 애스팩트 비(aspect ratio)를 조절하는 것이 종래의 문제점을 해결하기 위한 중요한 요소이다. 통상적으로 콘택홀(17N)의 폭(W)은 디자인 룰에 따라 정해지기 때문에 실리사이드 방지막(16N)의 높이(H)를 조절하여 애스팩트 비를 조절하는 것이 바람직하지만 콘택홀(17N)의 폭(W)을 조절하여 애스팩트 비를 조절하여도 된다. 애스팩트 비는 후에 증착될 실리사이드 형성용 금속층의 최종 두께에 대해 콘택홀(17N) 저면에 증착되는 두께가 70 % 이하, 바람직하게는 30 내지 70 %가 되도록 조절해야 하며, 이에 따라 적어도 2.0 이상, 바람직하게는 2.0 내지 5.0의 애스팩트 비가 되도록 해야 한다. 예를 들어, 0.13 ㎛ 로직 소자의 경우 탑 콘택홀 사이즈가 0.16 ㎛정도이고, 콘택 식각후 버텀 콘택홀 사이즈가 0.12 ㎛이고, 이 크기에 0.02 ㎛를 더 넓게 하면 총 0.2 ㎛의 영역에 실리사이드 형성용 금속층이 증착되며, 이에 따라 실리사이드 형성용 금속층이 콘택홀(17N) 부분에서 약 70 %의 두께로 증착되기 위해 애스팩트 비가 약 2.0 정도 되어야 하기 때문에 실리사이드 방지막(16N)은 약 0.4 ㎛의 높이로 형성해야 한다.
도 1b를 참조하면, 콘택홀(17N)이 형성된 실리사이드 방지막(16N)을 포함한 전체 구조 상부 표면을 따라 실리사이드 형성용 금속층(18)을 형성한다. 실리사이드 형성용 금속층(18)은 코발트(Co)나 티타늄(Ti)이 널리 사용되며, 스퍼터링 방식으로 50 내지 300 Å의 두께로 형성한다. 이전 공정에서 콘택홀(17N)을 2.0 이상의 애스팩트 비로 형성했기 때문에 콘택홀(17N) 저면에 증착되는 두께(T1)는 샐리사이드 지역 전체면에 증착되는 두께(T2)에 대해 70 % 이하로 얇다. 이에 따라 비록 콘택홀(17N) 가장자리 부분이 중앙부분보다 두껍게 형성되겠지만 샐리사이드 지역에 증착되는 두께(T2)보다 더 두껍게 증착되지 않는다.
도 1c를 참조하면, 실리사이드 형성용 금속층(18)의 표면을 따라 캡핑층(19)을 형성하고, 제 1 급속 열처리를 실시하여 난-샐리사이드 지역의 콘택홀(17N) 저면, 샐리사이드 지역의 소오스/드레인 영역(14S) 및 샐리사이드 지역의 게이트 전극(13S) 각각의 표면에 금속-실리사이드층(180)을 형성한다.
상기에서, 캡핑층(19)은 티타늄나이트라이드(TiN)이나 티타늄(Ti)을 사용하여 100 내지 500 Å의 두께로 형성하며, 실리사이드 형성용 금속층(18)이 코발트일 경우 공기중의 산소와의 반응에 코발트 이온이 참여하지 못하게 하는 역할을 한다. 실리사이드 형성용 금속층(18)이 티타늄일 경우 캡핑층(19)은 형성하지 않아도 된다.
제 1 급속 열처리는 실리사이드 형성용 금속층(18)의 종류에 따라 약간의 차이가 있다.
실리사이드 형성용 금속층(18)이 코발트일 경우, 제 1 급속 열처리는 N2나 Ar과 같은 불활성 가스 분위기에서 400 내지 600 ℃의 온도로 10 내지 60초간 실시하며, 열처리 과정에서 초기에는 코발트 이온 주 이동자가 되어 Co2Si상이 형성되고, Co2Si상이 형성된 후 실리콘(Si) 이온 주 이동자가 되어 상전이를 하게되어 CoSi상을 갖는 코발트 실리사이드층(180)이 형성된다.
실리사이드 형성용 금속층(18)이 티타늄일 경우, 제 1 급속 열처리는 N2나 Ar과 같은 불활성 가스 분위기에서 500 내지 800 ℃의 온도로 10 내지 60초간 실시하며, 열처리 과정에서 실리콘 이온이 주 이동자가 되어 티타늄 이온 반응하게되어 C49-TiSi2상을 갖는 티타늄 실리사이드층(180)이 형성된다.
도 1d를 참조하면, 캡핑층(19)과 제 1 급속 열처리 공정 동안 미반응된 실리사이드 형성용 금속층(18)을 제거하고, 제 2 급속 열처리를 실시하여 제 1 급속 열처리에 의해 형성된 금속-실리사이드층(180)의 막질을 안정화시킨다.
상기에서, 제 2 급속 열처리는 실리사이드 형성용 금속층(18)이 코발트 혹은 티타늄에 관계없이 N2나 Ar과 같은 불활성 가스 분위기에서 600 내지 1000 ℃의 온도로 10 내지 60초간 실시한다. 제 1 급속 열처리로 형성된 것이 코발트 실리사이드층(180)일 경우, 제 2 급속 열처리 과정에서 CoSi상의 코발트 실리사이드층(180)의 코발트 이온이 주 이동자가 되어 CoSi상이 상전이 되어 CoSi2상을 갖는 안정된 코발트 실리사이드층(180)으로 된다. 제 1 급속 열처리로 형성된 것이 티타늄 실리사이드층(180)일 경우, C49-TiSi2상을 갖는 티타늄 실리사이드층(180)은 그레인 사이즈(grain size)가 증가된 C54-TiSi2상으로 상전이 되어 안정된 티타늄 실리사이드층(180)으로 된다.
도 1e를 참조하면, 금속-실리사이드층(180)을 포함한 전체 구조 상부의 표면을 따라 BLC(Border Less Contact) 절연막(20)을 형성한다. BLC 절연막(20) 상에 BPSG 등을 증착하고 평탄화하여 층간 절연막(21)을 형성한다. 이후, 통상의 공정을 실시하여 난-샐리사이드 지역 및 샐리사이드 지역 각각에 소자를 완성시킨다.
상기에서, BLC 절연막(20)은 회로 선폭이 0.18㎛이하의 로직 공정에서 기본적으로 채택하고 있는 BLC 공정을 위해 질화막을 화학기상증착법으로 300 내지 500Å의 두께로 증착하여 적용하고 있다.
상기한 본 발명의 실시예에 따르면, 난-샐리사이드 지역의 소오스/드레인 영역(14N)과 같은 특정 부분에 금속-실리사이드층(180)을 형성할 때 실리사이드 방지막(16N)의 두께를 조절하여 콘택홀(17N)의 애스팩트 비가 2.0 이상이 되도록하여 이 콘택홀(17N) 부분에 증착되는 실리사이드 형성용 금속층(18)이 샐리사이드 지역에 증착되는 두께의 70 % 이하로 증착되도록 하고, 제 1 및 제 2 급속 열처리에 의해 콘택홀(17N) 저면에 형성되는 금속-실리사이드층(180)의 가장 두꺼운 부분(콘택홀의 가장자리 부분)이 샐리사이드 지역에 형성되는 금속-실리사이드층(180)의 두께와 유사하거나 얇게된다.
상술한 바와 같이, 본 발명은 난-샐리사이드 지역과 샐리사이드 지역이 공존하는 소자에서, 난-샐리사이드 지역의 소오스/드레인 콘택 부분과 같은 특정 부분에 형성되는 금속-실리사이드층의 가장 두꺼운 부분이 샐리사이드 지역에 형성되는 금속-실리사이드층의 두께와 유사하거나 얇게 형성하여 특정 부분에서의 접합부 누설 전류 열화를 방지할 수 있다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 반도체 기판 11: 소자 분리막
12S: 제 1 게이트 산화막 12N: 제 2 게이트 산화막
13S: 제 1 게이트 전극 13N: 제 2 게이트 전극
14S: 제 1 소오스/드레인 영역 14N: 제 2 소오스/드레인 영역
15: 절연막 스페이서 16N: 실리사이드 방지막
17N: 콘택홀 18: 실리사이드 형성용 금속층
19: 캡핑층 20: BLC 절연막
21: 층간 절연막 180: 금속-실리사이드층
Claims (10)
- 난-샐리사이드 지역 및 샐리사이드 지역 각각에 트랜지스터가 형성된 반도체 기판 상에 실리사이드 방지막을 형성하는 단계;상기 실리사이드 방지막의 일부분을 제거하고, 이로 인하여 샐리사이드 지역은 모두 노출되며, 난-샐리사이드 지역에는 특정 부분이 노출되는 적어도 2.0의 애스팩트 비를 갖는 콘택홀이 형성되는 단계;상기 콘택홀이 형성된 실리사이드 방지막을 포함한 전체 구조 상부 표면을 따라 실리사이드 형성용 금속층을 형성하는 단계; 및제 1 열처리 공정을 실시하고, 상기 제 1 열처리 공정 동안 미반응된 상기 실리사이드 형성용 금속층을 제거하고, 제 2 열처리 공정을 실시하여 금속-실리사이드층을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 콘택홀의 애스팩트 비는 상기 실리사이드 방지막의 높이나 콘택홀의 폭으로 조절하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 콘택홀은 2.0 내지 5.0의 애스팩트 비가 되도록 형성하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 실리사이드 형성용 금속층은 코발트(Co)나 티타늄(Ti)을 스퍼터링 방식으로 50 내지 300 Å의 두께로 형성하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 콘택홀 저면에 증착되는 상기 실리사이드 형성용 금속층의 두께는 상기 샐리사이드 지역에 증착되는 상기 실리사이드 형성용 금속층의 두께에 대해 30 내지 70 %인 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 실리사이드 형성용 금속층 상에 티타늄나이트라이드(TiN)이나 티타늄(Ti)을 사용하여 100 내지 500 Å의 두께로 캡핑층을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 금속-실리사이드층은 상기 난-샐리사이드 지역의 상기 콘택홀 저면, 상기 샐리사이드 지역의 소오스/드레인 영역 및 상기 샐리사이드 지역의 게이트 전극 각각의 표면에 형성하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 콘택홀이 형성되는 특정 부분은 상기 난-샐리사이드 지역의 소오스/드레인 영역인 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 실리사이드 형성용 금속층이 코발트일 경우, 상기 제 1 급속 열처리는 N2나 Ar과 같은 불활성 가스 분위기에서 400 내지 600 ℃의 온도로 10 내지 60초간 실시하고, 상기 제 2 급속 열처리는 N2나 Ar과 같은 불활성 가스 분위기에서 600 내지 1000 ℃의 온도로 10 내지 60초간 실시하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 실리사이드 형성용 금속층이 티타늄일 경우, 상기 제 1 급속 열처리는 N2나 Ar과 같은 불활성 가스 분위기에서 500 내지 800 ℃의 온도로 10 내지 60초간 실시하고, 상기 제 2 급속 열처리는 N2나 Ar과 같은 불활성 가스 분위기에서 600 내지 1000 ℃의 온도로 10 내지 60초간 실시하는 반도체 소자의 제조 방법.
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