KR100809000B1 - Ａｌｄ 방법에 의한 반도체 디바이스 및 그 제조방법 - Google Patents

Abstract

본 발명은 원자층 증착 (atomic layer deposition : ALD) 방법으로 낮은 저항의 Ni 박막을 증착하여 니켈 실리사이드를 형성하는 반도체 디바이스 및 그 제조방법에 관한 것이다.

이를 위해, 본 발명은, 실리콘 기판상에 게이트 패턴 및 소오스/드레인 영역을 형성하는 단계와, 상기 게이트 패턴 및 소오스/드레인 영역 상에 Ni 전구체를 사용하여 ALD 공정으로 Ni 박막을 증착시키는 단계와, 상기 니켈 박막을 열처리하여 상기 게이트 패턴과 소오스/드레인 영역 상에 니켈 실리사이드막(NiSi)을 형성하는 단계와, 상기 니켈 실리사이드막 형성시 반응하지 않은 상기 니켈 박막을 선택적으로 제거하는 단계를 포함하고, 상기 Ni 박막은 Ni 상과 Ni₃C 상으로 구성되는 것을 특징으로 하는 반도체 디바이스의 제조방법 및 이에 의해 제조되는 반도체 디바이스를 제공한다.

실리사이드, ALD, RTP, 살리사이드

Description

ＡＬＤ 방법에 의한 반도체 디바이스 및 그 제조방법{semiconductor device using Atomic Layer Deposition processing and manufacturing method at the same}

도 1a 내지 도 1d는 본 발명에 따른 니켈 살리사이드 공정 및 니켈 FUSI 게이트 공정을 이용한 반도체 디바이스의 제조공정을 설명하는 도면,

도 2는 도 1에서 설명한 반도체 디바이스의 제조공정을 설명하기 위한 흐름도,

도 3a 및 도 3b는 본 발명에 따른 Ni 박막 증착을 위한 ALD 장치 및 그 증착공정을 보여주는 도면,

도 4a 및 도 4b는 본 발명에 따른 Ni 박막 증착시의 ALD 성장 온도창 및 ALD 증착율을 나타낸 도면,

도 5a 및 도 5b는 본 발명의 ALD 방법에 따른 Ni 박막 증착시의 증착온도에 따른 전기적 특성을 나타낸 도면,

도 6은 본 발명의 ALD 방법에 따른 Ni 박막 증착시의 H₂ 주입량에 따른 면저항 특성을 나타낸 도면,

도 7a 내지 도 7c는 상기 도 6에서 H₂ 주입량에 따른 웨이퍼 상의 면저항 분포를 나타낸 그래프,

도 8a 내지 도 8c는 본 발명의 ALD 방법으로 증착된 Ni 박막의 조성 분석을 나타낸 그래프,

도 9a 및 도 9b는 본 발명의 ALD 방법으로 증착된 Ni 박막의 깊이 방향 분석을 나타낸 그래프,

도 10은 본 발명의 ALD 방법으로 증착된 Ni 박막의 XPS 측정을 나타낸 그래프,

도 11a 내지 도 11c는 본 발명의 ALD 방법으로 증착 온도에 따른 Ni 박막의 표면 AFM 측정을 나타낸 그래프,

도 12 및 도 13은 본 발명의 ALD 방법으로 증착된 Ni 박막의 단차 피복 특성을 나타낸 도면,

도 14는 본 발명의 ALD 방법에 따른 RTP 온도 구간에 따른 NiSi의 면저항을 측정한 그래프,

도 15a 및 도 15b는 본 발명의 ALD 방법에 따른 RTP 공정 온도에 따라 형성된 NiSi의 깊이 방향 분석을 나타낸 그래프이다.

<도면의 주요부호에 대한 설명>

110: 실리콘 기판 130: 필드 영역

140: 소오스/드레인 영역 150: 게이트 절연막

170: 게이트 전극 171: 스페이서

180: Ni 박막 185: NiSi(니켈 실리사이드)

190: 게이트 패턴

본 발명은 반도체 디바이스에 관한 것으로, 보다 상세하게는 원자층 증착 (atomic layer deposition : ALD) 방법으로 낮은 저항의 Ni 박막을 증착하여 니켈 실리사이드를 형성하는 반도체 디바이스 및 그 제조방법에 관한 것이다.

현재 CMOS(Complementary Metal-Oxide Semiconductor) 공정상에서 소자의 집적도와 성능을 높이기 위해 경쟁적으로 소자의 크기를 축소하고 있다.

또한, 소자의 크기가 축소됨에 따라 증가하는 소스/드레인과 게이트의 접촉저항을 낮추기 위해 실리사이드가 사용되어 왔고, 최근에는 금속 게이트의 응용으로 FUSI(fully silicide)가 연구되고 있다.

상기 실리사이드는 LSI(Large Scale Integrated Circuit) 소자들에서 폴리 실리콘 게이트의 전극으로 사용하기 위해 polycide로부터 소개되었다.

1980년대부터 MoSi₂가 polycide의 물질로 사용되어 왔으며, 그 후 WSi₂가 MoSi₂보다 면저항이 작은 이점 때문에 1980년도 중반부터 MoSi₂로 대체되어 사용되었다.

1990년대 들어오게 되면서 게이트에만 적용되어오던 실리사이드가 소스/드레인에 까지 적용되면서, salicide(self-aligned silicidation) 공정으로 사용되기 시작했다. 상기 살리사이드(salicide) 공정 적용에 따라 TiSi₂가 WSi₂를 대체해 사 용되어 왔으나, 고온 공정에서의 응집 문제로 저항이 상승하는 문제가 발생하게 되어 1990년대 후반부터 CoSi₂가 사용되게 되었다.

그러나, 65나노 이하의 선폭을 가지는 CMOS 소자에서 CoSi₂는 큰 실리콘 소모에 의한 초미세 접합 형성의 어려움과 줄어드는 게이트 면적에 따라 저항이 상승하는 문제점들이 보고되었다. 이를 보완하기 위해 65나노 이하의 선폭을 가지는 CMOS 소자의 살리사이드 공정과 FUSI 게이트 응용으로 NiSi가 활발하게 연구되고 있다. 상기 NiSi(nickel silicide)는 CoSi₂에 비해 낮은 Si 소모, 낮은 공정온도, 낮은 접촉저항, 면적에 따른 저항의 비의존성, 한 단계의 열처리 등의 장점을 가진다.

그러나, 이런 장점에도 불구하고 소자 적용에 어려움이 있었던 것은 NiSi를 형성하기 위한 Ni 증착이 물리적 기상 증착(physical vapor deposition: PVD)에 의존하고 있었기 때문이다. 이것은 CoSi₂를 형성하기 위해 화학 기상 증착(chemical vapor deposition : CVD) 방법으로 Co를 증착하고 있는 것에 비해, PVD 증착은 65나노 이하의 좁은 선폭을 가지는 소자에서 증착 두께 조절의 어려움, 굴곡이 큰 구조에 증착 문제와 같은 단점을 가지고 있다. 이런 단점들을 개선하기 위해 Ni의 CVD 증착 연구가 계속 되어 왔으나, CVD 증착 공정 중에 발생하는 불순물의 박막 내 포함으로 낮은 저항의 Ni 박막을 얻기 어려웠다. 이 때문에, NiSi 형성시 낮은 접촉 저항의 형성에 문제가 발생하여 소자 적용에도 어려움을 겪어 왔다.

본 발명은 전술한 바와 같은 문제점을 해결하기 위하여 안출된 것으로서, 원자층 증착 방법(atomic layer deposition : ALD) 방법으로 낮은 저항의 Ni 박막을 증착하여 니켈 실리사이드를 형성하는 반도체 디바이스 및 그 제조방법을 제공하는 것을 목적으로 한다.

상기와 같은 목적을 달성하기 위하여, 본 발명의 일측면에 따르면, 실리콘 기판상에 게이트 패턴 및 소오스/드레인 영역을 형성하는 단계와, 상기 게이트 패턴 및 소오스/드레인 영역 상에 Ni 전구체를 사용하여 ALD 공정으로 Ni 박막을 증착시키는 단계와, 상기 니켈 박막을 열처리하여 상기 게이트 패턴과 소오스/드레인 영역 상에 니켈 실리사이드막(NiSi)을 형성하는 단계와, 상기 니켈 실리사이드막 형성시 반응하지 않은 상기 니켈 박막을 선택적으로 제거하는 단계를 포함하고; 상기 Ni 박막은 Ni 상과 Ni₃C 상으로 구성되는 것을 특징으로 하는 반도체 디바이스의 제조방법을 제공한다.

다른 바람직한 실시예는, 실리콘 기판상에 게이트 패턴 및 소오스/드레인 영역을 형성하는 단계와, 상기 게이트 패턴 상에 Ni 전구체를 사용하여 ALD 공정으로 Ni 박막을 증착시키는 단계와, 상기 니켈 박막을 열처리하여 상기 게이트 패턴 상에 니켈 실리사이드막(FUSI)을 형성하는 단계와, 상기 니켈 실리사이드막 형성시 반응하지 않은 상기 니켈 박막을 선택적으로 제거하는 단계를 포함하고; 상기 Ni 박막은 Ni 상과 Ni₃C 상으로 구성되는 것을 특징으로 하는 반도체 디바이스의 제조방법을 제공한다.

또한, 상기 Ni 박막을 형성하는 ALD 온도창은 200 ~ 250℃의 범위인 것을 특징으로 한다.

또한, 상기 Ni 상과 Ni₃C 상의 구성비는 3:7인 것을 특징으로 하는 반도체 디바이스의 제조방법.

또한, 상기 열처리 공정은 급속 열처리 공정(RTP)인 것을 특징으로 한다.

또한, 상기 RTP의 공정 온도는 800℃ 이하의 범위인 것을 특징으로 한다.

또한, 상기 열처리 공정에서 상기 Ni 박막 표면상에 탄소가 잔류하여 상기 니켈 실리사이드막 상에 캡핑층을 형성하는 것을 특징으로 한다.

삭제

또한, 상기 ALD 공정은 퍼징(purging) 공정을 제거한 상태인 사이클릭 CVD 공정으로 대체되는 것을 특징으로 한다.

또한, 상기 ALD 공정에서, H₂는 반응 가스로 사용되고, Ar은 퍼지 가스로 사용되는 것을 특징으로 한다.

또한, 상기 H₂ 주입양은 3000 sccm 이상인 것을 특징으로 한다.

또한, 상기 ALD 공정에서 반응물질의 주입과정은, 1주기당 니켈 전구체, 퍼지가스, 반응가스, 퍼지가스 순의 공정 사이클을 갖는 것을 특징으로 한다.

본 발명의 다른 측면에 따르면, 실리콘 기판상에 형성되는 게이트 패턴 및 소오스/드레인 영역과; 상기 게이트 패턴 및 소오스/드레인 영역 상에 Ni 박막을 증착하고 상기 증착된 Ni 박막을 열처리하여 상기 Ni와 실리콘을 반응시켜 형성되는 니켈 실리사이드(NiSi)막과; 상기 니켈 실리사이드막 상에 형성되는 탄소 캡핑층을 포함하는 반도체 디바이스를 제공한다.

다른 바람직한 실시예는, 실리콘 기판상에 형성되는 게이트 패턴 및 소오스/드레인 영역과; 상기 게이트 패턴 상에 Ni 박막을 증착하고 상기 증착된 Ni 박막을 열처리하여 상기 Ni와 실리콘을 반응시켜 형성되는 니켈 실리사이드(Ni FUSI)막과; 상기 니켈 실리사이드막 상에 형성되는 탄소 캡핑층을 포함하는 반도체 디바이스를 제공한다.

또한, 상기 Ni 박막은 ALD 공정 또는 퍼징(purging) 공정을 제거한 상태인 사이클릭 CVD 공정 중의 어느 하나에 의해 형성되는 것을 특징으로 한다.

이하에서 첨부된 도면을 참조하여 본 발명의 바람직한 실시예가 상세히 설명된다.

본 발명은 ALD(Atomic Layer Deposition) 공정을 사용하여 SiO₂/Si 또는 Si 기판상에 고순도 Ni 박막을 증착하여 NiSi를 형성하는데, 먼저 ALD 공정에 대해 살펴보면 다음과 같다.

상기 ALD의 기본 원리는 각 반응 물질들이 교대로 반응 챔버 안으로 주입되어 흡착, 표면반응 및 탈착과 같은 화학적 반응의 반복에 의해 박막이 형성되는 것이다. 이런 메커니즘에 따라 ALD는 자기 제어 특성으로 대 면적에서도 균일한 박막을 얻을 수 있으며, 표면의 굴곡이 큰 경우에도 매우 균일한 두께의 박막을 증착할 수 있다. 특히, ALD 방법은 종래의 CVD 방법과 비교하여 더 낮아진 증착 온도, 좋은 단차 피복성 특성은 차후 FinFET과 같은 3D 구조의 소자 적용에 큰 장점을 가 지게 된다.

도 1a 내지 도 1d는 본 발명에 따른 니켈 살리사이드 공정 및 니켈 FUSI 게이트 공정을 이용한 반도체 디바이스의 제조공정을 설명하는 도면이고, 도 2는 도 1에서 설명한 반도체 디바이스의 제조공정을 설명하기 위한 흐름도이다.

도 1a 내지 도 1d를 참조하면, p형 실리콘 기판(110)상에 필드 영역(130)을 형성하여 액티브 영역을 한정하며, 상기 필드 영역(130)은 필드 산화막으로 형성한다. 이때, p형 실리콘 기판 외에 n형 실리콘 기판, SiO₂/Si 기판도 가능하다.

이후, 상기 액티브 영역 상에 게이트 패턴(190)을 형성한다. 상기 게이트 패턴(190)은 게이트 절연막(150) 및 게이트 전극(170)으로 이루어진다. 상기 게이트 절연막(150)은 산화막으로 형성하며, 상기 게이트 전극(170)은 불순물이 도핑된 폴리실리콘막(Poly-Si)으로 형성한다.

이후, 상기 게이트 패턴(190)의 양측벽에 스페이서(171)를 형성한다. 상기 스페이서(171)는 게이트 패턴(190)이 형성된 실리콘 기판(110)의 전면에 스페이서용 절연막, 예컨대 질화막을 형성한 후 스페이서 에치하여 형성한다.

이후, 상기 스페이서(171)에 얼라인(aline)되도록 상기 실리콘 기판(110)에 불순물을 주입하여 소오스/드레인 영역(140)을 형성한다. 상기 실리콘 기판(110)이 p형 실리콘 기판일 경우에는 n형 불순물을 주입하고, 상기 실리콘 기판(110)이 n형 실리콘 기판일 경우에는 p형 불순물을 주입한다. 결과적으로, 도 1a의 공정을 통하여 n-MOS 트랜지스터나 p-MOS 트랜지스터가 형성된다(S210).

이후, 상기 소오스/드레인 영역(140), 스페이서(171) 및 게이트 패턴(190)이 형성된 실리콘 기판(110)의 전면에 니켈을 ALD 방법에 의해 증착하여 니켈 박막(180)을 형성한다(Metal deposition)(S220).

여기서, 니켈 전구체(Metal orgnic)를 사용하는 니켈 박막의 ALD 증착에서 상기 니켈 전구체의 리간드에 존재하던 탄소가 완전히 제거되지 못하고 상기 니켈 박막 내에 탄소(carbon)가 포함되게 된다. 금속 유기 전구체를 사용한 Ni 박막의 ALD 증착에서는 Ni 상과 Ni₃C의 비는 3:7로 구성된다. 즉, ALD로 증착된 Ni 박막 내의 탄소는 Ni과 결합하여 Ni₃C 상을 이루게 된다.

이후, 상기 니켈 박막(180)이 형성된 실리콘 기판(110)을 열처리하여 실리시데이션 공정을 진행한다(Silicidation). 이렇게 되면, 게이트 패턴(190)의 상부 표면과 소오스/드레인 영역(140)의 표면상에는 니켈과 실리콘이 반응하여 니켈 실리사이드막(NiSi)(185)이 형성된다. 상기 니켈 실리사이드막(185) 형성을 위한 열처리 공정은 급속 열처리 공정(RTP:Rapid Thermal Processing), 노(furnace), 또는 스퍼터 장치(sputter system)를 이용하여 단독 또는 조합으로 수행한다(실리시데이션 및 열처리 공정(thermal annealing)(S230).

여기서, ALD 방법으로 증착된 Ni 박막의 NiSi 형성시, 상기 Ni 박막의 표면에 남아 있었던 탄소가 캡핑층(capping layer) 역할을 하게 된다. 즉, ALD 방법으로 증착된 Ni 박막은 열처리 공정 진행상에서 탄소의 잔류에 의해 상기 NiSi(185) 상에 자동 캡핑층(auto-capping layer)(미도시)을 형성하게 된다.

이와 같이 탄소 캡핑층(미도시)의 형성은 제조공정 도중 발생하는 불순물이 상기 실리콘 기판(110) 내로 침투하는 것을 방지하게 된다.

이는, 지금까지 제조공정 도중 발생할 수 있는 불순물의 침투와 열 안정성을 확보하기 위해 TiN, Ti, TaN 등의 캡핑층을 선 증착하고 이후 급속 열처리 공정을 진행하는 방식과 달리 자동 탄소 캡핑층을 형성하여, 기존의 캡핑층 증착 공정을 필요로 하지 않게 되어, 공정장비 사용에 따른 비용 및 노력을 절감하거나 공정시간의 단축으로 보다 효율적인 NiSi 형성이 가능하게 된다.

이후, 니켈 박막(180) 및 니켈 실리사이드막(185)이 형성된 상기 실리콘 기판(110)을 습식 세정하여 실리콘과 미반응된 니켈 박막(180)을 선택적으로 제거한다(Removal of non reactive metal)(S240). 이렇게 되면, 실질적으로 게이트(190) 표면과 소오스/드레인 영역(140)의 표면에서만 니켈 실리사이드막(185)이 형성되게 된다.

또한, 니켈 실리사이드막(185) 표면의 탄소 캡핑층도 필요에 따라 이온 에칭 장비를 이용하여 식각 공정을 통해 제거할 수 있다.

이상에서 니켈 살리사이드(Ni salicide) 공정을 위주로 설명하였으나, Ni FUSI 게이트 공정은 특히 게이트 패턴(190)의 상부 표면에만 니켈을 증착하여 니켈 실리사이드막(FUSI)를 형성하는 것으로, 그 공정에 있어 니켈 살리사이드 공정의 축소 및 생략 과정으로 이에 대한 설명은 생략한다.

또한, ALD 공정 위주로 설명하였으나, 퍼징(purging) 공정을 제거한 상태인 사이클릭 CVD 방법으로도 상기 Ni 박막의 증착이 가능하다.

이하, 도 3 내지 도 7을 참조하여 니켈 실리사이드막(NiSi) 형성을 위해서, ALD 공정 위주로 Ni 박막을 증착하는 공정에 대해 보다 상세히 설명하기로 한다.

도 3a 및 도 3b는 본 발명에 따른 Ni 박막 증착을 위한 ALD 장치 및 그 증착공정을 보여주는 도면이다.

도 3a에 도시된 바와 같이, 본 발명에 따른 ALD 장치는, 초기진공을 10^-6 Torr로 유지하며 증착시 외벽의 out-gassing에 의해 증착 기판이 오염되는 문제를 최소화하기 위해 스테인레스 재질을 갖는 반응 챔버(310)와, 상기 반응 챔버(310)의 상부에 형성되어 플라즈마를 발생시키는 플라즈마 챔버(320)를 구비한다.

또한, 상기 플라즈마 형태는 ICP 타입의 리모트(remote) 플라즈마이고, 발생장치는 주파수 13.56MHz인 플라즈마 전원기와 π타입의 정합기를 사용하며, Ni 전구체의 가스라인은 히팅 테이프(heating tape)를 이용해 80℃로 유지하여 라인 내에 반응물의 흡착을 막는다.

또한, 반응 챔버(310)에서 실리콘 기판이 놓여질 서셉터(susceptor)(311)는 탄소 불순물의 흡착이 작은 스테인레스를 사용하고, 상기 서섭터(311) 내부에 열선을 설치하여 온도를 500℃까지 조절이 가능하다.

또한, 각 반응가스들의 교대 스위칭(alternative switching), 즉 순차적인 주입을 위해 뉴매틱 밸브(pneumatic valve), 솔레노이드 밸브(solenoid valve)를 사용한다. 그리고, 플라즈마 발생기를 PLC(programmable logic controller)하여 온/오프가 가능하도록 연결하여 사용한다. 이때, ALD 장치의 동작은 윈도우 XP 기 반의 서버 컴퓨터에 의해 PLC와의 통신으로 자동으로 이루어지며, 각각의 반응가스에 대한 유량을 조절하기 위해 MFC(mass flow controller)를 사용한다.

이와 같이 구성된 ALD 장치를 이용하여 Ni 박막의 증착이 이루어지는데, 즉, 상기 플라즈마 챔버(320)의 상부에 형성된 유입구(321)를 통해 Ni 전구체(Bis-Ni), 반응가스(Ar, H₂)가 유입되고, 유입된 가스는 상기 ICP 타입 안테나를 통해 상기 플라즈마 챔버 내에 플라즈마를 발생시키고, 발생된 플라즈마는 반응 챔버 공간 내 에 유입된 서셉터에 놓여진 기판상에 니켈 박막을 증착시킨다.

여기서, 본 발명에서의 상기 Ni 박막의 ALD 증착을 위한 순차적인 주입과정(injection sequence)은 다음과 같다. 즉, 도 3b에 도시된 바와 같이, 1 주기(cycle) 당 Ni 금속유기 전구체(10sec)-> 퍼지가스(Ar)(5sec)-> 반응가스 H₂(10sec)-> 퍼지가스(Ar)(5sec) 순의 공정 사이클(cycle)을 갖는다.

일반적으로 ALD 방법으로 Ni 박막을 증착하기 위해서는 금속 유기 전구체의 선정과 ALD 공정 온도 구간의 확보가 무엇보다도 중요하다.

여기서, 본 발명은 효율적인 박막의 증착을 위해 상온에서 액화된 상태로 존재하고, 충분한 기화압력을 얻을 수 있어 수송가스(Ar)를 사용하여 그 양을 조절할수 있는 특성을 가지는 Ni 유기 전구체를 사용한다.

도 4a 및 도 4b는 본 발명에 따른 Ni 박막 증착시의 ALD 성장 온도창 및 ALD 증착율을 나타낸 도면이다.

즉, ALD 온도창을 얻기 위해서, 증착 온도는 175℃부터 300℃까지 각 단계마 다 25℃씩 온도를 증가시키면서 증착된 박막의 두께를 측정하였는데, 특히 XRR(X-ray Reflectory) 및 엘립소미터(Ellipsometer)를 사용하여 Ni 박막의 두께를 측정하여 나타낸 그래프이다.

여기서, ALD 성장시 온도에 상관없이 표면 포화 반응에 의해 성장속도가 일정한 온도구간이 있는데, 이를 ALD 성장 온도창(temperature window of ALD)이라 한다.

도 4a에 도시된 바와 같이, 175℃~300℃의 ALD 성장 온도 범위에서 200℃~250℃ 범위가 대략 200Å 정도의 Ni 박막 두께 특성을 보이므로, ALD 성장 온도창(ALD window)을 200℃에서 250℃ 사이 범위로 설정한다.

또한, 도 4b는 본 발명에 따른 ALD 방법을 이용한 Ni 박막의 공정 사이클 당 증착율을 나타낸 그래프인데, Ni 박막 증착 공정은 공정온도 220 ℃에서 증착 사이클을 100, 200, 300으로 달리하여 증착하고, 증착 두께는 XRR 측정과 엘립소미터를 사용하여 값을 비교하여 두께를 결정한다. 이때, 증착된 Ni 박막의 두께는 100사이클에서 132Å, 200 사이클에서 227Å, 300 사이클에서 363Å을 보여 각 사이클 마다 증착율은 각각 1.32, 1.13. 1.21(Å/cycle)을 나타낸다. 또한, 사이클 변화에 따른 Ni 박막의 ALD 증착은 선형적인 특성을 보이며, 증착율은 평균 1.25(Å/cycle)의 값을 보여준다.

도 5a 및 도 5b는 본 발명의 ALD 방법에 따른 Ni 박막 증착시의 증착온도에 따른 전기적 특성(특히, 면저항 특성)을 나타낸 도면으로서, NiSi 공정에 사용하기 위한 Ni 박막은 기본적으로 불순물이 포함되지 않은 낮은 저항의 박막을 요구한다.

도 5a는 다른 조건들은 고정시킨 상태에서 증착 온도만을 변화시켜 증착된 Ni 박막의 면저항을 측정한 그래프이다.

여기서, 공정 조건은 220℃의 공정 온도에서 공정 기압을 3 Torr로 유지하고 Bis-Ni(10sec)-> Purge(Ar: 5sec)-> Reactant(H₂: 10sec)-> Purge(Ar: 5sec)의 공정 조건으로 200 사이클을 진행하였으며, 증착 온도만을 변화시켜 증착한 Ni 박막의 저항을 4-point probe를 이용하여 측정한 것이다.

또한, 증착된 Ni 박막의 면저항은 220℃에서 18.56 Ω/□(ohm/sq)로 가장 낮은 면저항 값을 보였으며, 이 값은 PVD 방법에 의해 얻어진 면저항 값 이하의 낮은 값이다.

또한, 240℃까지 50 Ω/□ 이하의 값으로 NiSi 공정에 이용 가능한 Ni 박막의 면저항 값을 보여 주었으나, 250℃를 기점으로 급격히 증가하는 모습을 보여 주었다. 이 면저항 특성으로 보아 증착 온도에 따라 박막의 특성이 변함을 알 수 있으며, 특히 면저항의 상승은 불순물에 의한 영향과 관계가 깊을 것으로 생각이 된다. 이 증착 온도에 따른 면저항의 상승은 박막에 포함된 탄소의 영향으로 인한 특성으로 판단된다.

도 5b는 증착 온도에 따라 증착된 Ni 박막의 기판상에서의 면저항 분포를 나타낸 그래프이다.

여기서, X축은 기판상의 위치를 나타낸 것으로, 기판상의 위치는 가령 6인치 웨이퍼의 잘린 방향을 좌측 기준으로 LE(left-side edge), RE(Right-side edge), UE(upside edge), DE(downside edge), C(Center), RM(Right-side middle), UM(Upside middle), DM(Downside middle) 로 하였다.

도 5b에 도시된 바와 같이, 200℃에서 240℃ 까지는 기판 전면에서 면저항의 큰 편차 없이 증착된 모습을 보여준다. 그러나, 250℃ 이상에서는 증착된 Ni 박막의 면저항은 전체적으로 높고 웨이퍼 전면에서 부분적인 면저항의 편차도 큰 것으로 나타났다. 이 특성도 Ni 박막의 탄소 포함의 문제로 보인다.

따라서, ALD 성장 온도창으로 정한 200 ~ 250℃ 구간에서 면저항 특성을 고려하면, 200 ~ 240℃ 범위가 ALD 성장 온도창으로서 바람직하다.

도 6은 본 발명의 ALD 방법에 따른 Ni 박막 증착시의 H₂ 주입량에 따른 면저항 특성을 나타낸 도면이다.

여기서, Ni 박막의 ALD 증착에서 H₂는 금속 유기 전구체의 리간드(ligand)를 제거하기 위한 반응 가스로 사용되는데, H₂의 적절한 주입량은 금속 유기 전구체의 리간드를 완벽히 제거하여 불순물이 낮은 Ni 박막을 얻는데 필수 요건이 된다.

또한, 220℃의 공정 온도에서 공정 기압을 3 Torr로 유지하고, 니켈 금속유기 전구체(10sec) -> Purge(Ar: 5sec)-> Reactant(H₂: variation) -> Purge(Ar: 5sec)의 공정 조건으로 200 사이클을 진행하였으며, H₂의 량을 변화시켜 증착한 Ni 박막의 저항을 4-point probe를 이용하여 측정한 것이다.

도 6에 도시된 바와 같이, H₂의 주입을 750 sccm, 1000 sccm, 1500 sccm, 2000 sccm, 2500 sccm, 3000 sccm, 4000 sccm, 5000 sccm 으로 증가시켜며, Ni 박막을 증착하였다. 이때, 750 sccm(9.76 MΩ/□)부터 3000 sccm(267.3 Ω/□)까지 급격하게 저항이 감소하는 모습을 보였으며, 4000 sccm(18.56 Ω/□)부터 포화되는 모습을 보였다. 이것은 주입된 H₂량이 금속유기 전구체의 리간드를 제거하기에 충분한가 아닌가에 따라 박막의 면저항이 달라지는 특성을 보인다. 특히 750 sccm에서 수 MΩ의 저항을 나타내는 것은 제거되지 못한 금속유기 전구체의 리간드들이 증착된 Ni 박막에 포함되어 불순물로 작용하여 박막의 면저항을 증가시키기 때문이다.

도 7a 내지 도 7c는 상기 도 6에서 H₂ 주입량에 따른 웨이퍼 상의 면저항 분포를 나타낸 그래프이다.

여기서, 6 inch 웨이퍼를 기준으로 Ni 박막을 증착, 면저항 분포를 나타낸 것이며 공정 기준은 각각 수소 주입량 2000 sccm(도 8a), 3000 sccm(도 8b), 4000 sccm(도 8c) 일 때의 면저항 분포를 측정하였다.

또한, X축은 웨이퍼 상의 위치를 나타낸 것이며, 웨이퍼 상의 위치는 6인치 웨이퍼의 잘린 방향을 좌측 기준으로 LE(left-side edge), RE(Right-side edge), UE(upside edge), DE(downside edge), C(Center), RM(Right-side middle), UM(Upside middle), DM(Downside middle) 로 하였다.

도 7a에 도시된 바와 같이, H₂를 2000 sccm 주입했을 경우, Center가 3.237 KΩ/□의 가장 낮은 면저항 값을 보였으며, DM(Downside middle)이 3.482 KΩ/□로 가장 높은 면저항 값을 보였다. 따라서, 최대-최소 편차는 245 Ω/□의 높은 편차를 보이는데, 이는 주입된 H₂의 량이 Bis-Ni의 리간드를 완벽히 제거하기에는 부족하다는 것을 의미하며, 이 결과는 부분적으로 많은 불순물의 포함으로 면저항의 편차가 심한다는 것을 나타낸다.

도 7b에 도시된 바와 같이, H₂가 3000 sccm 주입된 경우, 각 위치의 측정에서 UE가 252.7 Ω/□로 가장 낮은 면저항 값을 보였고, DM이 271.7 Ω/□로 가장 높은 면저항 값을 보였다. 최대-최소 편차는 19 Ω/□로 나타났다. 이는 H₂가 2000 sccm 주입된 경우에 비해 현격히 낮은 편차를 보인다.

도 7c에 도시된 바와 같이, H₂가 4000 sccm 주입된 경우, C(Center)를 기준으로 18~19 Ω/□ 대의 낮은 면저항 값을 보이는데, 최대값은 DE에서 19.01 Ω/□를 보였으며 최소값은 UE에서 18.5 Ω/□의 면저항 값을 보였다.

이때, 최대-최소 편차는 0.51 Ω/□이며, 이는 6 inch 웨이퍼 전면에 불순물 포함이 낮은 균일한 박막이 증착되는 것을 보여 준다.

이와 같이, ALD 증착은 대면적에 균일한 증착이 가능한 장점을 가지고 있는데, H₂에 의해 완전히 제거되지 못한 리간드는 기판상의 Ni 증착 시 박막 내부에 포함되어 균일한 전기적 특성을 나타내지 못할 것으로 판단된다.

따라서, H₂ 주입양은 면저항 특성을 고려할때, 최소 3000 sccm 이상의 주입량을 필요로 하며, 최적의 H₂주입량은 4000 sccm로 판단된다.

이하, 도 8 내지 도 12를 참조하여, 전술한 본 발명의 ALD 방법에 따라 증착된 Ni 박막의 물리적 특성을 설명한다. 상기 물리적 특성의 분석 결과, 본 발명에 ALD 방법으로 균일하게 증착된 Ni 박막은 Ni:Ni₃C(3:7)로 구성된 Ni 박막임을 알 수 있으며, 이하에서 상세히 설명한다.

도 8a 내지 도 8c는 본 발명의 ALD 방법으로 증착된 Ni 박막의 조성 분석을 나타낸 그래프이다.

도 8a는 상기 Ni 박막의 XRD 측정을 나타낸 그래프로서, XRD를 이용한 측정은 ALD 증착 도중 발생할 수 있는 불순물의 박막 내 포함과 박막의 조성 및 결정성을 확인하기 위한 것이다.

여기서, XRD 측정을 위한 Ni 박막의 증착은 박막의 면저항이 가장 낮았던 220℃의 공정 조건으로 증착하였으며, 이전 Ni 박막의 전기적 특성에서 공정 온도 220℃에서 증착된 박막이 18.5 Ω/□로 낮은 저항값을 보임을 보였다. 이는 e-beam이나 스퍼터링 방법으로 증착된 Ni과 같은 수준의 면저항 값이다. 그래서, XRD 측정에서 가장 낮은 면저항을 보였던 Ni 박막은 불순물이 포함되지 않은 순수한 Ni 박막을 기대하였으나, 도 9a에 도시된 바와 같이, ALD 방법으로 220℃에서 18.5 Ω/□로 가장 낮은 면저항을 보였던 Ni 박막은 Ni 상과 Ni₃C 상이 공존하는 형태의 XRD 피크를 보였다.

이와 같이, 금속유기 전구체를 사용한 Ni 박막의 ALD 증착에서 Ni 박막 내의 탄소(carbon) 포함은 금속유기 전구체의 리간드에 존재하던 탄소가 완전히 제거되지 못하고 박막에 포함된 것으로 보인다. 그리고 XRD 측정으로 얻은 Ni 상과 Ni₃C의 비는 3:7로 구성된다.

일반적으로 ALD 증착 도중 불순물, 즉 탄소나 산소 등의 포함은 많은 문제점들을 일으켜 왔으며, 박막의 전기적 특성을 떨어뜨리는 주요인으로 작용해 왔다.

그러나, 도 5a 및 도 5b에 도시된 바와 같이, 220 ℃에서 증착된 Ni 박막은 탄소가 포함되어 있음에도 불구하고, 18.5 Ω/□의 낮은 면저항을 보이고 있다. 이는 Ni 박막 내에 포함된 탄소가 불순물이 아닌 Ni과 결합한 Ni₃C 상을 나타내고 있기 때문인 것으로 판단된다.

또한, 도 8a에 도시된 바와 같이, 비교 데이터로 e-beam을 사용하여 같은 두께로 증착한 Ni 박막의 XRD peak을 고려해 볼 때, ALD로 증착된 Ni 박막이 e-beam으로 증착된 Ni 박막보다 높은 결정성을 보이는 것을 확인할 수 있다. 이것은 PVD로 증착되는 Ni 박막에 비해 ALD 방법에 의한 Ni 증착이 좀 더 치밀한 Ni 박막을 얻을 수 있음을 나타낸다.

도 8b는 도 8a에서의 Ni 증착과 같은 조건에서 퍼징(purging) 공정을 제거한 상태인 사이클릭(Cyclic) CVD 방법으로 증착된 Ni 박막의 XRD 측정과 비교한 그래프이다.

도 8b에 도시된 바와 같이, 같은 200 cycle 공정상에서 ALD로 증착된 Ni 박막은 250Å의 두께를 보였으나, 사이클릭 CVD 방법으로 증착된 Ni 박막은 810Å의 두께를 보였다. 이것은 사이클릭 CVD 방법으로 두껍게 증착된 Ni 박막은 확실한 Ni₃C 상의 존재를 확인할 수 있으며, 사이클릭 CVD 증착 가능성도 보여준다.

도 8c는 증착 온도에 따라 증착된 Ni 박막의 XRD 분석을 나타낸 그래프로서, 증착 온도에 따라 면저항 특성을 보았던 도 6a와 같은 공정 조건에서 공정온도를 200℃에서 300℃까지 25℃씩 증가시키며 증착된 Ni 박막을 XRD 측정한 것이다.

상기 XRD peak에서 확인할 수 있듯이 면저항이 가장 낮았던 220℃에서 Ni 상과 Ni₃C 상의 결정성이 가장 높음을 알 수 있다. 그러나, 250℃를 기점으로 증착 온도가 상승할수록 Ni₃C 상의 peak가 감소하며 300℃에서는 Ni peak 만이 확인되며, 전체적인 Ni peak의 결정성 감소도 확인된다.

도 8c의 XRD 측정과 도 5a의 증착 온도에 따른 면저항 특성을 고려해 볼 때 Ni₃C 상의 존재와 면저항의 크기가 연관성을 가지는 것을 알 수 있다. 즉, XRD 측정에서 Ni₃C peak의 감소는 면저항의 증가로 나타나며, 이는 ALD 방법으로 증착된 Ni 박막 내의 탄소가 Ni과 결합하여 Ni₃C 상을 이루며 결정성을 가지는지 아니면 모바일 차지(mobile charge)의 형태로 박막 내에 불순물로 작용하는가의 문제이다.

또한, Ni₃C 상으로써 Ni과 탄소의 결합은 증착 온도에 따른 XRD 측정에서 증착 온도에 의존한다는 것을 확인할 수 있다. 증착 온도가 250℃ 이상이 될 경우 Bis-Ni의 리간드에 포함되어있던 탄소는 높은 증착 온도에 의하여 증착된 Ni과 결합하지 못하고 박막 내 불순물로 포함되어 Ni₃C 상을 나타내지 못하는 것으로 판단 된다. 따라서, 불순물로 작용하는 탄소는 박막의 면저항을 높이는 것으로 판단된다.

도 9a 및 도 9b는 본 발명의 ALD 방법으로 증착된 Ni 박막의 깊이 방향 분석을 나타낸 그래프이다.

도 9a는 SiO₂(1000Å)/p-type Si 기판 위에 증착된 Ni 박막의 깊이 방향 특성을, 도 9b는 p-type Si 기판 위에 증착된 Ni 박막의 깊이 방향 특성을 나타낸 것이다.

이전의 Ni 박막의 조성 분석에서 XRD로 분석된 ALD Ni 박막은 Ni 상과 Ni₃C 상이 3:7로 존재하는 것으로 나타났다. 특히 ALD로 증착된 Ni 박막 내의 탄소는 Ni과 결합하여 Ni₃C 상을 이루고 있는 것을 확인할 수 있었다.

도 9a 및 도 9b에서 Auger depth profile로 확인할 수 있듯이, 증착된 Ni 박막의 표면에서부터 내부까지 대략 25%의 다량의 탄소를 포함하고 있는 것이 확인 된다. 이 탄소는 XRD 조성 분석에서 나타난 Ni₃C에서 확인되는 탄소로 판단되며 이 결과는 이전 XRD 조성 분석에서 나타난 Ni₃C 존재를 뒷받침한다.

도 10은 본 발명의 ALD 방법으로 증착된 Ni 박막의 XPS 측정을 나타낸 그래프이다.

도 10에 도시된 바와 같이, 공정온도 220℃에서, C_1s peak을 기준으로 하여 Ni과 탄소의 결합 상태를 확인할 수 있다.

여기서, C_1s peak의 결합에너지가 284.6eV임을 감안할 때, 측정된 Ni 박막의 피팅(fitting)된 peak는 248.2eV로 우측으로 0.4eV 시프트(shift)되어 있는 것을 확인할 수 있다. 이것은 Ni 박막 내부의 탄소가 단독으로 불순물 형태로 존재하지 않음을 보인다. 또한, Ni과 탄소 결합의 결합 에너지 284eV를 고려해 볼 때 측정된 Ni 박막 내부의 탄소는 Ni과 결합한 상태인 Ni₃C 임을 확인할 수 있다.

도 11a 내지 도 11c는 본 발명의 ALD 방법으로 증착 온도에 따른 Ni 박막의 표면 AFM 측정을 나타낸 그래프이다.

도 9a, 도 9b, 도10을 참조하면, 이전 Ni 박막의 조성 분석과 깊이 방향 분석에서 Ni₃C 상의 존재와 역할을 알 수 있었다. 그러나, 증착 온도가 고온으로 가면서 면저항이 높아졌고 이는 탄소와 Ni의 결합이 불완전함에서 비롯된 것으로 생각된다. 이 불완전한 결함은 탄소가 불순물로 작용하게 되어 면저항을 떨어뜨리는 원인으로 판단이 되었다. 이때, 이 불완전 Ni과 탄소의 결합이 박막 표면에 어떤 영향을 미치는 것인지 AFM으로 표면 측정을 통해 관찰하였다.

도 11a, 도 11b, 및 도 11c는 각각 220℃, 250℃, 300℃에서 증착된 Ni 박막을 AFM 측정한 것이다.

각 온도마다 증착된 Ni 박막은 도 5a의 면저항 측정에서 사용되었던 것과 같은 조건으로 증착하였다. 이는 Ni₃C 상의 감소와 면저항의 증가가 Ni 박막의 표면에 어떤 변화를 가져오는지를 확인하기 위해서이다.

도 11a는 18.5 Ω/□의 가장 낮은 저항 값을 보였던 Ni 박막의 AFM 측정이다. 거칠기(RMS)는 4.5nm로 다른 ALD 방법으로 증착되는 물질의 일반적인 거칠기보다 거친 것이다. 이는 high-K 물질이나 barrier 물질을 증착하는 다른 ALD 증착 박막은 대부분 비정질의 상을 띄고 있는 것에 비해 Ni 박막의 ALD 증착은 결정성을 띄고 있기 때문이다. 특히 Ni₃C 박막은 Ni과 탄소의 결합에 의해 어느 정도의 grain size를 가지는 것으로 알려져 있다. 이 grain size는 Ni₃C가 Ni에 비해 좀더 큰 grain size를 가지는 것으로 알려져 있으며 현재 연구된 결과에 의하면 Ni: Ni₃C 상의 grain size는 24nm: 32nm로 확인되고 있다. 이런 결정성을 가지는 ALD Ni 박막은 grain과 grain 사이 경계지점의 불규칙성 때문에 전체적으로 거칠기가 큰 것으로 판단된다.

도 11b는 증착 온도 250℃에서 증착된 112.3 Ω/□ 면저항을 가지는 ALD Ni 박막의 AFM 측정이다.

도 11a를 고려해 볼 때, 도 11b에서는 표면에서 날카로운 peak들이 많아진 것을 확인할 수 있다. 이는 거칠기의 상승을 가져왔으며 측정된 거칠기 값은 5.1 nm로 220℃에서 증착된 Ni 박막보다 0.6nm 상승한 값이다.

도 8c의 XRD 측정에서 나타나듯이 250℃에서 증착된 Ni 박막은 220℃에서 증착된 Ni 박막에 비해 Ni₃C 상이 감소한 것을 확인할 수 있었다. 이것은 AFM 표면 측정에서 Ni₃C 상의 감소로 인한 탄소의 불순물화로 grain이 작아지면서 더욱더 거친 표면을 가지게 된 것으로 판단된다.

도 11c는 증착 온도 300℃에서 증착된 Ni 박막의 AFM 측정을 나타낸 그래프로서, 표면이 도 11b보다 더욱더 거칠어 진 것을 확인할 수 있다. AFM 측정으로 측정된 거칠기 값은 5.4nm이다. 도 11b보다 0.3nm 더 증가한 수치이다.

도 8c의 XRD 측정에서 300℃에 증착된 Ni 박막은 Ni₃C 상이 거의 존재하지 않았으며, 면저항 값도 도 5a에서 확인했듯이 447.9 Ω/□ 가장 낮은 수치를 보인다. 이는 ALD로 증착된 Ni 박막 내부에서 대부분의 탄소들이 Ni과 결합하지 못한 상태로 존재하고 있다는 것을 말한다. 이는 탄소가 불순물 역할을 하여 박막의 면저항을 떨어뜨리게 된다. 더욱이 grain이 큰 Ni₃C 상이 거의 사라짐에 따라 Ni 단독의 작은 grain size를 가지게 되고, 이것에 의해서 더욱 AFM의 거칠기 값은 큰 값을 가지게 되는 것으로 판단된다.

도 12 및 도 13은 본 발명의 ALD 방법으로 증착된 Ni 박막의 단차 피복 특성을 나타낸 도면이다.

도 12a 및 도 12b는 1(100nm):16(1.6㎛)의 단차 비를 가지는 비아나 컨택트 홀(via 또는 contact hole) 또는 트렌치(trench)에 증착된 Ni 박막의 SEM 측정 사진이다.

여기서, 도 12a는 증착 온도 220℃, 200cycle로 증착된 Ni 박막의 표면을 SEM 측정한 것이며, 100nm의 폭을 가지는 비아 홀(via hole)이 관측된다.

도 12b는 깊이 방향으로 식각되어 있는 트렌치의 모습을 관찰하기 위해서 단면을 SEM 측정한 것으로, 비아나 컨택트 홀, 또는 트렌치의 최종 하단부를 15만배 확대해서 측정한 것이다. 도 12b에서 확인되는 것과 같이 좌우 벽 쪽에 25.74nm ~ 25.81 nm, 바닥 부분에 23.76nm 정도의 Ni 박막이 증착된 것을 확인할 수 있다.

일반적으로 ALD 증착율이 1.25Å이고 SEM 측정임을 감안할 때, 200 cycle 공정을 진행한 것임으로 위의 값들은 오차 범위 안에 있다. 이는 1(100nm):16(1.6㎛)의 단차비를 가지는 비아나 컨택트 홀 또는 트렌치에 완벽하게 ALD 증착이 이루어진다는 것을 보여준다. 그러나, SEM 측정상 낮은 해상도로 인해 200Å 내외의 얇은 박막은 확인하기 쉽지 않기 때문에, 정확한 두께나 증착 특성을 확인하기에는 한계가 있어 TEM을 이용해서 단차 피복성을 좀더 세밀하게 확인하였다.

도 13a 내지 도 13d는 1(100nm):16(1.6㎛)의 단차비를 가지는 비아나 컨택트 홀 또는 트렌치에 증착된 Ni 박막의 TEM 측정 사진이다.

도 13a는 비아나 컨택트 홀 또는 트렌치(이하, 트렌치)의 전체 단면 사진이다. 깊이 방향으로 1.6㎛ 파져있는 트렌치에 상단부터 하단까지 외벽에 검은 선으로 Ni이 증착 되어있는 것을 확인할 수 있다.

도 13b는 비아나 컨택트 홀 또는 트렌치의 표면 사진으로, 좌측 홀 트렌치 도면은 측정된 Ni 박막은 grain을 가지며 두께는 대략 260Å정도로 좋은 증착 특성을 보인다. 또한, 우측 도면은 트렌치의 상부 외벽 사진으로, 그 두께는 표면과 동일한 두께를 보인다.

도 13c는 비아나 컨택트 홀 또는 트렌치의 중단 외벽 사진으로, 표면 및 상부와 마찬가지로 균일한 증착 특성을 보인다.

도 13d는 비아나 컨택트 홀 또는 트렌치의 하단부 사진으로, 증착 두께는 250Å 정도로 증착 된 것으로 보이며 grain 사이즈가 상부보다 큰 것으로 확인된다. 그러나, Ni 박막의 끊어짐 없이 완벽하게 증착된 것을 확인 할 수 있다.

위의 SEM과 TEM 측정을 통해 ALD 방법으로 증착되는 Ni 박막이 1(100nm):16(1.6㎛)과 같은 큰 단차를 가진 굴곡(비아나 컨택트 홀 또는 트렌치)에서 완벽하게 증착된 모습을 확인할 수 있다. 이는 차후 단차가 큰 FinFET와 같은 3D 소자에서 ALD NiSi가 적용 가능함을 보이는 것이며, 이는 기존의 PVD NiSi 공정을 대체할 수 있을 것으로 판단된다.

이하에서, 도 14 및 도 15를 참조하여, 전술한 본 발명의 ALD 방법에 따라 증착된 Ni 박막의 니켈 실리사이드(NiSi) 형성과정을 설명한다. 특히, NiSi의 형성은 RTP(Rapid Thermal Process)에 의해 수행되었으며, 그 결과 형성된 NiSi의 구조적 및 물질적인 속성은 4-point 프로브, XRD, 및 TEM에 의해 파악할 수 있다.

도 14는 본 발명의 ALD 방법에 따른 RTP 온도 구간에 따른 NiSi의 면저항을 측정한 그래프이다.

먼저, 도 5a에서 Ni 박막은 증착 온도 220℃에서 200 cycle의 공정을 통해 두께 250Å, 면저항 18.56Ω/□의 특성을 가지며, 증착된 기판은 p-type Si 기판을 사용하였다.

반면, 도 14에 도시된 바와 같이, 급속 열처리 공정(RTP) 온도는 400℃에서 900℃까지 100℃씩 상승시키며 공정을 진행하였으며, ALD 증착된 Ni 박막의 NiSi 특성과 비교하기 위해서 같은 기판에 e-beam evaporator(PVD)를 사용하여 동일한 두께로 증착한 Ni 박막 시료를 함께 동일한 조건의 열처리로 진행하였다.

각 온도마다 측정된 면저항 값은 PVD로 증착된 경우에는 700℃까지 3Ω/□에서 6Ω/□ 대의 모노 니켈실리사이드(mono NiSi)의 면저항 값을 보였고, 800℃부터 급격하게 면저항 값이 상승하는 것을 확인할 수 있다. 이에 비해 ALD 방법으로 증착된 경우에는 3Ω/□에서 8Ω/□ 대의 면저항 값을 800℃까지 유지하는 모습을 볼 수 있다.

이를 살펴보면, 이전의 XRD 측정과 auger depth profile에서 보았듯이 ALD로 증착된 Ni 박막은 Ni₃C 상이 70% 정도 포함되어있으며, Ni과 결함한 탄소는 박막에 깊이 방향으로 균일하게 분포하고 있는 것을 확인할 수 있다. 만약 Ni과 결합하고 있는 Ni₃C 상의 탄소가 급속 열처리 도중 Ni과 같이 Si 기판 내부로 들어가게 된다면, 탄소는 불순물로 작용할 확률이 높고 그렇기 때문에 NiSi가 형성되더라도 높은 탄소 불순물의 영향으로 낮은 저항을 얻을 수 없을 것이라 판단했다.

그러나, 도 14에서 확인하였듯이 ALD로 증착된 Ni 박막은 PVD 방법으로 증착된 경우와 같이 700℃까지 mono NiSi 특성의 낮은 면저항을 보였다. 이것은 Ni과 Ni₃C 상으로 결합하고 있는 탄소가 급속 열처리 공정 도중 박막 내부로 포함되지 않을 가능성을 말하는 것이다. 또한, 면저항 측정에서 특히 주목할 만한 것은 ALD 방법의 NiSi가 PVD 방법의 NiSi보다 낮은 mono NiSi 형성을 위한 RTP 온도 구간이 100℃ 증가한 것이다. 이 특성은 이제까지 문제가 되어왔던 후속 고온 열처리 공정상에서의 열화 문제를 해결할 수 있을 것으로 판단된다.

도 15a 및 도 15b는 본 발명의 ALD 방법에 따른 RTP 공정 온도에 따라 형성 된 NiSi의 깊이 방향 분석을 나타낸 그래프이다.

즉, 도 15a 및 도 15b는 각각 6.7Ω/□의 낮은 면저항 값을 얻었던 600℃ RTP 시료와, 99.1Ω/□로 높은 면저항을 보였던 900℃ RTP 시료를 깊이 방향으로 auger depth profile한 것이다.

도 15a에 도시된 바와 같이, 6.7Ω/□으로 낮은 면저항을 보였던 600℃ 시료는 auger depth profile에서 표면부터 90%이상의 탄소가 확인되었다. 그리고, 10분의 스퍼터 시간(sputter time)이 지난 후부터 Ni과 Si의 원자 농도가 1:1의 mono NiSi 상을 확인 할 수 있다. 특히, ALD로 증착된 Ni 박막 내부에서 Ni과 결합한 탄소가 Ni₃C 상을 나타내고 있어, 급속 열처리 공정 이후 박막 내부로 탄소 침투를 우려 하였으나, auger depth profile 결과 급속 열처리 이후 표면에만 탄소가 존재하였고 mono NiSi 형성에서는 탄소의 존재를 확인할 수 없다는 것이다.

또한, ALD로 증착된 Ni 박막 내부에서 Ni₃C 상으로 존재했던 탄소가 급속 열처리 공정에서 Ni과의 결합이 끊어지면서 Ni은 Si 내부로 확산 mono NiSi를 형성 하였고, 탄소는 표면에 잔류하게 된 것으로 판단된다. 이렇게 표면에 잔류하게 된 탄소는 ALD 증착된 Ni 박막의 두께(250Å), 조성비(Ni:Ni₃C=3:7), Ni₃C 상의 탄소의 원자수 등을 고려할 때 43Å정도의 두께를 가질 수 있다. 이런 특성 때문에 이전 급속 열처리 공정 이후 면저항 측정에서 4-point probe의 tip은 얇은 탄소층(carbon layer)를 뚫고 NiSi의 면저항을 측정할 수 있었으며, mono NiSi의 낮은 저항을 측정할 수 있었다.

그리고, 도 14의 면저항 데이터를 고려해 볼 때 PVD 방법으로 증착된 Ni 박막의 NiSi 특성에서 700℃ 이상에서 면저항이 상승하는 특성을 보이는 반면, ALD 방법으로 증착된 Ni 박막의 NiSi 형성 특성에서 800℃까지 mono NiSi의 낮은 면저항을 유지하는 것은, 표면에 남아 있었던 탄소가 캡핑층(capping layer) 역할을 하여 NiSi 형성 RTP 구간을 넓힌 것으로 판단된다. 특히, 지금까지 여러 다른 연구에서 공정도중 발생할 수 있는 불순물의 침투와 열 안정성을 확보하기 위해 TiN, Ti, TaN 등의 캡핑층을 선 증착하고 이후 급속 열처리 공정을 진행하고 있으나, ALD 방법으로 증착된 Ni 박막은 RTP 공정 진행상에서 탄소의 잔류에 의한 자동 캡핑층(auto-capping layer) 형성으로 공정도중 발생하는 불순물의 침투를 방지하고 NiSi 형성을 위한 RTP 구간을 넓게 확보할 수 있다. 이는 기존의 캡핑층 증착에 필요한 공정장비 축소 및 공정시간의 단축으로, 보다 효율적인 NiSi 형성이 가능 할 것으로 판단된다.

또한, 표면의 탄소 캡핑층은 필요에 따라 이온 에칭 장비를 이용하여 식각이 가능하다.

도 15b는 도 14의 면저항 측정에서 면저항이 99.1Ω/□로 급격히 상승했던 900 ℃ RTP 시료의 auger depth profile이다. 도 15a와 비교해 볼 때, Ni과 Si의 원자 농도가 7:3으로 Si의 원자 농도가 급격하게 증가한 것을 확인 할 수 있다.

이것은 600℃ RTP 공정 이후에 Ni과 Si의 원자 농도 비가 1:1을 보여 mono NiSi 형성을 확인할 수 있었던 것과는 달리, 900℃ RTP 공정에서 Si의 원자 농도의 증가로 인한 NiSi₂ 형성 특성을 보이는 것이다. 이 때문에 면저항 측정에서 높은 값을 얻게 된다.

이상에서, 온도를 변화시켜 증착된 니켈의 mono NiSi 형성 온도 구간을 확인하였으며, ALD로 증착된 Ni 박막의 mono NiSi RTP 공정 구간은 400~800℃까지로 확인된다.

또한, ALD 법으로 균일하게 증착된 Ni 박막은 Ni:Ni₃C(3:7)로 구성된 Ni 박막임을 알 수 있으며, 상기 ALD 법으로 증착된 Ni 박막의 Ni 실리사이드 형성에서 Ni₃C 상의 존재는 급속 열처리(RTP) 공정 이후, 형성된 Ni 실리사이드 박막에서 탄소가 자동 캡핑층으로서 역할을 수행한다. 즉, ALD 방법으로 증착된 Ni 박막은 RTP 공정 진행상에서 탄소의 잔류에 의한 자동 캡핑층(auto-capping layer) 형성으로 공정도중 발생하는 불순물의 침투를 방지하고 NiSi 형성을 위한 RTP 구간을 넓게 확보할 수 있게 한다.

이상에서 본 발명은 바람직한 실시예를 통해 저저항의 NiSi 형성을 위해 ALD 기술을 사용함에 의해서 낮은 온도에서 고품질의 Ni 박막을 증착하였다.

이상에서 살펴본 바와 같이, 본 발명은 원자층 증착 방법(ALD) 방법으로 Ni 박막을 증착하여 니켈 실리사이드를 형성함으로써, 65나노 이하의 선폭을 가지는 CMOS 소자의 살리사이드 공정과 FUSI 게이트 공정에 적용할 수 있게 한다.

또한, 증착된 Ni 박막은 보다 낮은 온도에서 증착됨에도 PVD 방법에 의해 얻 어진 면저항 값 이하의 낮은 저항값을 가질 수 있게 한다.

또한, Ni 박막은 1(100nm):16(1.6㎛)과 같은 큰 단차를 가진 굴곡(비아나 컨택트 홀, 또는 트렌치)에서 완벽하게 증착될 수 있다. 이는 차후 단차가 큰 FinFET와 같은 3D 소자에서도 ALD NiSi가 적용 가능하다.

또한, ALD 방법으로 증착된 Ni 박막은 RTP 공정 진행상에서 탄소의 잔류에 의한 자동 캡핑층(auto-capping layer) 형성으로 공정도중 발생하는 불순물의 침투를 방지하고 NiSi 형성을 위한 RTP 구간을 넓게 확보할 수 있게 한다.

Claims (15)

1. 실리콘 기판상에 게이트 패턴 및 소오스/드레인 영역을 형성하는 단계와,

   상기 게이트 패턴 및 소오스/드레인 영역 상에 Ni 전구체를 사용하여 ALD 공정으로 Ni 박막을 증착시키는 단계와,

   상기 니켈 박막을 열처리하여 상기 게이트 패턴과 소오스/드레인 영역 상에 니켈 실리사이드막(NiSi)을 형성하는 단계와,

   상기 니켈 실리사이드막 형성시 반응하지 않은 상기 니켈 박막을 선택적으로 제거하는 단계를 포함하고;

   상기 Ni 박막은 Ni 상과 Ni₃C 상으로 구성되는 것을 특징으로 하는 반도체 디바이스의 제조방법.
2. 실리콘 기판상에 게이트 패턴 및 소오스/드레인 영역을 형성하는 단계와;

   상기 게이트 패턴 상에 Ni 전구체를 사용하여 ALD 공정으로 Ni 박막을 증착시키는 단계와;

   상기 니켈 박막을 열처리하여 상기 게이트 패턴 상에 니켈 실리사이드막(FUSI)을 형성하는 단계와;

   상기 니켈 실리사이드막 형성시 반응하지 않은 상기 니켈 박막을 선택적으로 제거하는 단계를 포함하고;

   상기 Ni 박막은 Ni 상과 Ni₃C 상으로 구성되는 것을 특징으로 하는 반도체 디바이스의 제조방법.
3. 제1항 또는 제2항에 있어서,

   상기 Ni 박막을 형성하는 ALD 온도창은 200 ~ 250℃의 범위인 것을 특징으로 하는 반도체 디바이스의 제조방법.
4. 제1항 또는 제2항에 있어서,

   상기 열처리 공정은 급속 열처리 공정(RTP)인 것을 특징으로 하는 반도체 디바이스의 제조방법.
5. 제4항에 있어서,

   상기 RTP의 공정 온도는 800℃ 이하의 범위인 것을 특징으로 하는 반도체 디바이스의 제조방법.
6. 제1항 또는 제2항에 있어서,

   상기 Ni 상과 Ni₃C 상의 구성비는 3:7인 것을 특징으로 하는 반도체 디바이스의 제조방법.
7. 제1항 또는 제2항에 있어서,

   상기 열처리 공정에서 상기 Ni 박막 표면상에 탄소가 잔류하여 상기 니켈 실리사이드막 상에 캡핑층을 형성하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
8. 제1항 또는 제2항에 있어서,

   상기 ALD 공정은 퍼징(purging) 공정을 제거한 상태인 사이클릭 CVD 공정으로 대체되는 것을 특징으로 하는 반도체 디바이스의 제조방법.
9. 제1항 또는 제2항에 있어서,

   상기 ALD 공정에서, H₂는 반응 가스로 사용되고, Ar은 퍼지 가스로 사용되는 것을 특징으로 하는 반도체 디바이스의 제조방법.
10. 삭제
11. 제1항 또는 제2항에 있어서,

    상기 ALD 공정에서 반응물질의 주입과정은, 1주기당 니켈 전구체, 퍼지가스, 반응가스, 퍼지가스 순의 공정 사이클을 갖는 것을 특징으로 하는 반도체 디바이스의 제조방법.
12. 실리콘 기판상에 형성되는 게이트 패턴 및 소오스/드레인 영역과;

    상기 게이트 패턴 및 소오스/드레인 영역 상에 Ni 박막을 증착하고 상기 증착된 Ni 박막을 열처리하여 상기 Ni와 실리콘을 반응시켜 형성되는 니켈 실리사이드(NiSi)막과;

    상기 니켈 실리사이드막 상에 형성되는 탄소 캡핑층을 포함하는 것을 특징으로 하는 반도체 디바이스.
13. 실리콘 기판상에 형성되는 게이트 패턴 및 소오스/드레인 영역과;

    상기 게이트 패턴 상에 Ni 박막을 증착하고 상기 증착된 Ni 박막을 열처리하여 상기 Ni와 실리콘을 반응시켜 형성되는 니켈 실리사이드(Ni FUSI)막과;

    상기 니켈 실리사이드막 상에 형성되는 탄소 캡핑층을 포함하는 것을 특징으로 하는 반도체 디바이스.
14. 제12항 또는 제13항에 있어서,

    상기 Ni 박막은 ALD 공정 또는 퍼징(purging) 공정을 제거한 상태인 사이클릭 CVD 공정 중의 어느 하나에 의해 형성되는 것을 특징으로 하는 반도체 디바이스.
15. 삭제

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