KR19980083005A - 살리사이드 공정을 이용한 모스 트랜지스터 및 그 제조 방법 - Google Patents

살리사이드 공정을 이용한 모스 트랜지스터 및 그 제조 방법 Download PDF

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KR19980083005A
KR19980083005A KR1019970018132A KR19970018132A KR19980083005A KR 19980083005 A KR19980083005 A KR 19980083005A KR 1019970018132 A KR1019970018132 A KR 1019970018132A KR 19970018132 A KR19970018132 A KR 19970018132A KR 19980083005 A KR19980083005 A KR 19980083005A
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안경호
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윤종용
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살리사이드 공정을 이용한 모스 트랜지스터 및 그 제조방법이 개시되어 있다. 상기 모스 트랜지스터는, 살리사이드 구조를 갖는 제1 영역과 살리사이드 구조를 갖지 않는 제2 영역을 포함하는 반도체 기판, 상기 반도체 기판의 상부에 게이트 절연층을 개재하여 형성된 게이트 전극, 상기 게이트 전극의 측벽에 형성된 스페이서, 상기 측벽 스페이서에 셀프-얼라인되어 상기 반도체 기판의 표면에 형성된 소오스/드레인 영역, 상기 제1 영역에서 상기 게이트 전극의 상부 및 소오스/드레인 영역의 상부에 형성된 실리사이드층, 및 상기 제2 영역에서 상기 게이트 전극의 상부 및 소오스/드레인 영역의 상부에 형성된 살리사이드 저지층을 포함한다. 정전 방전 보호 회로의 영역에 선택적으로 살리사이드 구조를 형성하지 않음으로써 정전 방전 전압을 증가시켜 소자의 불량 또는 파괴를 방지할 수 있다.

Description

살리사이드 공정을 이용한 모스 트랜지스터 및 그 제조 방법
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 살리사이드(salicide) 공정을 이용한 모스(metal oxide semiconductor; MOS) 트랜지스터에 있어서 정전 방전 보호(electrostatic-discharge protection) 회로 영역에서 살리사이드의 형성을 방지하여 정전 방전(ESD) 전압을 증가시킬 수 있는 모스 트랜지스터 및 그 제조 방법에 관한 것이다.
반도체 장치가 고집적화, 고성능화 및 저전압화됨에 따라, 미세 패턴 형성을 통한 트랜지스터 및 메모리 셀에서의 게이트 길이의 감소 및 소자 특성의 향상을 만족시키기 위하여 저저항 게이트 물질이 요구되고 있다. 또한, 저전압화에 따른 트랜지스터 및 메모리 셀의 채널 전류를 증가시키기 위하여 게이트 절연층의 두께가 점차 감소되고 있다. 또한, 상기한 트랜지스터의 게이트 길이의 감소로 인한 쇼트-채널 효과(short channel effect)의 방지 및 펀치스루우(punchthrough)에 대한 마진 확보를 위하여, 소오스/드레인 영역의 접합 깊이(junction depth)를 얕게 형성하면서 동시에 소오스/드레인 영역의 기생 저항, 예컨대 면 저항(sheet resistance) 및 콘택 저항을 감소시켜야 한다.
이에 따라, 게이트 전극 및 소오스/드레인 영역의 표면에 실리사이드(silicide)층을 형성함으로써 게이트 전극의 비저항 및 소오스/드레인 영역의 면 저항과 접촉 저항을 감소시킬 수 있는 살리사이드 공정에 대한 연구가 진행되고 있다. 살리사이드 공정이란, 게이트 전극 및 소오스/드레인 영역에만 선택적으로 티타늄 실리사이드(TiSix) 등의 실리사이드층을 형성하는 방법이다.
도 1은 종래의 살리사이드 공정을 이용한 모스 트랜지스터의 단면도이다.
도 1을 참조하면, 소자 분리막(11)에 의하여 활성 영역이 정의되어진 실리콘 기판(10)의 표면에 열산화 공정을 수행하여 게이트 산화막(12)을 성장시킨 후, 그 위에 게이트용 도전층, 예컨대 다결정실리콘을 화학 기상 증착(chemical vapor deposition; CVD) 방법으로 증착하고 이를 사진식각 공정으로 패터닝하여 게이트 전극(14)을 형성한다. 이어서, 상기 게이트 전극(14)이 형성된 결과물의 상부에 절연층을 증착한 후 이를 반응성 이온 식각(reactive ion etching; RIE)과 같은 이방성 식각 방법으로 에치백(etch-back)함으로써, 상기 게이트 전극(14)의 측벽에 스페이서(16)를 형성한다. 여기서, 상기 절연층은 실리사이드 반응을 저지할 수 있는 물질, 예컨대 질화물이나 산화물로 형성한다. 다음에, 상기 측벽 스페이서(16) 및 게이트 전극(14)을 이온 주입 마스크로 이용하여 NMOS 트랜지스터의 경우에는 p형 불순물, 예컨대 보론 또는 불화 붕소(BF2) 이온을 고 도즈(high dose)로 주입함으로써, 상기 반도체 기판(10)의 표면에 상기 측벽 스페이서(16)에 셀프-얼라인(self-align)되는 고농도의 소오스/드레인 영역(18)을 형성한다. 여기서, 상기 측벽 스페이서(16)를 형성하기 전에, 상기 게이트 전극(14)을 이온 주입 마스크로 하여 NMOS 트랜지스터의 경우에는 p형 불순물을 저 도즈(low dose)로 이온 주입함으로써 상기 반도체 기판(10)의 표면에 상기 게이트 전극(14)에 셀프-얼라인되는 저농도의 소오스/드레인 영역, 즉 LDD(Lightly Doped Drain) 영역을 형성할 수 있다.
이어서, 상기 고농도의 소오스/드레인 영역(18)이 형성된 결과물의 상부에 실리사이드를 형성하기 위한 금속 물질로, 예컨대 티타늄(Ti)을 증착한 후, 상기 티타늄에 대해 고속열처리(rapid thermal annealing; RTA) 또는 로(furnace)를 이용한 열처리를 실시하면, 티타늄이 실리콘과 접촉되어 있는 영역에서 실리사이드 반응이 유발된다. 그 결과, 노출된 소오스/드레인 영역(18) 및 게이트전극(14)의 표면에 티타늄 실리사이드층(TiSi2)(20)이 형성된다. 이어서, 상기 실리사이드층(20), 실리콘 기판(10) 및 게이트 산화막(12)에 손상을 주지않는 에천트(etchant)를 사용하여 미반응된 티타늄층을 선택적으로 제거한다.
이어서, 상기 실리사이드층(20)이 형성된 결과물의 상부에 절연층(22)을 증착한 후, 사진 식각 공정으로 상기 절연층(22)을 예컨대 반응성 이온 식각(RIE) 방법으로 이방성 식각함으로써 상기 실리사이드층(20)의 일부를 노출시키는 콘택 윈도우(24)를 형성한다. 다음에, 상기 콘택 윈도우(24)의 내부에 금속 물질을 증착하여 상기 실리사이드층(20)과 접촉하는 금속층(26)을 형성한다.
상술한 종래의 살리사이드 공정을 이용한 모스 트랜지스터에 의하면, 소오스/드레인 영역 및 게이트 전극의 표면에 각각 실리사이드층을 형성하여 소오스/드레인 영역의 면 저항과 접촉 저항 및 게이트 전극의 비저항을 낮출 수 있다. 그러나, 게이트 전극의 엣지부와 콘택 윈도우 내의 금속층 간의 간격이 좁기 때문에 정전 방전(ESD)이 유발되어 소자에 치명적인 손상을 줄 수 있다.
따라서, 본 발명의 목적은 살리사이드 공정을 이용한 모스 트랜지스터에 있어서 정전 방전(ESD) 보호 회로의 영역에서 살리사이드의 형성을 방지하여 정전 방전 전압을 증가시킬 수 있는 모스 트랜지스터를 제공하는데 있다.
본 발명의 다른 목적은 상기 모스 트랜지스터를 제조하는데 특히 적합한 모스 트랜지스터의 제조 방법을 제공하는데 있다.
도 1은 종래 방법에 의한 모스 트랜지스터의 단면도이다.
도 2는 본 발명의 일 실시예에 의한 모스 트랜지스터의 단면도이다.
도 3A 내지 도 3C는 본 발명의 일 실시예에 의한 모스 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 다른 실시예에 의한 모스 트랜지스터의 단면도이다.
도 5A 내지 도 5C는 본 발명의 다른 실시예에 의한 모스 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도면의 주요부분에 대한 부호의 설명
100, 200 ... 반도체 기판 102, 202 ... 게이트 절연층
104, 204 ... 게이트 전극 108, 208 ... 소오스/드레인 영역
110, 210 ... 살리사이드 저지층 112, 212 ... 실리사이드층
116, 216 ... 콘택 윈도우 118, 218 ... 금속층
상기 목적을 달성하기 위하여 본 발명에 의한 모스 트랜지스터는, 살리사이드 구조를 갖는 제1 영역과 살리사이드 구조를 갖지 않는 제2 영역을 포함하는 반도체 기판; 상기 반도체 기판의 상부에 게이트 절연층을 개재하여 형성된 게이트 전극; 상기 게이트 전극의 측벽에 형성된 스페이서; 상기 측벽 스페이서에 셀프-얼라인되어 상기 반도체 기판의 표면에 형성된 소오스/드레인 영역; 상기 제1 영역에서 상기 게이트 전극의 상부 및 소오스/드레인 영역의 상부에 형성된 실리사이드층; 및 상기 제2 영역에서 상기 게이트 전극의 상부 및 소오스/드레인 영역의 상부에 형성된 살리사이드 저지층(salicide blocking layer)을 포함하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위하여 본 발명에 의한 모스 트랜지스터의 제조 방법은, 반도체 기판의 상부에 게이트 절연층을 개재하여 게이트 전극을 형성하는 단계; 상기 결과물의 상부에 살리사이드 저지층을 증착하고 이를 1차 이방성 식각하는 단계; 상기 결과물 전면에 불순물을 이온 주입하여 상기 반도체 기판의 표면에 상기 게이트 전극에 셀프-얼라인되는 소오스/드레인 영역을 형성하는 단계; 상기 반도체 기판의 상부에 포토레지스트 패턴을 형성하여 살리사이드 구조가 형성되는 제1 영역 및 살리사이드 구조가 형성되지 않는 제2 영역을 정의하는 단계; 사진 공정으로 상기 제1 영역을 개구한 후 상기 제1 영역의 살리사이드 저지층을 2차 이방성 식각하는 단계; 및 상기 제1 영역의 노출된 게이트 전극 및 소오스/드레인 영역의 상부에 실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 다른 목적을 달성하기 위하여 본 발명에 의한 모스 트랜지스터의 제조 방법은, 반도체 기판의 상부에 게이트 절연층을 형성하는 단계; 상기 게이트 절연층의 상부에 제1 살리사이드 저지층을 형성하고 이를 패터닝하여 상기 반도체 기판에 상기 제1 살리사이드 저지층이 형성되지 않는 제1 영역 및 살리사이드 저지층이 형성되는 제2 영역을 정의하는 단계; 상기 결과물의 상부에 게이트 전극을 형성하는 단계; 상기 결과물의 상부에 제2 살리사이드 저지층을 증착하고 이를 이방성 식각하여 상기 게이트 전극의 측벽에 스페이서를 형성하는 단계; 상기 결과물 전면에 불순물을 이온 주입하여 상기 반도체 기판의 표면에 상기 측벽 스페이서에 셀프-얼라인되는 소오스/드레인 영역을 형성하는 단계; 및 상기 제1 영역에서 상기 측벽 스페이서에 의해 노출된 게이트 전극 및 소오스/드레인 영역의 상부에 실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 살리사이드 저지층은 SiN 또는 SiON의 질화물로 형성하거나, 산화물로 형성하는 것이 바람직하다.
상기 실리사이드층은 티타늄 실리사이드(TiSi2), 코발트 실리사이드(CoSi2) 및 탄탈륨 실리사이드(TaSi2)의 군에서 선택된 어느 하나로 형성하는 것이 바람직하다.
상기 실리사이드층을 형성하는 단계는, 게이트 전극 및 소오스/드레인 영역의 상부가 노출되어진 결과물의 상부에 금속층을 증착하는 단계, 및 상기 금속층에 열처리를 가하여 노출된 게이트 전극 및 소오스/드레인 영역의 상부에 실리사이드층을 형성하는 단계로 이루어진다. 여기서, 상기 열처리는 고속 열처리(RTA) 또는 로(furnace)를 이용한 열처리인 것이 바람직하다.
따라서, 본 발명에 의하면 살리사이드 구조를 갖는 영역과 살리사이드 구조를 갖지 않는 영역을 선택적으로 형성한다. 그 결과, 정전 방전 보호 회로가 형성되는 영역에는 살리사이드 구조가 형성되지 않는 모스 트랜지스터를 형성함으로써, 정전 방전 전압을 증가시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
먼저, 정전 방전에 대해 잠시 살펴보기로 한다.
일반적으로, 모스 집적 회로의 입력 신호는 모스 트랜지스터의 게이트 전극에 인가되는데, 상기 게이트 전극에 인가되는 전압이 과도해지면 게이트 산화막이 절연 파괴(break down)될 수 있다. 이러한 고전압이 집적 패키지의 핀들에 우연히 인가된다면, 그것의 정전 방전이 상기 고전압이 인가되는 소자에서 게이트 산화막의 절연 파괴를 야기할 수 있다. 이러한 절연 파괴는 그 즉시 소자를 파괴시키기에 충분한 손상을 줄 수도 있고, 게이트 산화막을 열화시켜서 소자의 불량(failure)을 초래할 수도 있다. 이에 따라, 모스 집적 회로의 모든 핀들은 상기 고전압이 게이트 전극에 손상을 주는 것을 방지할 수 있는 보호 회로(protective circuit)를 제공한다. 상기 보호 회로들은 통상적으로, 칩 상에 형성된 입력 및 출력 패드들과 상기 패드들에 연결되는 트랜지스터의 게이트 사이에 위치하며, 접지부(ground) 또는 전원 공급선에 전기적 경로를 제공한다. 상기 보호 회로의 절연 파괴 메카니즘은 비파괴적으로 설계되므로, 상기 회로는 고전압이 입력 또는 출력 단자에 인가될 때에만 폐쇄(close)되는 오픈 경로를 제공함으로써 그것에 연결된 노드를 해롭지 않게 방전시킨다.
도 2는 본 발명의 일 실시예에 의한 모스 트랜지스터의 단면도이다.
도 2를 참조하면, 소자 분리막(101)에 의해 활성 영역이 정의된 반도체 기판(100)은 살리사이드 구조를 갖는 제1 영역(120a)과 살리사이드 구조를 갖지 않는 제2 영역(120b)을 포함한다. 상기 제1 및 제2 영역(120a, 120b)은, 상기 기판(100)의 상부에 게이트 절연층(102)을 개재하여 형성된 게이트 전극(104)과 상기 게이트 전극(104)에 셀프-얼라인되어 상기 기판(100)의 표면에 형성된 소오스/드레인 영역(108)으로 구성된 트랜지스터, 상기 트랜지스터의 상부에 상기 소오스/드레인 영역(108)의 일부를 노출시키는 콘택 윈도우(116)를 갖는 절연층(114), 및 상기 콘택 윈도우(116)의 내부에 형성되어 상기 소오스/드레인 영역(108)에 접촉된 금속층(118)을 포함한다.
또한, 상기 제1 영역(120a)은 상기 게이트 전극(104)의 상부 및 소오스/드레인 영역(108)의 상부에 형성된 실리사이드층(112)을 더 포함한다. 반면에, 상기 제2 영역(120b)은 상기 게이트 전극(104)의 상부 및 소오스/드레인 영역(108)의 상부에 형성된 살리사이드 저지층(110)을 더 포함한다.
또한, 상기 제1 및 제2 영역(120a, 120b)에 있어서 상기 게이트 전극(104)의 측벽에는 상기 살리사이드 저지층(110)으로 이루어진 측벽 스페이서가 형성된다.
도 3A 내지 도 3C는 본 발명의 일 실시예에 의한 모스 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 3A는 살리사이드 저지층(110)을 형성하는 단계를 도시한다. 불순물이 도우프된 단결정 실리콘으로 이루어진 반도체 기판(100)의 상부에 통상의 소자 분리 공정, 예컨대 실리콘 부분 산화(local oxidation of silicon; LOCOS) 공정을 실시하여 소자 분리막(101)을 형성함으로써, 소자들이 형성되어질 활성 영역을 정의한다. 이어서, 활성 영역이 정의된 상기 반도체 기판(100)의 표면에 열산화 공정을 수행하여 게이트 산화막(102)을 성장시킨 후, 그 위에 게이트용 도전층, 예컨대 다결정실리콘을 화학 기상 증착(CVD) 방법으로 증착하고 이를 사진식각 공정으로 패터닝하여 게이트 전극(104)을 형성한다.
이어서, 상기 게이트 전극(104)이 형성된 결과물의 상부에 SiN 또는 SiON과 같은 질화막이나 산화막을 화학 기상 증착(CVD) 방법으로 증착하여 약 1500Å의 두께를 갖는 살리사이드 저지층(110)을 형성한다. 다음에, 상기 살리사이드 저지층(110)의 일부를 반응성 이온 식각(RIE) 방법과 같은 이방성 식각 방법으로 1차 에치백한다. 바람직하게는, 남아있는 살리사이드 저지층(110)의 두께는 500Å 정도가 된다.
계속해서, 상기 결과물의 표면에 상기 기판(100)의 도전형과 반대의 도전형을 갖는 불순물을 이온 주입함으로써 상기 게이트 전극(104)에 셀프-얼라인되는 소오스/드레인 영역(108)을 형성한다.
도 3B는 실리사이드층(112)을 형성하는 단계를 도시한다. 상기 소오스/드레인 영역(108)이 형성된 반도체 기판(100)의 상부에 포토레지스트층(109)을 도포한 후 이를 패터닝함으로써, 살리사이드 구조가 형성되는 제1 영역(120a) 및 살리사이드 구조가 형성되지 않는 제2 영역(120b)을 정의한다. 이어서, 상기 포토레지스트층(109)에 의해 개구되어진 제1 영역(120a)의 살리사이드 저지층(110)을 반응성 이온 식각(RIE) 방법과 같은 이방성 식각 방법으로 2차 에치백함으로써, 상기 게이트 전극(104)의 측벽에 상기 살리사이드 저지층(110)으로 이루어진 스페이서(110a)를 형성한다. 그 결과, 상기 제1 영역(120a)에서 게이트 전극(104) 및 소오스/드레인 영역(108)의 상부가 노출된다.
이어서, 상기 포토레지스트층(109)을 에싱 및 습식 스트립 방법으로 제거한 후, 결과물의 상부에 실리사이드를 형성하기 위한 금속 물질, 예컨대 티타늄(Ti), 코발트(Co) 또는 탄탈륨(Ta)을 증착한다. 계속해서, 상기 금속 물질에 대해 고속 열처리(RTA) 또는 로(furnace)를 이용한 열처리를 실시하면, 상기 금속 물질이 실리콘과 접촉되어 있는 영역에서 실리사이드 반응이 유발된다. 그 결과, 상기 제1 영역(120a)에서의 노출된 게이트 전극(104) 및 소오스/드레인 영역(108)의 상부에 실리사이드층(112), 예컨대 티타늄 실리사이드층(TiSi2), 코발트 실리사이드층(CoSi2) 또는 탄탈륨 실리사이드층(TaSi2)이 형성된다. 이어서, 상기 실리사이드층(112), 반도체 기판(100) 및 게이트 절연층(102)에 손상을 주지않는 에천트를 사용하여 미반응된 금속 물질을 선택적으로 제거한다.
도 3C를 참조하면, 상기 실리사이드층(112)이 형성된 결과물의 상부에 절연층(114)을 증착한 후, 사진 식각 공정으로 상기 절연층(114)을 예컨대 RIE 방법으로 이방성 식각함으로써 상기 소오스/드레인 영역(108)의 일부를 노출시키는 콘택 윈도우(116)를 형성한다. 이때, 상기 제1 영역(120a)에서는 소오스/드레인 영역(108)의 상부에 형성된 실리사이드층(112)이 노출된다. 다음에, 상기 콘택 윈도우(116)의 내부에 금속 물질을 증착하여 상기 소오스/드레인 영역(108) 또는 금속 실리사이드층(112)과 접촉하는 금속층(118)을 형성함으로써, 원하는 트랜지스터를 구동시킨다.
도 4는 본 발명의 다른 실시예에 의한 모스 트랜지스터의 단면도이다.
도 4를 참조하면, 소자 분리막(201)에 의해 활성 영역이 정의된 반도체 기판(200)은 살리사이드 구조를 갖는 제1 영역(220a)과 살리사이드 구조를 갖지 않는 제2 영역(220b)을 포함한다. 상기 제1 및 제2 영역(220a, 220b)은, 상기 기판(200)의 상부에 게이트 절연층(202)을 개재하여 형성된 게이트 전극(204), 상기 게이트 전극(204)의 측벽에 형성된 제2 살리사이드 저지층으로 이루어진 스페이서(206), 상기 측벽 스페이서(206)에 셀프-얼라인되어 상기 기판(200)의 표면에 형성된 소오스/드레인 영역(208), 상기 트랜지스터의 상부에 상기 소오스/드레인 영역(208)의 일부를 노출시키는 콘택 윈도우(216)를 갖는 절연층(214), 및 상기 콘택 윈도우(216)의 내부에 형성되어 상기 소오스/드레인 영역(208)에 접촉된 금속층(218)을 포함한다.
또한, 상기 제1 영역(220a)은 상기 게이트 전극(204)의 상부 및 소오스/드레인 영역(208)의 상부에 형성된 실리사이드층(212)을 더 포함한다. 반면에, 상기 제2 영역(220b)은 상기 게이트 전극(204)의 상부 및 소오스/드레인 영역(208)의 상부에 형성된 제1 살리사이드 저지층(210)을 더 포함한다.
도 5A 내지 도 5C는 본 발명의 다른 실시예에 의한 모스 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 5A는 제1 살리사이드 저지층(210)을 형성하는 단계를 도시한다. 불순물이 도우프된 단결정 실리콘으로 이루어진 반도체 기판(200)의 상부에 통상의 소자 분리 공정, 예컨대 실리콘 부분 산화(LOCOS) 공정을 실시하여 소자 분리막(201)을 형성함으로써, 소자들이 형성되어질 활성 영역을 정의한다. 이어서, 활성 영역이 정의된 상기 반도체 기판(200)의 표면에 열산화 공정을 수행하여 게이트 산화막(202)을 성장시킨 후, 그 위에 SiN 또는 SiON과 같은 질화막이나 산화막을 화학 기상 증착(CVD) 방법으로 증착하여 약 500Å의 두께를 갖는 제1 살리사이드 저지층(210)을 형성한다. 이어서, 사진 식각 공정으로 상기 제1 살리사이드 저지층(210)을 패터닝함으로써, 상기 반도체 기판(200)에 제1 살리사이드 저지층(210)이 형성되지 않는 제1 영역(220a)과 제1 살리사이드 저지층(210)이 남아있는 제2 영역(220b)을 정의한다.
이어서, 제1 및 제2 영역(220a, 220b)이 정의된 기판(200)의 상부에 게이트용 도전층, 예컨대 다결정실리콘을 화학 기상 증착(CVD) 방법으로 증착하고 이를 사진식각 공정으로 패터닝하여 게이트 전극(204)을 형성한다. 이때, 상기 제2 영역(220b)에서는 제1 살리사이드 저지층(210)으로 인하여 게이트 전극(204)이 도 5A에 도시된 바와 같은 형상으로 패터닝된다.
도 5B는 실리사이드층(212)을 형성하는 단계를 도시한다. 상기 게이트 전극(204)이 형성된 결과물의 상부에 SiN 또는 SiON과 같은 질화막이나 산화막을 화학 기상 증착(CVD) 방법으로 증착하여 약 1500Å의 두께를 갖는 제2 살리사이드 저지층(206)을 형성한다. 다음에, 상기 제2 살리사이드 저지층(206)의 일부를 반응성 이온 식각(RIE) 방법과 같은 이방성 식각 방법으로 에치백함으로써, 상기 게이트 전극(204)의 측벽에 제2 살리사이드 저지층으로 이루어진 스페이서(206)를 형성한다.
이어서, 상기 측벽 스페이서(206)가 형성된 결과물의 표면에 상기 기판(200)의 도전형과 반대의 도전형을 갖는 불순물을 이온 주입함으로써 상기 게이트 전극(204) 및 측벽 스페이서(206)에 셀프-얼라인되는 소오스/드레인 영역(208)을 형성한다.
이어서, 상기 소오스/드레인 영역(208)이 형성된 반도체 기판(200)의 상부에 실리사이드를 형성하기 위한 금속 물질, 예컨대 티타늄(Ti), 코발트(Co) 또는 탄탈륨(Ta)을 증착한다. 계속해서, 상기 금속 물질에 대해 고속 열처리(RTA) 또는 로(furnace)를 이용한 열처리를 실시하면, 상기 금속 물질이 실리콘과 접촉되어 있는 영역에서 실리사이드 반응이 유발된다. 그 결과, 상기 제1 영역(220a)에서의 노출된 게이트 전극(204) 및 소오스/드레인 영역(208)의 상부에 실리사이드층(212), 예컨대 티타늄 실리사이드층(TiSi2), 코발트 실리사이드층(CoSi2) 또는 탄탈륨 실리사이드층(TaSi2)이 형성된다. 반면에, 상기 제2 영역(220b)에서는 노출된 게이트 전극(204)의 상부에만 실리사이드층(212)이 형성되므로, 완전한 살리사이드 구조가 형성되지 못한다. 이어서, 상기 실리사이드층(212), 반도체 기판(200) 및 게이트 절연층(202)에 손상을 주지않는 에천트를 사용하여 미반응된 금속 물질을 선택적으로 제거한다.
도 5C를 참조하면, 상기 실리사이드층(212)이 형성된 결과물의 상부에 절연층(214)을 증착한 후, 사진 식각 공정으로 상기 절연층(214)을 예컨대 RIE 방법으로 이방성 식각함으로써 상기 소오스/드레인 영역(208)의 일부를 노출시키는 콘택 윈도우(216)를 형성한다. 이때, 상기 제1 영역(220a)에서는 소오스/드레인 영역(208)의 상부에 형성된 실리사이드층(212)이 노출된다. 다음에, 상기 콘택 윈도우(216)의 내부에 금속 물질을 증착하여 상기 소오스/드레인 영역(208) 또는 금속 실리사이드층(212)과 접촉하는 금속층(218)을 형성함으로써, 원하는 트랜지스터를 구동시킨다.
상술한 바와 같이 본 발명에 의한 모스 트랜지스터에 의하면, 살리사이드 구조를 갖는 영역과 살리사이드 구조를 갖지 않는 영역을 선택적으로 형성한다. 따라서, 정전 방전 보호 회로가 형성되는 영역에는 살리사이드 구조가 형성되지 않는 모스 트랜지스터를 형성함으로써, 정전 방전 전압을 증가시켜 소자의 불량이나 파괴를 방지할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (13)

  1. 살리사이드 구조를 갖는 제1 영역과 살리사이드 구조를 갖지 않는 제2 영역을 포함하는 반도체 기판;
    상기 반도체 기판의 상부에 게이트 절연층을 개재하여 형성된 게이트 전극;
    상기 게이트 전극의 측벽에 형성된 스페이서;
    상기 측벽 스페이서에 셀프-얼라인되어 상기 반도체 기판의 표면에 형성된 소오스/드레인 영역;
    상기 제1 영역에서 상기 게이트 전극의 상부 및 소오스/드레인 영역의 상부에 형성된 실리사이드층; 및
    상기 제2 영역에서 상기 게이트 전극의 상부 및 소오스/드레인 영역의 상부에 형성된 살리사이드 저지층을 포함하는 것을 특징으로 하는 모스 트랜지스터.
  2. 제1항에 있어서, 상기 살리사이드 저지층은 SiN 또는 SiON의 질화막으로 형성된 것을 특징으로 하는 모스 트랜지스터.
  3. 제1항에 있어서, 상기 살리사이드 저지층은 산화막으로 형성된 것을 특징으로 하는 모스 트랜지스터.
  4. 제1항에 있어서, 상기 스페이서는 상기 살리사이드 저지층을 구성하는 물질과 동일한 물질로 형성된 것을 특징으로 하는 모스 트랜지스터.
  5. 제1항에 있어서, 상기 실리사이드층은 티타늄 실리사이드(TiSi2), 코발트 실리사이드(CoSi2) 및 탄탈륨 실리사이드(TaSi2)의 군에서 선택된 어느 하나로 형성된 것을 특징으로 하는 모스 트랜지스터.
  6. 반도체 기판의 상부에 게이트 절연층을 개재하여 게이트 전극을 형성하는 단계;
    상기 결과물의 상부에 살리사이드 저지층을 증착하고 이를 1차 이방성 식각하는 단계;
    상기 결과물 전면에 불순물을 이온 주입하여 상기 반도체 기판의 표면에 상기 게이트 전극에 셀프-얼라인되는 소오스/드레인 영역을 형성하는 단계;
    상기 반도체 기판의 상부에 포토레지스트 패턴을 형성하여 살리사이드 구조가 형성되는 제1 영역 및 살리사이드 구조가 형성되지 않는 제2 영역을 정의하는 단계;
    사진 공정으로 상기 제1 영역을 개구한 후 상기 제1 영역의 살리사이드 저지층을 2차 이방성 식각하는 단계; 및
    상기 제1 영역의 노출된 게이트 전극 및 소오스/드레인 영역의 상부에 실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  7. 제6항에 있어서, 상기 살리사이드 저지층은 SiN 또는 SiON의 질화막으로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  8. 제6항에 있어서, 상기 살리사이드 저지층은 산화막으로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  9. 제6항에 있어서, 상기 실리사이드층을 형성하는 단계는, 상기 게이트 전극 및 소오스/드레인 영역의 상부가 노출되어진 결과물의 상부에 금속층을 증착하는 단계, 및 상기 금속층에 열처리를 가하여 상기 제1 영역의 노출된 게이트 전극 및 소오스/드레인 영역의 상부에 실리사이드층을 형성하는 단계로 이루어진 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  10. 제6항에 있어서,상기 실리사이드층은 티타늄 실리사이드(TiSi2), 코발트 실리사이드(CoSi2) 및 탄탈륨 실리사이드(TaSi2)의 군에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  11. 반도체 기판의 상부에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층의 상부에 제1 살리사이드 저지층을 형성하고 이를 패터닝하여 상기 반도체 기판에 상기 제1 살리사이드 저지층이 형성되지 않는 제1 영역 및 살리사이드 저지층이 형성되는 제2 영역을 정의하는 단계;
    상기 결과물의 상부에 게이트 전극을 형성하는 단계;
    상기 결과물의 상부에 제2 살리사이드 저지층을 증착하고 이를 이방성 식각하여 상기 게이트 전극의 측벽에 스페이서를 형성하는 단계;
    상기 결과물 전면에 불순물을 이온 주입하여 상기 반도체 기판의 표면에 상기 측벽 스페이서에 셀프-얼라인되는 소오스/드레인 영역을 형성하는 단계; 및
    상기 제1 영역에서 상기 측벽 스페이서에 의해 노출된 게이트 전극 및 소오스/드레인 영역의 상부에 실리사이드층을 형성하는 단계를 포함하는 것을 징으로 하는 모스 트랜지스터의 제조 방법.
  12. 제11항에 있어서, 상기 제1 및 제2 살리사이드 저지층은 SiN 또는 SiON의 질화막으로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  13. 제11항에 있어서, 상기 제1 및 제2 살리사이드 저지층은 산화막으로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
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* Cited by examiner, † Cited by third party
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KR100417894B1 (ko) * 2001-05-10 2004-02-11 삼성전자주식회사 실리사이데이션 저지층의 형성방법
KR100432893B1 (ko) * 2001-08-16 2004-05-22 동부전자 주식회사 반도체 소자의 제조 방법
KR100674645B1 (ko) * 2002-02-25 2007-01-25 매그나칩 반도체 유한회사 반도체 소자 제조 방법

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