KR20030039893A - 반도체 소자의 캐패시터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 캐패시터 및 그 제조방법에 관한 것으로 특히, 캐패시터에 있어서 비스무트를 포함하는 강유전체의 상부와 하부 중 적어도 어느 한곳에 비정질의 비스무트 산화막을 구비하여 누설전류를 감소시키며 고온에서 휘발되는 비스무트 성분을 보상하는 반도체 소자의 캐패시터 및 그 제조방법에 관한 것이다. 이를 위한 본 발명은 기판상에 형성된 제1전극; 상기 제1전극상에 형성된 비스무트를 포함하는 강유전체; 상기 비스무트를 포함하는 강유전체상에 형성된 제2전극; 및 상기 제1전극과 상기 비스무트를 포함하는 강유전체 사이 또는 상기 비스무트를 포함하는 강유전체와 상기 제2전극 사이 중 적어도 어느 한 곳에 개재된 비정질의 비스무트 산화막을 포함하여 이루어 진다.
Description
본 발명은 반도체 소자의 캐패시터 및 그 제조방법에 관한 것으로, 더욱 상세하게는 BLT, SBT 또는 SBTN등 비스무트(Bi)를 함유하는 물질을 유전체로 사용하는 강유전체 캐패시터 및 그 제조방법에 관한 것이다.
일반적으로, 반도체 메모리 소자에서 강유전체를 캐패시터에 사용함으로써 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다.
이러한 강유전체를 이용하는 강유전체 메모리 소자(Ferroelectric Random Access Memory; 이하 'FeRAM'이라 약칭함)는 비휘발성 메모리 소자(Nonvolatile Memory device)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.
이러한 FeRAM 소자의 유전체로는 페로브스카이트(Perovskite) 구조를 갖는 (Bi,La)4Ti3O12(이하 BLT), SrBi2Ta2O9(이하 SBT), SrxBiy(TaiNbj)2O9(이하 SBTN), BaxSr(1-x)TiO3(이하, BST), Pb(Zr,Ti)O3(이하 PZT) 와 같은 강유전체가 주로 사용되며, 이러한 강유전체는 상온에서 유전상수가 수백에서 수천에 이르고 두 개의 안정한 잔류분극(Remnant polarization; Pr) 상태를 갖고 있어 이를 박막화하여 비휘발성(Nonvolatile) 메모리 소자로의 응용이 실현되고 있다.
강유전체를 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 '1'과 '0'을 저장하는 히스테리시스 (Hysteresis) 특성을 이용한다.
BLT, SBT, SBTN 과 같은 강유전체는 그 유전율이 매우 높아서 메모리 소자의 셀 캐패시터로 사용되는 경우에 작은 캐패시터 면적에서도 충분한 정전용량을 확보할 수 있는 장점이 있다. 이 때문에 수 기가(giga) 비트급 메모리소자에서 셀 캐패시터로서 BLT, SBT, SBTN 박막을 이용한 강유전체 캐패시터에 관한 개발이 많이 이루어지고 있다.
도1은 비스무트(Bi)를 포함하는 물질을 유전체로 사용하는 강유전체 캐패시터의 구조를 보인 도면으로 이를 참조하여 종래기술에 대해 설명한다.
종래기술에 따른 강유전체 캐패시터 제조방법은 도 1에 도시된 바와 같이, 트랜지스터 및 비트라인(도시 생략)의 제조 공정이 완료된 반도체기판(11)상에 제1 층간절연막(12)을 형성한 다음, 제1 층간절연막(12)상에 감광막을 이용한 콘택마스크를 형성하고, 이 콘택마스크로 제1 층간절연막(12)를 식각하여 반도체기판(11)의 소정 표면이 노출되는 콘택홀을 형성한다.
계속해서, 콘택홀을 포함한 제1 층간절연막(12)상에 폴리실리콘을 형성한 후, 에치백(Etch back) 공정으로 소정 깊이만큼 리세스(recess)시켜 콘택홀의 소정 부분에 매립되는 폴리실리콘플러그(13)를 형성한다.
그리고, 전면에 티타늄(Ti)을 증착하고 급속열처리(Rapid Thermal Process; RTP)하여 폴리실리콘플러그(13)의 실리콘(Si) 원자와 티타늄(Ti)의 반응을 유발시켜 폴리실리콘플러그(13)상에 티타늄실리사이드(Ti-silicide)(14)를 형성한다. 이 때, 티타늄실리사이드(14)는 폴리실리콘플러그(13)와 후속 하부전극과의 오믹 콘택(Ohmic contact)을 형성해 준다.
계속해서, 티타늄실리사이드(14)상에 티타늄질화막(TiN)(15)을 형성한 후, 제1 층간절연막(12)의 표면이 노출될때까지 티타늄질화막(15)을 화학적기계적연마 (Chemical Mechanical Polishing; CMP) 또는 에치백하여 콘택홀 내에만 잔류시킨다.
이 때, 티타늄질화막(15)은 후속 열처리공정시 하부전극으로부터 폴리실리콘플러그(13) 또는 반도체기판(11)으로의 물질들의 확산을 방지하는 역할을 하는 배리어 메탈이다.
상술한 티타늄질화막(15) 형성후, 제1 층간절연막 (12)상에 층간 접착력 향상을 위한 접착층(16)을 형성한 후, 하부전극(17), 비스무트를 포함하는 강유전체(18) 및 상부전극(19)을 차례로 형성한다.
Pt, Ru, RuO2, Ir, IrO2, IrO 또는 RuO 등의 금속산화물로 구성된 하부전극 (17) 상에 비스무트를 포함하는 강유전체(18)를 형성하는 경우에, 비스무트를 포함하는 강유전체(18)의 결정화를 위하여 고온에서 증착하거나 또는 비스무트를 포함하는 강유전체(18)를 증착한 후에 후속 열처리 공정을 수행하고 있다.
이와 같은 결정화 공정이 필요한 이유는, 비스무트를 포함하는 강유전체(18)가 다결정질 (Polycrystal)의 구조를 갖는 경우에, 높은 유전상수와 잔류 분극성질등 강유전체로서의 성질을 제대로 가질 수 있기 때문이다.
하지만, 결정화된 강유전체는 결정립계면이 누설전류의 전도경로로 이용되어 누설전류와 유전손실의 증가를 가져오므로 강유전체 캐패시터 소자의 특성이 열화되는 단점이 있었다.
또한, 강유전체를 구성하는 물질중에서 비스무트(Bi) 성분은 휘발성이 가장 큰 성질을 갖고 있다. 따라서, 후속 고온 열처리 공정을 수행하는 경우에 비스무트를 포함하는 강유전체 표면에 존재하는 비스무트(Bi) 성분이 휘발되어 강유전체가 갖는 고유의 특성을 제대로 나타내지 못하는 단점이 있었다.
이와 같이, 비스무트를 포함하는 강유전체가 가지고 있는 누설전류 문제와 유전손실 등으로 인한 소자 특성의 열화를 줄이기 위하여 여러 물질을 전극으로 사용하거나 불순물을 첨가하는 등 다양한 방법이 시도되고 있으나 아직 만족할 만한 결과를 가져오지 못하고 있다.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 누설전류와 유전손실을 줄인 반도체 소자의 캐패시터와 그 제조방법을 제공함을 목적으로 한다.
도1은 종래기술에 따라 형성된 캐패시터의 모습을 보인 도면.
도2는 본 발명의 일 실시예에 따라 형성된 캐패시터의 모습을 보인 도면.
*도면의 주요부분에 대한 부호의 설명*
21 : 기판22 : 제1 층간절연막
23 : 폴리실리콘플러그24 : 티타늄실리사이드
25 : 배리어메탈26 : 접착층
27 : 하부전극28 : 비정질의 비스무트 산화막
29 : 비스무트를 포함하는 강유전체
30 : 비정질의 비스무트 산화막
31 : 상부전극
상기한 목적을 달성하기 위한 본 발명은, 기판상에 형성된 제1전극; 상기 제1전극상에 형성된 비스무트를 포함하는 강유전체; 상기 비스무트를 포함하는 강유전체상에 형성된 제2전극; 및 상기 제1전극과 상기 비스무트를 포함하는 강유전체 사이 또는 상기 비스무트를 포함하는 강유전체와 상기 제2전극 사이 중 적어도 어느 한 곳에 개재된 비정질의 비스무트 산화막을 포함하여 이루어진다. 또한 본 발명은 기판상에 제1전극을 형성하는 단계; 상기 제1전극상에 비스무트를 포함하는 강유전체를 형성하는 단계; 상기 비스무트를 포함하는 강유전체의 결정화를 위한 급속열처리를 수행하는 단계; 상기 비스무트를 포함하는 강유전체상에 제2전극을 형성하는 단계; 상기 제1전극과 상기 비스무트를 포함하는 강유전체 사이 또는 상기 비스무트를 포함하는 강유전체와 상기 제2전극 사이 중 적어도 어느 한 곳에 비정질의 비스무트 산화막을 형성하는 단계를 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
본 발명은 종래의 문제를 해결하기 위해, 하부전극과 비스무트를 포함하는 강유전체 사이 또는 비스무트를 포함하는 강유전체와 상부전극 사이 중 적어도 어느 한 곳에 비정질의 비스무트 산화막을 박막으로 형성하였다.
비정질 박막은 다결정질 구조의 강유전체에 비해 유전상수도 작고, 강유전체로서의 특성을 나타내지 못하지만 박막내부에 물질전달 경로가 형성되지 않기 때문에 누설전류나 유전손실이 매우 적다는 장점이 있다. 그리고 누설전류는 전극을 통하여 소자 외부로 전도되므로 비스무트를 포함하는 강유전체와 상부전극 사이 또는비스무트를 포함하는 강유전체와 하부전극 사이에 비정질의 비스무트 산화막을 형성하게 되면 누설전류의 이동경로를 막을 수 있다.
이러한 효과를 가져오기 위한 비정질 박막의 두께는 그다지 두꺼울 필요가 없으므로 유전상수의 감소등으로 인한 강유전체 캐패시터의 특성에 열화를 가져오는 효과는 미미하다.
또한, 본 발명에서는 비정질 박막의 재료로 강유전체를 구성하는 물질인 Bi 성분을 포함하는 비정질의 비스무트 산화막을 이용하였는데, 비정질의 비스무트 산화막은 치밀한 구조를 갖고 있어 고온의 열처리 과정에서 발생하는 Bi 성분의 휘발을 억제할 수 있을 뿐만 아니라 휘발된 Bi 성분도 보상해 줄 수도 있고 비정질의 비스무트 산화막과 강유전체 사이의 접착력을 향상시켜 주는 장점을 갖고 있다.
특히, 비정질의 비스무트 산화막중에서 Bi2O3비정질 박막은 그 구조가 치밀할 뿐 아니라 화학적으로도 안정하여 더욱 우수한 특성을 나타낸다.
도2는 본 발명의 일실시예에 따라 형성된 캐패시터의 구조를 도시한 도면으로 이를 참조하여 본 발명의 일실시예에 따른 반도체 소자의 캐패시터와 그 형성방법에 대해 설명하면 다음과 같다.
하부전극(27)을 형성하기 까지의 공정은 종래기술과 동일하다. 하부전극을 형성한 다음, 하부전극(27)상에 10㎚ ∼ 30㎚ 두께로 비정질의 비스무트 산화막(28)을 형성한다. 이와 같은 비정질의 비스무트 산화막(28)은 스퍼터링 (sputtering) 등과 같은 물리적 증착법이나 유기금속증착법 등의 화학적 증착법을이용하여 형성할 수 있으며 상온 내지 300℃ 정도의 온도의 저온에서 형성하여 비정질의 비스무트 산화막(28)의 결정화가 이루어지지 않도록 한다.
다음으로, 비정질의 비스무트 산화막(28)상에 유전체로서 비스무트를 포함하는 강유전체(29)를 형성하는데 유전물질로는 BLT, SBT, SBTN 등을 사용할 수 있으며, 비정질의 비스무트 산화막(28)보다 두껍게 형성되도록 50㎚ ∼ 300㎚ 두께로 비스무트를 포함하는 강유전체(29)를 형성한다.
이러한 비스무트를 포함하는 강유전체(29)는 상온 내지 600℃의 온도조건에서 플라즈마 화학기상증착법(Plasma Enhanced Chemical Vapor Deposition : PECVD)등을 이용하여 형성하는데 이는 강유전체(29) 하부에 위치한 비정질의 비스무트 산화막(28)이 고온에 의해 결정화되지 않도록 하기 위함이다.
이와 같이 비스무트를 포함하는 강유전체(29)를 형성한 후에, 강유전체(29)의 결정화를 위한 후속열처리 공정을 수행하는데 이는 급속열처리 방식을 이용한다.
급속 열처리시에도 산소 분위기에서 600 ∼ 900℃의 온도조건, 30초 내지 2분의 단시간내에 급속 열처리를 수행하여 비정질의 비스무트 산화막(28)의 결정화를 방지한다.
다음으로, 비스무트를 포함하는 강유전체(29) 상에 다시 비정질의 비스무트 산화막(30)을 10㎚ ∼ 50㎚의 두께로 형성한다. 형성방법은 전술한 바와 같이 스퍼터링 등과 같은 물리적 증착법이나 유기금속증착법 등의 화학적 증착법을 통하여 형성할 수 있으며 상온 내지 300℃ 정도의 온도에서 제작하여 비정질의 비스무트산화막(30)의 결정화가 이루어지지 않도록 한다.
본 발명의 일실시예에 따른 비정질의 비스무트 산화막은 비스무트를 포함하는 강유전체(29)의 상부와 하부에 다 같이 형성될 수 있으며 비스무트를 포함하는 강유전체(29)의 상부에만 또는 하부에만 형성될 수도 있다.
마지막으로, 결과물상에 Pt, Ru, RuO2, Ir, IrO2, IrO 또는 RuO 등의 금속산화물 이루어진 상부전극(31)을 형성하고 사진, 식각등의 공정을 통해 패턴을 형성한 다음, 열처리를 하여 캐패시터를 안정화 시키는 공정을 수행하여 반도체 캐패시터를 제조한다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
본 발명을 반도체 소자의 캐패시터 제조 공정에 적용하게 되면 누설전류와 유전손실등으로 인한 소자 신뢰도의 저하를 방지할 수 있으며 또한, 고온 열처리시에 발생하는 비스무트성분의 휘발에 따른 소자특성의 열화를 방지하는 효과가 있다. 즉, 반도체 메모리 소자의 캐패시터에 있어서, 강유전체 본래의 특성을 유지하면서 소자의 신뢰도를 높임으로써 메모리 소자의 전기적 특성 향상 및 안정화를 얻는 효과를 얻을 수 있다.
Claims (15)
- 기판상에 형성된 제1전극;상기 제1전극상에 형성된 비스무트를 포함하는 강유전체;상기 비스무트를 포함하는 강유전체상에 형성된 제2전극; 및상기 제1전극과 상기 비스무트를 포함하는 강유전체 사이 또는 상기 비스무트를 포함하는 강유전체와 상기 제2전극 사이 중 적어도 어느 한 곳에 개재된 비정질의 비스무트 산화막을 포함하는 반도체 소자의 캐패시터.
- 제1항에 있어서,상기 비스무트를 포함하는 강유전체는 BLT 또는 SBT 또는 SBTN 중 어느 하나인 것을 특징으로 하는 반도체 소자의 캐패시터.
- 제1항에 있어서,상기 비스무트를 포함하는 강유전체는 다결정인 것을 특징으로 하는 반도체 소자의 캐패시터.
- 제1항에 있어서,상기 비정질의 비스무트 산화막은 Bi2O3비정질 박막인 것을 특징으로 하는 반도체 소자의 캐패시터.
- 기판상에 제1전극을 형성하는 단계;상기 제1전극상에 비스무트를 포함하는 강유전체를 형성하는 단계;상기 비스무트를 포함하는 강유전체의 결정화를 위한 급속열처리를 수행하는 단계;상기 비스무트를 포함하는 강유전체상에 제2전극을 형성하는 단계;상기 제1전극과 상기 비스무트를 포함하는 강유전체 사이 또는 상기 비스무트를 포함하는 강유전체와 상기 제2전극 사이 중 적어도 어느 한 곳에 비정질의 비스무트 산화막을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법.
- 제5항에 있어서,상기 제1전극상에 비스무트를 포함하는 강유전체를 형성하는 단계는BLT 또는 SBT 또는 SBTN 중 어느 한 물질을 이용하여 강유전체를 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제5항에 있어서,상기 비스무트를 포함하는 강유전체의 결정화를 위한 급속열처리를 수행하는 단계는600 ∼ 900℃의 온도조건과 산소분위기에서 30초 내지 2분 동안 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제5항에 있어서,상기 비정질의 비스무트 산화막을 형성하는 단계에서상기 비정질의 비스무트 산화막은 Bi2O3비정질 박막인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제5항에 있어서,상기 비정질의 비스무트 산화막을 형성하는 단계는유기금속화학증착법 또는 스퍼터링 증착법을 이용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제5항에 있어서,상기 비정질의 비스무트 산화막을 형성하는 단계는상온 내지 300℃ 온도 조건에서 수행되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제5항에 있어서,상기 제1전극상에 비스무트를 포함하는 강유전체를 형성하는 단계에서상기 비스무트를 포함하는 강유전체는 50㎚ ∼ 300㎚의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제5항에 있어서,상기 제1전극상에 비스무트를 포함하는 강유전체를 형성하는 단계는플라즈마 화학기상증착법을 이용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제5항에 있어서,상기 제1전극상에 비스무트를 포함하는 강유전체를 형성하는 단계는상온 내지 600℃의 온도조건에서 수행되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제5항에 있어서,상기 제1전극과 상기 비스무트를 포함하는 강유전체 사이에 비정질의 비스무트 산화막을 형성하는 단계에서상기 비정질의 비스무트 산화막은 10㎚ ∼ 30㎚의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제5항에 있어서,상기 비스무트를 포함하는 강유전체와 상기 제2전극사이에 Bi2O3비정질 박막을 형성하는 단계에서상기 비정질의 비스무트 산화막은 10㎚ ∼ 50㎚의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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