KR100423249B1 - 횡형 반도체장치 - Google Patents

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Abstract

본 발명은 횡형 IGBT로 대표되는 횡형 반도체장치에 관한 것이다.
횡형 반도체장치는, N-형 섬영역과, N-형 섬영역에 서로 이간되어 형성된 P형 베이스층 및 P형 드레인층, P형 베이스층에 형성된 N+형 소스층, P형 베이스층 및 N+형 소스층 각각에 전기적으로 접속되는 소스전극, P형 드레인층에 전기적으로 접속되는 드레인전극, N-형 섬영역상에 형성된 게이트 산화막 및 필드산화막 및, 적어도 N-형 섬영역상 및 N-형 섬영역과 N+형 소스층(5)과의 사이의 P형 베이스층상에 게이트 산화막을 매개로 형성된 게이트전극(10)으로 구성된다. 그리고, 본 발명에서는 게이트전극의 단부 영역 아래의 N-형 섬영역에 전기적으로 부유인 P형 확산층을 형성한다.

Description

횡형 반도체장치{HORIZONTAL TYPE SEMICONDUCTOR DEVICE}
본 발명은 횡형 IGBT등으로 대표되는 횡형 반도체장치의 파괴내압의 향상에 관한 것이다.
도 1은 종래의 횡형 IGBT를 나타낸 단면도이다.
도 1에 나타낸 바와 같이, 유전체분리기판, 예컨대 SOI기판(101)에는 N-형 섬영역(102)이 분리되어 있다. N-형 섬영역(102)내에는 P형 베이스층(103), N형 버퍼층(104)이 서로 이간되어 형성되어 있다. P형 베이스층(103)내에는 N+형 소스층(105)이 형성되고, 이 N+형 소스층(105)내에는 P형 베이스층(103)에 도달하도록 P+형 베이스 콘택트층(106)이 형성되어 있다. 소스전극(107; 소스배선, 또는 에미터전극, 에미터배선으로 불리워지는 것도 있음)은 P+형 베이스 콘택트층(106)을 매개로 P형 베이스층(103)에 전기적으로 접속됨과 더불어 N+형 소스층(105)에 전기적으로 접속된다. 또한, N형 버퍼층(104)내에는 P+형 드레인층(108)이 형성되어 있다. 드레인전극(109; 드레인배선, 또는 콜렉터전극, 콜렉터배선으로 불리워지는 것도 있음)은 P+형 드레인층(108)에 전기적으로 접속된다. P형 베이스층(103)중 N-형 섬영역(102)과 N+형 소스층(105) 사이의 부분은 MOS트랜지스터의 채널이다. 게이트전극(110)은 게이트 산화막(111)을 매개로 채널상으로부터 N-형 섬영역(102)에 걸쳐 형성되어 있다.
이와 같은 횡형 IGBT의 동작은 개략적으로 다음과 같다.
예컨대, 드레인전극(109)을 고전위로, 또한 소스전극(107)을 저전위로 한다. 이 상태에서, 게이트전극(110)을 "HIGH"레벨로 하면, 채널의 도전형이 반전하여,화살표(112)로 나타낸 바와 같이 N+형 소스영역(105)으로부터 채널을 매개로 전자가 N-형 섬영역(102)에 주입된다. 이 결과, N형 버퍼층(104) 및 N-형 섬영역(102)을 베이스, P+형 드레인층(108)을 콜렉터, P형 베이스층(103)을 에미터로 한 PNP형 바이폴라 트랜지스터가 턴온된다. 이에 의해, 횡형 IGBT는 "온상태"로 된다.
또한, 게이트전극(110)을 "LOW"레벨로 하면, 채널의 도전형이 원래로 돌아가 N-형 섬영역(102)으로의 전자의 주입이 정지되어, 상기 PNP형 바이폴라 트랜지스터가 턴오프된다. 이에 의해, 횡형 IGBT는 "오프상태"로 된다.
N-형 섬영역(102)의 표면(주면) 위쪽에는 게이트 산화막(111)을 매개로 게이트전극(110)이 형성되어 있다. 이 게이트전극(110)의 단부영역(113)에서는 강한 전계가 발생된다.
더욱이, 횡형 IGBT에 있어서는 화살표(112)로 나타낸 바와 같이, 전자가 N-형 섬영역(102)의 표면(주면) 부분에 집중하여 흐른다. 즉, 게이트전극(110) 바로 아래에 전자가 집중하여 흐른다. 이 결과, 단부영역(113) 바로 아래에 전류가 집중하여, 단부영역(113)을 중심으로 파괴가 일어나기 쉽게 되어 그 파괴 내량(破壞耐量)의 향상이 방해되고 있다.
본 발명은 상기한 점을 감안하여 발명된 것으로, 더욱 파괴 내량의 향상을도모할 수 있는 횡형 반도체장치를 제공함에 그 목적이 있다.
도 1은 종래의 유전체분리 횡형 고내압 IGBT를 나타낸 단면도,
도 2는 본 발명의 제1실시형태에 따른 유전체분리 횡형 고내압 IGBT를 나타낸 단면도,
도 2은 도 2중 일점쇄선내를 나타낸 확대도,
도 4a 내지 도 4i는 각각 본 발명의 제1실시형태에 따른 유전체분리 횡형 고내압 IGBT의 하나의 제조공정을 나타낸 단면도,
도 5는 본 발명의 제2실시형태에 따른 유전체분리 횡형 고내압 IGBT를 나타낸 단면도,
도 6은 본 발명의 제3실시형태에 따른 유전체분리 횡형 고내압 MOSFET를 나타낸 단면도이다.
상기 목적을 달성하기 위한 본 발명의 제1태양의 반도체장치에서는, 주면을 갖춘 제1도전형 반도체기체와; 이 반도체기체에 서로 이간되어 형성된 제2도전형 제1 및 제2반도체영역; 이 제1반도체영역에 형성된 제1도전형 제3반도체영역; 상기 반도체기체의 주면상에 형성되고, 상기 제1 및 제3반도체영역 각각에 전기적으로 접속되는 제1주전극; 상기 반도체기체의 주면상에 형성되고, 상기 제2반도체영역에 전기적으로 접속되는 제2주전극; 상기 반도체기체의 주면상에 형성된 절연막; 적어도 상기 반도체기체상 및, 상기 반도체기체와 상기 제3반도체영역과의 사이의 상기 제1반도체영역상에 상기 절연막을 매개로 형성된 게이트전극 및; 상기 게이트전극의 단부 영역 아래의 상기 반도체기체에 형성된 제2도전형 제4반도체영역을 구비하여 구성되고, 상기 제4반도체영역이 전기적으로 부유상태로 되는 것을 특징으로 한다.
또한, 본 발명의 제2태양의 반도체장치에서는, 주면을 갖춘 제1도전형 반도체기체와; 이 반도체기체에 형성된 제2도전형 제1반도체영역; 이 제1반도체영역에 형성된 제1도전형 제2반도체영역; 상기 반도체기체의 주면상에 형성되고, 상기 제1 및 제2반도체영역 각각에 전기적으로 접속되는 제1주전극; 상기 반도체기체의 주면상에 형성되고, 상기 반도체기체에 전기적으로 접속되는 제2주전극; 상기 반도체기체의 주면상에 형성된 절연막; 적어도 상기 반도체기체상 및, 상기 반도체기체와 상기 제2반도체영역과의 사이의 상기 제1반도체영역상에 상기 절연막을 매개로 형성된 게이트전극 및; 상기 게이트전극의 단부 영역 아래의 상기 반도체기체에 형성된 제2도전형 제3반도체영역을 구비하여 구성되고, 상기 제3반도체영역이 전기적으로 부유상태로 되는 것을 특징으로 한다.
즉, 본 발명에서는 제1도전형 반도체기체중 게이트전극의 단부영역 아래에 대응하는 부분에 제2도전형 반도체영역을 형성한다. 이에 의해, 게이트전극 아래의 반도체기체를 매개로 제1주전극과 제2주전극과의 사이에 흐르는 전류가 게이트전극의 단부 영역 아래에 집중하는 것을 완화할 수 있다. 이와 같은 전류의 집중을 완화시킬 수 있게 되는 결과, 종래의 반도체장치에 비해 파괴내량의 향상을 도모하는 것이 가능하게 된다.
(실시예)
이하, 예시도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다. 전체 도면에 걸쳐 공통 부분에는 공통되는 참조부호를 붙인다.
제1실시형태
도 2는 본 발명의 제1실시형태에 따른 유전체분리 횡형 고내압 절연게이트형 바이폴라 트랜지스터를 나타낸 단면도이다.
도 2에 나타낸 바와 같이, 횡형 IGBT는 유전체분리기판, 예컨대 SOI기판(1)에서 분리된 N - 형 섬영역(2)내에 형성된다. 횡형 IGBT는 도 2중의 일점쇄선내에 나타내는 기본구조(이하, 단위셀로 칭함)를 반복하여 형성하는 것으로 구성된다. 도 2중의 일점쇄선내(단위셀 1개분)의 확대도를 도 3에 나타낸다. 이하, 단위셀 1개분에 주목하여 본 발명의 실시형태의 몇가지를 설명하는 것으로 한다.
도 3에 나타낸 바와 같이, 반도체소자가 형성되는 반도체기판, 즉 N-형 섬영역(2)내에는 P형 베이스층(3), N형 버퍼층(4)이 서로 이간되어 형성되어 있다. P형 베이스층(3)내에는 N+형 소스층(5)이 형성되고, 이 N+형 소스층(5)내에는 P형 베이스층(3)에 도달하도록 P+형 베이스 콘택트층(6)이 형성되어 있다. 소스전극(7; 소스배선, 또는 IGBT에서는 에미터전극, 에미터배선으로 불리워지는 것도 있음)은 P+형 베이스 콘택트층(6)을 매개로 P형 베이스층(3)에 전기적으로 접속됨과 더불어 N+형 소스층(5)에 전기적으로 접속된다. 또한, N형 버퍼층(4)내에는 P+형 드레인층(8)이 형성되어 있다. 드레인전극(9; 드레인배선, 또는 IGBT에서는 콜렉터전극, 콜렉터배선으로 불리워지는 것도 있음)은 P+형 드레인층(8)에 전기적으로 접속된다. P형 베이스층(3)중 N-형 섬영역(2)과 N+형 소스층(5) 사이의 부분은 MOS트랜지스터의 채널이다. 게이트전극(10)은 게이트 산화막(11)을 매개로 채널상으로부터 N-형 섬영역(2)에 걸쳐 형성되어 있다.
더욱이, 본 제1실시형태에 따른 횡형 IGBT에서는 게이트전극(10)의 드레인측 단부 영역(13) 아래, 예컨대 그 바로 아래의 N-형 섬영역(2)내에 P형 확산층(14)이 형성되어 있다. 이 P형 확산층(14)은, 예컨대 전기적으로 부유인 상태로 형성된다.
다음에, 그 동작의 일례를 설명한다.
예컨대, 드레인전극(9)을 고전위로, 또한 소스전극(7)을 저전위로 한다.이 상태에서, 게이트전극(10)을 "HIGH"레벨로 하면, 채널의 도전형이 반전하여, 화살표(12)로 나타낸 바와 같이 N+형 소스영역(5)으로부터 채널을 매개로 전자가 N-형 섬영역(2)에 주입된다. 이 결과, N형 버퍼층(4) 및 N-형 섬영역(2)을 베이스, P+형 드레인층(8)을 콜렉터, P형 베이스층(3)을 에미터로 한 PNP형 바이폴라 트랜지스터가 턴온된다. 이에 의해, 횡형 IGBT는 "온상태"로 된다.
또한, 게이트전극(10)을 "LOW"레벨로 하면, 채널의 도전형이 원래로 돌아가 N-형 섬영역(2)으로의 전자의 주입이 정지되어, 상기 PNP형 바이폴라 트랜지스터가 턴오프된다. 이에 의해, 횡형 IGBT는 "오프상태"로 된다.
다음에, 그 제조방법의 일례를 설명한다.
도 4a 내지 도 4i는 제1실시형태에 따른 횡형 IGBT를 주요한 제조공정 마다 나타낸 단면도이다.
먼저, 도 4a에 나타낸 바와 같이, N-형 섬영역(2)상에 N형 버퍼층 형성영역에 대응한 창(32)을 갖춘 포토레지스트막(31)을 형성한다. 다음에, 창(32)을 매개로 N-형 섬영역(2)에 N형 불순물을 이온주입한다.
다음에, 도 4b에 나타낸 바와 같이, 포토레지스트막(31)을 제거한 후, SOI기판(1)을 열처리하여, 주입된 N형 불순물을 확산시켜 N형 버퍼층(4)을 형성한다. 이어서, N-형 섬영역(2)상에 P형 베이스층 형성영역에 대응한 창(34)을 갖춘 포토레지스트막(33)을 형성한다. 이어서, 창(34)을 매개로 N-형 섬영역(2)에 P형 불순물을 이온주입한다.
다음에, 도 4c에 나타낸 바와 같이, 포토레지스트막(33)을 제거한 후, SOI기판(1)을 열처리하여, 주입된 주입된 P형 불순물을 확산시켜 P형 베이스층(3)을 형성한다. 다음에, 예컨대 LOCOS법을 이용하여 N-형 섬영역(2)상에 필드산화막(35)을 형성한다.
다음에, 도 4d에 나타낸 바와 같이, 필드산화막(35)이 형성된 N-형 섬영역(2)상에 P형 확산층 형성영역에 대응한 창(37)을 갖춘 포토레지스트막(36)을 형성한다. 이어서, 창(37)을 매개로 N-형 섬영역(2)에 P형 불순물을 이온주입한다.
다음에, 도 4e에 나타낸 바와 같이, 포토레지스트막(36)을 제거한 후, SOI기판(1)을 열처리하여, 주입된 P형 불순물을 확산시켜 P형 확산층(14)을 형성한다. 다음에, SOI기판(1)을 열산화하여, 게이트 산화막(11)을 형성한다. 이어서, 게이트 산화막(11) 및 필드산화막(35)이 형성된 N-형 섬영역(2)상에 도전성 실리콘을 퇴적하여, 도전성 폴리실리콘막을 형성한다. 이어서, 도전성 폴리실리콘막을 패터닝하여, 게이트전극(10)을 형성한다. 이 때, 게이트전극(10)은 그 드레인측의 단부영역(13)이 상기 P형 확산층(14) 위쪽에 위치하도록 패터닝된다.
다음에, 도 4f에 나타낸 바와 같이, N-형 섬영역(2)상에 P+형 드레인층 형성영역에 대응한 창(39)을 갖춘 포토레지스트막(38)을 형성한다. 이어서, 창(39)을 매개로 N형 버퍼층(4)에 P형 불순물을 이온주입한다.
다음에, 도 4g에 나타낸 바와 같이, 포토레지스트막(38)을 제거한 후, SOI기판(1)을 열처리하여, 주입된 P형 불순물을 확산시켜 P+형 드레인층(8)을 형성한다. 다음에, N-형 섬영역(2)상에 P+형 콘택트층 형성영역에 대응한 창(41)을 갖춘 포토레지스트막(40)을 형성한다. 이어서, 창(41)을 매개로 P형 베이스층(3)에 P형 불순물을 이온주입한다.
다음에, 도 4h에 나타낸 바와 같이, 포토레지스트막(40)을 제거한 후, SOI기판(1)을 열처리하여, 주입된 P형 불순물을 확산시켜 P+형 콘택트층(6)을 형성한다. 다음에, N-형 섬영역(2)상에 N+형 소스층 형성영역에 대응한 창(43)을 갖춘 포토레지스트막(42)을 형성한다. 이어서, 창(43)을 매개로 P형 베이스층(3) 및 P+형 콘택트층(6)에 N형 불순물을 이온주입한다.
다음에, 도 4i에 나타낸 바와 같이, 포토레지스트막(42)을 제거한 후, SOI기판(1)을 열처리하여, 주입된 N형 불순물을 확산시켜 N+형 소스층(5)을 형성한다. 다음에, N-형 섬영역(2)상에, 예컨대 이산화실리콘을 퇴적하여 층간절연막(44)을 형성한다. 이어서, 핫리소그래피법을 이용하여 층간절연막(44)에 N+형 소스층(5) 및 P+형 콘택트층(6)에 도달하는 소스 콘택트구멍(45)과, P+형 드레인층(8)에 도달하는 드레인 콘택트구멍(46) 및, 게이트전극에 도달하는 게이트 콘택트구멍(도시되지 않았음)을 각각 형성한다.
마지막으로, 도 3에 나타낸 바와 같이, 도 4i에 나타낸 구조상에, 예컨대 알루미늄을 스퍼터하여 알루미늄막을 형성한다. 이어서, 알루미늄막을 패터닝하여 소스전극(7; 또는 소스배선)과, 드레인전극(9; 또는 드레인배선) 및, 도시되지 않은 게이트배선을 각각 형성한다.
이상과 같이 하여, 제1실시형태에 따른 횡형 IGBT가 완성된다.
이와 같은 횡형 IGBT에 의하면, 게이트전극(10)의 드레인측 단부 영역(13)의 바로 아래의 N-형 섬영역(2)내에 형성된 전기적으로 부유인 P형 확산층(14)을 갖춘다. 이 P형 확산층(14)을 갖추는 것에 의해, N-형 섬영역(2)의 표면(주면) 부분에 집중하여 흐르고 있었던 전자는 화살표(12)로 나타낸 바와 같이 P형 확산층(14)과 N-형 섬영역(2)과의 PN 접합에 따라 분산되어 흐르도록 된다. 이 결과, 종래 전류가 집중되기 쉽게 되어 있었던 드레인측 단부 영역(13)의 바로 아래에 있어서 전류의 집중이 완화되어 단부 영역(13)을 중심으로 한 파괴를 억제할 수 있게 된다. 따라서, 횡형 IGBT에 있어서 더욱 파괴 내량의 향상을 도모할 수 있게 된다.
제2실시형태
도 5는 본 발명의 제2실시형태에 따른 유전체분리 횡형 고내압 IGBT를 나타낸 단면도이다.
도 5에 나타낸 바와 같이, 제2실시형태가 제1실시형태와 다른 점은 드레인측 단부 영역(13)이 게이트 산화막(11)상이 아니라 필드산화막(35)상에 형성되어 있는 것에 있다.
이와 같이 드레인측 단부 영역(13) 바로 아래의 N-형 섬영역(2)에 P형 확산층(14)을 형성하는 것에 의해, 드레인측 단부 영역(13)의 바로 아래에 있어서 전류의 집중이 완화되어 단부 영역(13)을 중심으로 한 파괴를 억제할 수 있게 된다. 따라서, 제1실시형태와 마찬가지로 더욱 파괴 내량의 향상을 도모할 수 있게 된다.
제3실시형태
도 6은 본 발명의 제3실시형태에 따른 유전체분리 횡형 고내압 MOSFET를 나타낸 단면도이다.
도 6에 나타낸 바와 같이, 제3실시형태가 제1실시형태와 다른 점은 N형 버퍼층(4)내에 P+형 드레인층(8) 대신 N+형 드레인층(15)이 형성되어 있는 것에 있다. 즉, 횡형 IGBT가 아니라 횡형 MOSFET(횡형 2중 확산 MOSFET)로 되어 있는 것이다.
다음에, 그 동작의 일례를 설명한다.
예컨대, 드레인전극(9)을 고전위로, 또한 소스전극(7)을 저전위로 한다. 이 상태에서, 게이트전극(10)을 "HIGH"레벨로 하면, 채널의 도전형이 반전하여, N+형 소스층(5)과 예컨대, 드레인전극(9)을 고전위로, 또한 소스전극(7)을 저전위로한다. 이 상태에서, 게이트전극(10)을 "HIGH"레벨로 하면, 채널의 도전형이 반전하여, N+형 소스층(5)과 N-형 섬영역(2)이 전기적으로 접속된다. 이 결과, N+형 소스층(5)으로부터 N-형 섬영역(2)을 향해 전자가 흘러, N-형 섬영역(2)과 N형 버퍼층(4) 및 N+형 드레인층(15)을 각각 드레인, P형 베이스층(3)을 백게이트, N+형 소스층(5)을 소스로 한 MOSFET가 턴온되어 횡형 MOSFET는 "온상태"로 된다.
또한, 게이트전극(10)을 "LOW"레벨로 하면, 채널의 도전형이 원래로 돌아가 N+형 소스영역(5)과 N-형 섬영역(2)이 전기적으로 분리되어, 상기 MOSFET가 턴오프되어 횡형 MOSFET는 "오프상태"로 된다.
본 발명은 횡형 IGBT 뿐만 아니라 횡형 MOSFET에도 적용할 수 있다. 즉, 본 발명은 전류가, 소자가 형성되는 반도체기체의 깊이 방향이 아니라 그 평면방향, 예컨대 N-형 섬영역(2)의 표면(주면)을 따라 흐르는 횡형 반도체장치이면 그 효과를 손상하는 것 없이 적용할 수 있다.
이상, 본 발명을 제1∼제3실시형태에 의해 설명하였지만, 본 발명은 이들 실시형태에 한정되는 것은 아니고, 그 실시에 있어서 발명의 요지를 벗어나지 않는 범위내에서 다양하게 변형할 수 있다.
예컨대, N형 버퍼층(4)은, 예컨대 N-형 섬영역(2)에서 발생되는 공핍층의 신장을 억제하여, 소스∼드레인간의 파괴 내량의 향상을 하나의 목적으로 하여 설치되는 것이다. 따라서, 필요에 따라 설치되면 되고, N형 버퍼층(4)을 설치할 필요가 없는 경우에는 생략하는 것이 가능하다.
또한, P+형 베이스 콘택트층(3)은 알루미늄으로 구성된 소스전극(7)을 실리콘으로 구성된 P형 베이스층(3)에, 오믹으로 접촉시키기 위해 설치되는 것이다. 따라서, N형 버퍼층(4)과 마찬가지로, P+형 베이스 컨택트층(3)은 필요에 따라 설치되고, 설치가 필요없는 경우에는 생략하는 것이 가능하다.
또한, 상기 실시형태에서는 드레인전극(9)을 고전위로, 또한 소스전극(7)을 저전위로 한 상태에서의 동작을 설명하였지만, 필요에 따라 드레인전극(9)을 저전위로, 또한 소스전극(7)을 고전위로 한 상태에서 동작시켜도 된다.
또한, 각 실시형태는 각각 단독으로 실시하는 것 뿐만 아니라 적절히 조합시켜 실시하는 것도 물론 가능하다.
더욱이, 상기 각 실시형태에서는 다양한 단계의 발명이 포함되어 있고, 각 실시형태에 있어서 개시한 복수의 구성요건의 적절한 조합에 의해 다양한 단계의 발명을 추출하는 것도 가능하다.
이상 설명한 바와 같이 본 발명에 의하면, 더욱 파괴 내량의 향상을 도모하는 것이 가능한 횡형 반도체장치를 제공할 수 있게 된다.

Claims (20)

  1. 주면을 갖춘 제1도전형 반도체기체와;
    이 반도체기체에 서로 이간되어 형성된 제2도전형 제1 및 제2반도체영역;
    이 제1반도체영역에 형성된 제1도전형 제3반도체영역;
    상기 반도체기체의 주면상에 형성되고, 상기 제1 및 제3반도체영역 각각에 전기적으로 접속되는 제1주전극;
    상기 반도체기체의 주면상에 형성되고, 상기 제2반도체영역에 전기적으로 접속되는 제2주전극;
    상기 반도체기체의 주면상에 형성된 절연막;
    적어도 상기 반도체기체상 및, 상기 반도체기체와 상기 제3반도체영역과의 사이의 상기 제1반도체영역상에 상기 절연막을 매개로 형성된 게이트전극 및;
    상기 게이트전극의 단부 영역 아래의 상기 반도체기체에 형성된 제2도전형 제4반도체영역을 구비하여 구성되고,
    상기 제4반도체영역이 전기적으로 부유상태로 되는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 절연막은 게이트 절연막 부분과, 이 게이트 절연막 부분 보다도 두꺼운 필드절연막 부분을 갖추고, 상기 게이트전극의 단부영역은 상기 게이트 절연막 부분상에 배치되어 있는 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 절연막은 게이트 절연막 부분과, 이 게이트 절연막 부분 보다도 두꺼운 필드절연막 부분을 갖추고, 상기 게이트전극의 단부영역은 상기 필드절연막 부분상에 배치되어 있는 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서, 상기 반도체기체는 유전체분리기판에 이루어진 섬영역인 것을 특징으로 하는 반도체장치.
  5. 제2항에 있어서, 상기 반도체기체는 유전체분리기판에 이루어진 섬영역인 것을 특징으로 하는 반도체장치.
  6. 제3항에 있어서, 상기 반도체기체는 유전체분리기판에 이루어진 섬영역인 것을 특징으로 하는 반도체장치.
  7. 제1항에 있어서, 상기 반도체장치는 상기 반도체기체를 베이스, 상기 제1반도체영역을 에미터, 상기 제2반도체영역을 콜렉터로 한 횡형 절연게이트형 바이폴라 트랜지스터인 것을 특징으로 하는 반도체장치.
  8. 제2항에 있어서, 상기 반도체장치는 상기 반도체기체를 베이스, 상기 제1반도체영역을 에미터, 상기 제2반도체영역을 콜렉터로 한 횡형 절연게이트형 바이폴라 트랜지스터인 것을 특징으로 하는 반도체장치.
  9. 제3항에 있어서, 상기 반도체장치는 상기 반도체기체를 베이스, 상기 제1반도체영역을 에미터, 상기 제2반도체영역을 콜렉터로 한 횡형 절연게이트형 바이폴라 트랜지스터인 것을 특징으로 하는 반도체장치.
  10. 제4항에 있어서, 상기 반도체장치는 상기 반도체기체를 베이스, 상기 제1반도체영역을 에미터, 상기 제2반도체영역을 콜렉터로 한 횡형 절연게이트형 바이폴라 트랜지스터인 것을 특징으로 하는 반도체장치.
  11. 주면을 갖춘 제1도전형 반도체기체와;
    이 반도체기체에 형성된 제2도전형 제1반도체영역;
    이 제1반도체영역에 형성된 제1도전형 제2반도체영역;
    상기 반도체기체의 주면상에 형성되고, 상기 제1 및 제2반도체영역 각각에 전기적으로 접속되는 제1주전극;
    상기 반도체기체의 주면상에 형성되고, 상기 반도체기체에 전기적으로 접속되는 제2주전극;
    상기 반도체기체의 주면상에 형성된 절연막;
    적어도 상기 반도체기체상 및, 상기 반도체기체와 상기 제2반도체영역과의 사이의 상기 제1반도체영역상에 상기 절연막을 매개로 형성된 게이트전극 및;
    상기 게이트전극의 단부 영역 아래의 상기 반도체기체에 형성된 제2도전형 제3반도체영역을 구비하여 구성되고,
    상기 제3반도체영역이 전기적으로 부유상태로 되는 것을 특징으로 하는 반도체장치.
  12. 제11항에 있어서, 상기 절연막은 게이트 절연막 부분과, 이 게이트 절연막 부분 보다도 두꺼운 필드절연막 부분을 갖추고, 상기 게이트전극의 단부영역은 상기 게이트 절연막 부분상에 배치되어 있는 것을 특징으로 하는 반도체장치.
  13. 제11항에 있어서, 상기 절연막은 게이트 절연막 부분과, 이 게이트 절연막 부분 보다도 두꺼운 필드절연막 부분을 갖추고, 상기 게이트전극의 단부영역은 상기 필드절연막 부분상에 배치되어 있는 것을 특징으로 하는 반도체장치.
  14. 제11항에 있어서, 상기 반도체기체는 유전체분리기판에 이루어진 섬영역인 것을 특징으로 하는 반도체장치.
  15. 제12항에 있어서, 상기 반도체기체는 유전체분리기판에 이루어진 섬영역인 것을 특징으로 하는 반도체장치.
  16. 제13항에 있어서, 상기 반도체기체는 유전체분리기판에 이루어진 섬영역인 것을 특징으로 하는 반도체장치.
  17. 제11항에 있어서, 상기 반도체장치는 상기 반도체기체를 드레인, 상기 제1반도체영역을 백게이트, 상기 제2반도체영역을 소스로 한 횡형 MOSFET인 것을 특징으로 하는 반도체장치.
  18. 제12항에 있어서, 상기 반도체장치는 상기 반도체기체를 드레인, 상기 제1반도체영역을 백게이트, 상기 제2반도체영역을 소스로 한 횡형 MOSFET인 것을 특징으로 하는 반도체장치.
  19. 제13항에 있어서, 상기 반도체장치는 상기 반도체기체를 드레인, 상기 제1반도체영역을 백게이트, 상기 제2반도체영역을 소스로 한 횡형 MOSFET인 것을 특징으로 하는 반도체장치.
  20. 제14항에 있어서, 상기 반도체장치는 상기 반도체기체를 드레인, 상기 제1반도체영역을 백게이트, 상기 제2반도체영역을 소스로 한 횡형 MOSFET인 것을 특징으로 하는 반도체장치.
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