JPH05235347A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05235347A JPH05235347A JP3750592A JP3750592A JPH05235347A JP H05235347 A JPH05235347 A JP H05235347A JP 3750592 A JP3750592 A JP 3750592A JP 3750592 A JP3750592 A JP 3750592A JP H05235347 A JPH05235347 A JP H05235347A
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- JP
- Japan
- Prior art keywords
- region
- conductivity type
- drain region
- semiconductor device
- silicon substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 高耐圧横型絶縁ゲート型バイポーラトランジ
スタのオン抵抗の低減を図る。 【構成】 第１導電型の半導体基板３に形成された第２
導電型のソース領域８と第２導電型のドレイン領域１ａ
との間に、ドレイン領域１ａに接して第２導電型の延長
ドレイン領域２を有し、延長ドレイン領域２の内部にお
いてドレイン領域１ａを取り囲むように、第１導電型の
ＰＴ領域４を形成し、ドレイン領域１ａに接して高濃度
の第１導電型の領域１ｂを形成し、その領域１ｂを半導
体基板３に電気的に接続した構よりなり、その領域１ｂ
から延長ドレイン領域２にキャリアが注入されるように
したものである。
スタのオン抵抗の低減を図る。 【構成】 第１導電型の半導体基板３に形成された第２
導電型のソース領域８と第２導電型のドレイン領域１ａ
との間に、ドレイン領域１ａに接して第２導電型の延長
ドレイン領域２を有し、延長ドレイン領域２の内部にお
いてドレイン領域１ａを取り囲むように、第１導電型の
ＰＴ領域４を形成し、ドレイン領域１ａに接して高濃度
の第１導電型の領域１ｂを形成し、その領域１ｂを半導
体基板３に電気的に接続した構よりなり、その領域１ｂ
から延長ドレイン領域２にキャリアが注入されるように
したものである。
Description
【０００１】
【産業上の利用分野】本発明は、高耐圧横型絶縁ゲート
型バイポーラトランジスタ等の半導体装置に関する。
型バイポーラトランジスタ等の半導体装置に関する。
【０００２】
【従来の技術】従来の高耐圧横型ＭＯＳＦＥＴ（以下、
ＬＭＯＳと称する）について説明する。
ＬＭＯＳと称する）について説明する。
【０００３】図３は従来のＬＭＯＳの断面図である。高
濃度のドレイン領域１ａは延長ドレイン領域２中に形成
され、さらに同様に延長ドレイン領域２に包含された、
シリコン基板３と同一導電型のＰＴ（Ｐ−Ｔｏｐ）領域
４に周囲を取り囲まれている。なお、上記ドレイン領域
１ａ，延長ドレイン領域２はシリコン基板３とは逆の導
電型である。シリコン基板３の表面部における延長ドレ
イン領域２とシリコン基板３との接合部に接してシリコ
ン基板３の表面にチャンネル部５が形成され、チャンネ
ル部５の上にはゲート酸化膜６および多結晶シリコン膜
からなるゲート電極７が並設されている。チャンネル部
５の、延長ドレイン領域２に相対する位置にシリコン基
板３とは逆の導電型のソース領域８が形成されており、
またソース領域８を取り囲むようにして高濃度のシリコ
ン基板３と同じ一導電型のチャンネルストッパ９が形成
されている。さらにチャンネル部５の基板バイアス効果
を抑制するため、ソース領域８に隣接してシリコン基板
３と同じ濃度領域１０を設け、ソース領域８と同様にソ
ース電極１１と電気的に接続されている。またＰＴ領域
４はシリコン基板３と電気的に接続されている。
濃度のドレイン領域１ａは延長ドレイン領域２中に形成
され、さらに同様に延長ドレイン領域２に包含された、
シリコン基板３と同一導電型のＰＴ（Ｐ−Ｔｏｐ）領域
４に周囲を取り囲まれている。なお、上記ドレイン領域
１ａ，延長ドレイン領域２はシリコン基板３とは逆の導
電型である。シリコン基板３の表面部における延長ドレ
イン領域２とシリコン基板３との接合部に接してシリコ
ン基板３の表面にチャンネル部５が形成され、チャンネ
ル部５の上にはゲート酸化膜６および多結晶シリコン膜
からなるゲート電極７が並設されている。チャンネル部
５の、延長ドレイン領域２に相対する位置にシリコン基
板３とは逆の導電型のソース領域８が形成されており、
またソース領域８を取り囲むようにして高濃度のシリコ
ン基板３と同じ一導電型のチャンネルストッパ９が形成
されている。さらにチャンネル部５の基板バイアス効果
を抑制するため、ソース領域８に隣接してシリコン基板
３と同じ濃度領域１０を設け、ソース領域８と同様にソ
ース電極１１と電気的に接続されている。またＰＴ領域
４はシリコン基板３と電気的に接続されている。
【０００４】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、高耐圧を実現するために延長ドレイン領域
を長く形成している。このため、高耐圧化に伴い、ＬＭ
ＯＳのオン時の抵抗（以下、オン抵抗と称する）が増大
するという課題を有していた。
の構成では、高耐圧を実現するために延長ドレイン領域
を長く形成している。このため、高耐圧化に伴い、ＬＭ
ＯＳのオン時の抵抗（以下、オン抵抗と称する）が増大
するという課題を有していた。
【０００５】本発明は上記従来の課題を解決するもの
で、延長ドレイン領域でのオン抵抗を低減し、高耐圧横
型絶縁ゲート型バイポーラトランジスタ（以下、Ｌ−Ｉ
ＧＢＴと略す）として動作する半導体装置を提供するこ
とを目的とする。
で、延長ドレイン領域でのオン抵抗を低減し、高耐圧横
型絶縁ゲート型バイポーラトランジスタ（以下、Ｌ−Ｉ
ＧＢＴと略す）として動作する半導体装置を提供するこ
とを目的とする。
【０００６】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体装置は、シリコン基板とは逆の導電型
のドレイン領域に接してＰＴ領域側に高濃度のシリコン
基板と同じ導電型の領域を形成した構成よりなる。
に本発明の半導体装置は、シリコン基板とは逆の導電型
のドレイン領域に接してＰＴ領域側に高濃度のシリコン
基板と同じ導電型の領域を形成した構成よりなる。
【０００７】
【作用】この構成によって、ゲートオン時にソース領域
から電子が流入し、ドレイン領域に到達する間に延長ド
レイン領域を流れる。すなわち、高耐圧横型ＭＯＳＦＥ
Ｔとして動作している。この際、延長ドレイン領域での
電圧降下が約０．７Ｖに達すると、ドレイン領域に接し
て形成した高濃度のシリコン基板とは逆の導電型の領域
からキャリアの注入が起こり、Ｌ−ＩＧＢＴとして動作
する。これにより、オン抵抗を大幅に低減することが可
能となる。
から電子が流入し、ドレイン領域に到達する間に延長ド
レイン領域を流れる。すなわち、高耐圧横型ＭＯＳＦＥ
Ｔとして動作している。この際、延長ドレイン領域での
電圧降下が約０．７Ｖに達すると、ドレイン領域に接し
て形成した高濃度のシリコン基板とは逆の導電型の領域
からキャリアの注入が起こり、Ｌ−ＩＧＢＴとして動作
する。これにより、オン抵抗を大幅に低減することが可
能となる。
【０００８】
【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。
照しながら説明する。
【０００９】図１において図３の従来例と同一部分には
同一番号を付し、説明を省略する。すなわち本発明の特
徴はドレイン領域に接してＰＴ（Ｐ−Ｔｏｐ）領域４側
に、高濃度でシリコン基板３と同じ導電型の領域１ｂを
形成したことである。この領域１ｂはドレイン領域１ａ
に電気的に接続している。
同一番号を付し、説明を省略する。すなわち本発明の特
徴はドレイン領域に接してＰＴ（Ｐ−Ｔｏｐ）領域４側
に、高濃度でシリコン基板３と同じ導電型の領域１ｂを
形成したことである。この領域１ｂはドレイン領域１ａ
に電気的に接続している。
【００１０】また、この領域１ｂの長さを１０μｍ以上
で形成すると、この領域１ｂ下部の延長ドレイン領域２
での抵抗が大きくなり、微少な電流により電圧降下が
０．７Ｖに達し、キャリアの注入が起こる。すなわち、
より小さなドレイン−ソース間電圧値において、Ｌ−Ｉ
ＧＢＴとして動作するため、従来の構成に比較して単位
面積あたりのオン抵抗を６０％低減することが可能とな
る。
で形成すると、この領域１ｂ下部の延長ドレイン領域２
での抵抗が大きくなり、微少な電流により電圧降下が
０．７Ｖに達し、キャリアの注入が起こる。すなわち、
より小さなドレイン−ソース間電圧値において、Ｌ−Ｉ
ＧＢＴとして動作するため、従来の構成に比較して単位
面積あたりのオン抵抗を６０％低減することが可能とな
る。
【００１１】図２は図１のような構成で、Ｌ−ＩＧＢＴ
として動作させた場合のオン抵抗を従来例と比較して示
したものである。なお、縦軸は従来の半導体装置の単位
面積当たりのオン抵抗を１００としている。すなわち本
発明１に示すように一般的にはオン抵抗を２０％低減で
き、上述のように領域１ｂの長さを１０μｍ以上にする
と本発明２に示すように６０％低減できていることがわ
かる。
として動作させた場合のオン抵抗を従来例と比較して示
したものである。なお、縦軸は従来の半導体装置の単位
面積当たりのオン抵抗を１００としている。すなわち本
発明１に示すように一般的にはオン抵抗を２０％低減で
き、上述のように領域１ｂの長さを１０μｍ以上にする
と本発明２に示すように６０％低減できていることがわ
かる。
【００１２】
【発明の効果】以上の実施例から明らかなように本発明
は、ＰＴ領域とドレイン領域の間で、そのドレイン領域
に接して形成され、かつ電気的にもそのドレイン領域に
接続した高濃度の一導電型の領域を有する構成によるの
で、その高濃度の一導電型の領域から延長ドレイン領域
にキャリアが注入され、オン抵抗が大幅に低減する半導
体装置を提供できる。
は、ＰＴ領域とドレイン領域の間で、そのドレイン領域
に接して形成され、かつ電気的にもそのドレイン領域に
接続した高濃度の一導電型の領域を有する構成によるの
で、その高濃度の一導電型の領域から延長ドレイン領域
にキャリアが注入され、オン抵抗が大幅に低減する半導
体装置を提供できる。
【図１】本発明の一実施例の半導体装置の断面図
【図２】図１の半導体装置における単位面積あたりのオ
ン抵抗を従来例と比較した図
ン抵抗を従来例と比較した図
【図３】従来の半導体装置の断面図
１ａ ドレイン領域（逆導電型のドレイン領域） １ｂ 高濃度の一導電型の領域 ２ 延長ドレイン領域 ３ シリコン基板（一導電型半導体基板） ４ ＰＴ領域 ５ チャンネル部 ６ ゲート酸化膜 ７ ゲート電極 ８ ソース領域 ９ チャンネルストッパ １０ 高濃度領域 １１ ソース電極 １２ ドレイン電極
Claims (2)
- 【請求項１】 一導電型半導体基板と、その半導体基板
上の所定部に形成された逆導電型の延長ドレイン領域
と、その延長ドレイン領域上のそれぞれ所定部に形成さ
れた逆導電型のドレイン領域および前記一導電型半導体
基板と電気的に接続された一導電型のＰＴ領域とを少な
くとも有する半導体装置において、前記ＰＴ領域と前記
ドレイン領域の間でそのドレイン領域に接して形成され
かつ電気的にもそのドレイン領域に接続した高濃度の一
導電型の領域を有することを特徴とする半導体装置。 - 【請求項２】 高濃度の一導電型の領域の幅が１０μｍ
以上である請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3750592A JPH05235347A (ja) | 1992-02-25 | 1992-02-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3750592A JPH05235347A (ja) | 1992-02-25 | 1992-02-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05235347A true JPH05235347A (ja) | 1993-09-10 |
Family
ID=12499390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3750592A Pending JPH05235347A (ja) | 1992-02-25 | 1992-02-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05235347A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100423249B1 (ko) * | 2000-07-04 | 2004-03-18 | 가부시끼가이샤 도시바 | 횡형 반도체장치 |
-
1992
- 1992-02-25 JP JP3750592A patent/JPH05235347A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100423249B1 (ko) * | 2000-07-04 | 2004-03-18 | 가부시끼가이샤 도시바 | 횡형 반도체장치 |
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