KR100420234B1 - 멀티플렉싱되어클램핑된비디오신호발생용비디오장치 - Google Patents

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Abstract

비디오 성분들(U 및 V)은 멀티플렉서(SMUX)의 입력(113, 114를 통해)에 인가된다. 멀티플렉서의 출력 신호(113a에서)는 비디오 신호 성분들의 각각에 공통인 클램퍼(100)를 이용하여 클램핑된다. 멀티플렉서의 입력은 클램퍼의 상류(upstream)에서 위치된다. 클램핑된 신호는 아날로그 대 디지털 변환기(115)를 통해 처리되며 비디오 라인 더블링(video line doubling)을 제공하는 라인 메모리(116)에 인가된다.

Description

멀티플렉싱되어 클램핑된 비디오 신호 발생용 비디오 장치
본 발명은 클램핑 장치를 포함하는 비디오 신호 처리기에 관한 것이다.
텔레비젼 화상의 라인 구조의 가시도를 줄이기 위해, 화상에서 라인들의 수를 2 배로 하는 것이 알려져 있다. 그러한 장치에서, 들어오는 아날로그 합성 기저대역 비디오 신호는 아날로그 휘도 신호 성분 및 아날로그 색 신호 성분들로 분리될 수 있다. 예를 들면, PAL(Phase alternating line) 시스템에서, 그러한 아날로그 신호 성분들은 신호 성분들(Y, U 및 V)로 언급된다.
주어진 신호 성분의 샘플들은 라인 메모리에 저장될 수 있다. 라인 메모리에 저장된 샘플들은 그들이 메모리에 저장되는 속도의 2 배의 속도로 판독된다. 결과적으로, 합성 기저 대역 비디오 신호의 각 수평 비디오 라인 시간 동안, 연속적인 비디오 라인 신호 성분들의 쌍이 생성되고, 각각은 압축되거나 속도 증가된 방법으로 동일한 화상 정보를 갖는다. 연속적인 속도 증가된 비디오 신호 성분들의 쌍은 화상에서 스캔 라인들의 쌍에 화상 정보를 각각 제공한다.
전형적으로, 라인 메모리는 디지털 저장 형태이다. 따라서, 예를 들면, 아날로그 색 성분 신호들(U 및 V)은 아날로그 대 디지털(A/D) 변환기에서 디지털 워드들로 우선 변환된다. 그 다음, 디지털 워드들은 라인 메모리에 저장된다.
신호 성분들(U 및 V)의 각각은 평균 A/C 레벨에 대한 대칭 신호이다. A/D 변환기의 전체 입력 신호 범위를 이용하기 위해, 신호 성분들(U 및 V)의 각각의 평균 레벨의 크기는 A/D 변환기의 입력 신호 범위의 중간 범위의 레벨로 클램핑된다.
멀티플렉서를 이용하는 단일 라인 메모리에서 신호 성분들(U 및 V)의 교대적 샘플들(alternate samples)을 저장하는 것이 바람직할 수 있다. 상기 방법에서, 단일 라인 메모리는 두 신호 성분들(U 및 V)을 속도 증가시키기 위해 이용될 수 있다. 회로 복잡성을 감소시키기 위해 신호 성분들(U 및 V)을 클램핑하는 단일 클램퍼 스위치를 이용하는 것이 또한 바람직할 수 있다.
본 발명의 양태를 구체화한, 멀티플렉싱되어 클램핑된 비디오 신호를 발생시키는 비디오 장치는 합성 비디오 신호의 소스와, 합성 비디오 신호에 응답하여, 서로 분리된 제 1 및 2 비디오 신호 성분들을 발생시키는 디코더를 포함한다. 멀티플렉서는 제 1 및 제 2 비디오 신호 성분들을 상기 멀티플렉서의 출력에 교대로 인가하여 멀티플렉싱된 비디오 신호를 발생시키기 위해, 상기 비디오 신호 성분들에 응답하는 입력을 구비한다. 클램퍼는 클램핑 신호에 응답하여 제 1 비디오 신호 성분으로부터 인가되는 멀티플렉싱된 비디오 신호의 제 1 부분과 제 2 비디오 신호 성분으로부터 인가되는 멀티플렉싱된 비디오 신호의 제 2 부분을 클램핑한다.
클램퍼가 멀티플렉서 입력에 대해 신호 경로에서 하류(downstream)에 위치되게 하여, 클램퍼는 클램핑된 비디오 신호를 발생시킨다.
도 1은 본 발명의 한 양태를 구체화한 비디오 신호 라인 더블러(video signal line doubler)의 비디오 신호 클램핑 장치도.
*도면의 주요부분에 대한 부호의 설명 *
80 : 디코더 100, 101 : 클램핑 장치
S101 : 스위치 110, 113, 114 : 커패시터
112, 116 : 라인 메모리 111, 115 : A/D 변환기
117 : D/A 변환기 120 : 클럭 발생기/제어기
120a, 120b : 제어 신호 VC : 클램핑 전압
도 1은 본 발명의 양태를 구체화한, 비디오 신호 라인 더블러(200)에서 이용되는 비디오 신호 클램핑 장치(100)를 도시한 것이다. PAL 시스템에 따라, 합성 기저 대역 아날로그 비디오 신호(PALS)는 종래의 디코더(80)에서 아날로그 비디오 신호 성분들(Y, U, V)로 분리되다.
휘도 신호 성분(Y)은 종래의 클램핑 장치(101)에 결합된다. 클램핑 장치(101)는 스위치(S101)에 결합된 결합 커패시터(110)를 포함한다. 스위치(S101)는 종래의 클럭 발생기/제어기 유닛(120)에서 생성된 제어 신호(120a)에 의해 제어된다. 유닛(120)에서 발생된 신호들은 수평 동기 신호(SY)에 동기된다.
스위치(S101)는 도시되지 않은 스위칭 금속 산화물 반도체 (MOS : metal oxide semiconductor)를 이용하여 실현된다. 스위치(S101)가 닫힐 때,스위치(S101)는 커패시터(110)의 단자(110a)에서 일정한 0 V 전압을 발생시킨다. 단자(110a)의 전압은 수평 동기 신호 (SY)의 근처에서 간격(t1)동안 0 V이다. 간격(t1)외부에서, 스위치(S101)가 열리며 신호 성분(Y)은 커패시터(110)를 통해 단자(110a)에 용량적으로 결합된다. 스위치(S101)가 닫힐 때, 간격(t1)동안 커패시터(110) 양단에서 발생된 DC 전압은 신호 성분(Y)을 레벨 시프팅하여 단자(110a)에서 클램핑된 신호 성분(Y)을 제공한다.
단자(110a)로부터 멀리 떨어진 커패시터(110)단자에서 신호 성분(Y)은 1 V인 피크 대 피크 전압 범위를 갖는다. 단자(110a)에서 클램핑된 아날로그 신호 성분(Y)은 아날로그 대 디지털(A/D) 변환기(111) 입력에 인가된다. 클램핑 동작의 결과로서, 클램핑된 신호 성분(Y)은 A/D 변환기(111a)의 입력 전압 범위인 0 V 내지 1 V 내에서 변하는 단자(110a)에서의 양의 신호이다. 따라서, 유리하게, A/D 변환기(111a)에서 신호 클리핑(clipping) 또는 왜곡이 발생하지 않는다.
A/D 변환기(111)에서 신호 변환의 속도는 제어 신호(120c)에 의해 제어된다. 단자(110a)에서 클램핑된 신호 성분(Y)의 아날로그 샘플들은 A/D 변환기(111)에서 8 비트 워드들의 출력 신호(111a)로 연속적으로 변환된다. 신호(111a)의 워드들은 라인 메모리 (112)에서 연속적인 방법으로 저장된다. 라인 메모리(112)는 개념적으로, 선입선출(FIFO : first-in-first-out) 시프트 레지스터로서 동작한다.
출력 신호(111a)의 저장된 워드들은 신호(111a)의 워드들이 라인 메모리(112)에서 저장되는 속도의 2 배인 속도로 라인 메모리(112)로부터 판독되는 신호(112a)를 생성한다. 따라서, 신호(112a)의 워드들은 신호(111a)의 워드들에 대해 속도가 증가된다. 달리, 신호들(111a 및 112a)은 동일한 휘도 정보를 포함한다.
주어진 수평 라인 시간(H) 동안, 신호(111a)의 워드들은 기록 클럭 신호(WCLK)에 따라 13.5MHz 속도로 저장된다. 메모리(112)는 도시되지 않은 별도의 내부 기록 어드레스 포인터 및 도시되지 않은 별도의 내부 판독 어드레스 포인터를 갖는 이중 포트 메모리이다. 신호(WRES)에 의한 수평 기간(H)의 시작에서, 기록 어드레스 포인터는 기간(H)에서 한번 초기화된다. 판독 어드레스 포인터는 기간(H)에서 2 번, 기간 (H)의 시작 및 중심 둘 다에서 초기화된다. 신호(111a)의 저장된 워드들은 판독 클럭 신호(RCLK)에 따른 속도의 2 배 또는 27MHz로 판독된다. 수평 기간(H) 동안 메모리(112)에 저장된 워드들은 2 번 판독되며, 각각의 판독은 기록 어드레스 포인터가 초기화된 후 시작한다.
모든 비디오 라인이 메모리(112)에 이미 저장되어 있다고 가정한다. 다음 비디오 라인의 전반부가 메모리(112)에 저장될 때 기록 속도의 2 배에서 메모리(112)의 판독이 발생한다. 메모리(112)가 2 중 포트 메모리이므로, 기록 및 판독은 동시에 발생할 수 있다. 메모리(112)의 두 번째 판독 동안, 다음 비디오 라인의 후반부가 저장된다. 따라서, 비디오 라인 기록의 각각의 사이클 동안 두 개의 판독 사이클들이 발생한다.
색 신호 성분(U)은 결합 커패시터(113)를 통해 멀티플렉서 스위치(SMUX)에 결합된다. 스위치(SMUX)는 유닛(120)의 제어 신호(120b)에 의해 제어된다. 유사하게, 컬러 신호 성분(V)은 결합 커패시터(114)를 통해 멀티플렉서 스위치(SMUX)에 결합된다. 스위치(SMUX)는 신호 성분들(U 및 V)의 교대적 샘플들을 멀티플렉서 스위치(SMUX)의 출력 단자(113a)에 인가하기 위한 멀티플렉서 동작을 제공한다.
멀티플렉싱 동작 때문에, 단자(113a)에서 신호 성분(U 및 V)의 각각이 발생되는 속도는 신호 성분(Y)이 발생되는 속도의 1/2이다. 두 신호 성분들(U 및 V)로부터 결합된 샘플들이 단자(113a)에서 발생되는 속도는, 단자(110a)에서 신호 성분(Y)과 관련된 속도와 같다. 신호 성분(U 및 V)의 각각의 대역폭은 신호 성분(Y)의 대역폭의 1/4와 같다. 따라서, 신호 성분(Y)의 대역폭의 1/2에서 신호 성분(U 또는 V)의 샘플링 속도는 충분하다.
신호 성분들(U 및 V)의 각각이 그 평균값에 있을 때, 도시되지 않은 MOS 트랜지스터를 이용해서 실현될 수 있는 클램퍼 스위치(S100)는 수평 동기 신호(SY)의 근처에서 간격(t1) 동안 단자(113a)에서 DC 전압(VC)을 발생시킨다. 스위치(S100)는 제어 신호(120b)에 의해 제어된다. 신호 성분(U)의 샘플이 멀티플렉서 스위치(SMUX)를 통해 단자(113a)에 결합되고 스위치(S100)가 닫힐 때, 클램퍼 스위치(S100)는 커패시터(113)에서 DC 레벨 시프팅 전압을 발생시킨다. 유사하게, 신호 성분(V)이 멀티플렉서 스위치(SMUX)를 통해 단자(113a)에 결합되고 스위치(S100)가 닫힐 때, 클램퍼 스위치(S100)는 커패시터(114)에서 DC 레벨 시프팅 전압을 발생시킨다. 결과적으로, 단자(113a)에서 레벨 시프팅된 신호 성분(U 및 V)의 각각의 평균값은 전압(VC)과 같다. 전압(VC)의 크기는 A/D 변환기(115)의 입력 전압 범위인 0 V 내지 1 V의 중간, 또는 대략 0.5 V가 되도록 선택된다. 예를 들면, 단자(113a)로부터 먼 커패시터(113)의 단자의 신호(U)는 1 V의 피크 대 피크 전압 범위를 갖는다. 따라서, 단자(113a)에서 발생된 신호는 신호 클리핑을 방지하기 위래 어느정도(in a manner) 0.5 V의 평균값에 대해 ± 0.5 V의 전압 스윙 제한들(voltage swing limits)을 갖는다. 단자(113a)에서 발생된 신호의 평균값은 수평 동기 신호(SY)의 근처에서 발생된다. 따라서, 신호 성분(U 및 V)의 각각은 단자(113a)의 전압(VC)으로 클램핑된다.
본 발명의 특징을 수행할 때, 신호 성분들(U 및 V)은 클램퍼 스위치(S100)의 신호 경로에서의 상류에서 멀티플렉싱된다. 따라서, 유리하게, 멀티플렉서 스위치(SMUX)에 관한 신호 경로에서의 하류에 배치된 클램퍼 스위치(S100)는 신호 성분들(U 및 V)의 각각의 클램핑 동작에 대해 공유된다. 유리하게, 신호 성분들(U 및 V)의 각각을 별도로 클램핑하는 별도의 클램퍼들을 이용하는 대신에, 단일 스위치(S100)가 두 신호 성분들(U 및 V)에 대한 클램핑 동작을 제공한다. 상기 방법에서, 상기 회로는 단순화된다.
단자(113a)에서 멀티플렉싱되고 클램핑된 신호 성분들(U 및 V) 샘플들은 A/D 변환기(115)에 인가된다. A/D 변환기(111)와 유사하게, A/D 변환기(115)는 라인 메모리(116)에 저장되는 워드들을 갖는 신호(115a)를 생성한다. 따라서, 신호(115a)의 교대적 워드들은 신호 성분들(U 및 V)로부터 유도되고 라인 메모리(116)에 연속적으로 저장된다. 라인 메모리(116)는 라인 메모리(112)와 유사하게 동작한다. 메모리(116)의 출력 신호(116a)의 워드들은 신호(115a)의 워드들이 라인 메모리(116)에 저장되는 속도의 2 배의 속도로 라인 메모리(116)로부터 판독된다. 따라서, 신호(116a)는 신호(115a)에 대해 속도 증가된다. 비디오 라인 기록의 각 사이클에 대해 두 개의 판독 사이클들이 발생한다. 결과적으로, 신호 성분(U 또는 V)의 각 비디오 라인에 대해 두 개의 속도 증가된 비디오 라인들이 발생한다.
신호(112a)가 판독되어, 속도 증가된 휘도 신호 성분(Y(SU))을 발생시키는 디지털 대 아날로그(D/A) 변환기(117)에 인가된다. 신호 성분(Y(SU))은 신호 성분(Y)에 관한 아날로그, 시간 압축된 신호이다. 달리, 신호 성분(Y(SU))은 신호 성분(Y)으로부터 유도된 동일한 휘도 정보를 포함한다.
스위치(SDMUX)는 신호 성분들(U 및 V)로부터 각각 유도된 신호(116a)의 교대적 워드들을 속도 증가된 신호 성분들(U(SU) 및 V(SU))을 각각 발생시키는 D/A 변환기(117)에 인가한다. 신호 성분들(U(SU) 및 V(SU))은 아날로그, 시간 압축된 신호이다. 달리, 신호 성분들(U(SU) 및 V(SU))은 신호 성분들(U 및 V)로부터 의 각각 유도된 동일한 색 정보를 포함한다.
신호 성분들(Y, U 및 V)의 각각의 비디오 라인에 대해 속도 증가된 신호 성분들(Y(SU), U(SU) 및 V(SU))의 2 개의 연속적으로 발생하는 비디오 라인들이 각각 존재한다.
본 발명의 비디오 신호 라인 더블러를 이용하면, 단일 스위치를 이용함으로써 회로가 단순화되고, 멀티플렉서 스위치에 관한 신호 경로에서의 하류에 클램퍼 스위치가 배치됨으로써 신호 성분들의 각각의 클램핑 동작에 대해 공유되는 장점이 있으며, 연속적인 속도 증가된 비디오 신호 성분들의 쌍을 화상의 스캔 라인들의 쌍에 화상 정보를 각각 제공할 수 있다.

Claims (6)

  1. 합성 비디오 신호의 소스(PALS),
    상기 합성 비디오 신호에 응답하여, 그로부터 서로 분리된 제 1(U) 및 제 2(V) 비디오 신호 성분들을 발생시키는 디코더(80),
    상기 제 1 및 제 2 비디오 신호 성분들을 멀티플렉서의 출력(113a)에 교대로 인가하여 멀티플렉싱된 비디오 신호를 발생시키기 위해, 상기 비디오 신호 성분들에 응답하는 입력(113, 114를 통해)을 구비한 상기 멀티플렉서, 및
    클램핑 신호의 소스(VC)를 포함하는 멀티플렉싱되어 클램핑된 비디오 신호를 발생시키는 비디오 장치에 있어서,
    상기 제 1 비디오 신호 성분으로부터 인가되는 상기 멀티플렉싱된 비디오 신호의 제 1 부분(SYNC TIP)과 상기 제 2 비디오 신호 성분으로부터 인가되는 상기 멀티플렉싱된 비디오 신호의 제 2 부분(SYNC TIP)을 클램핑하기 위해 상기 클램핑 신호에 응답하는 클램퍼(100)로서, 상기 멀티플렉서의 상기 입력에 대해 신호 경로에서 하류에 위치되게 하여 상기 클램핑된 비디오 신호를 발생시키는 상기 클램퍼(100)를 포함하는 것을 특징으로 하는 비디오 장치.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 비디오 신호 성분들(U, V)의 각각은 아날로그 신호이며, 상기 멀티플렉서(SMUX)는 각각 제 1(113) 및 제 2(114) 커패시터를 통해 상기 제 1및 제 2 신호 성분들을 상기 멀티플렉서의 공통 출력 단자(113a)에 인가하고, 상기 클램퍼(100)는, 상기 공통 출력 단자에서 상기 멀티플렉싱되어 클램핑된 비디오 신호를 발생시키기 위해, 상기 공통 출력 단자를 통해 클램핑 전압(VC)을 상기 커패시터들의 각각에 결합시키는 스위치(S100)를 포함하는 것을 특징으로 하는, 비디오 장치.
  3. 제 1 항에 있어서,
    상기 멀티플렉싱되어 클램핑된 비디오 신호(115a)를 저장하는 메모리(116)를 더 포함하는 것을 특징으로 하는, 비디오 장치.
  4. 제 3 항에 있어서,
    상기 멀티플렉싱되어 클램핑된 비디오 신호(113a 에서)에 응답하여 상기 메모리(116)에 저장되는 디지털 신호 등가물(115a)을 발생시키는 아날로그 대 디지털 변환기(115)를 더 포함하는 것을 특징으로 하는, 비디오 장치.
  5. 제 3 항에 있어서,
    상기 제 1 비디오 신호 성분(U)으로부터 유도된 신호(U, (SU))와 상기 제 2 비디오 신호 성분(V)으로부터 유도된 신호(V, (SU))를 상기 저장된 비디오 신호로부터 분리하기 위해, 상기 메모리(116)의 출력(116a)에 결합된 디멀티플렉서 스위치(SD MUX)를 더 포함하는 것을 특징으로 하는, 비디오 장치.
  6. 제 3 항에 있어서,
    상기 저장된 비디오 신호(116a)는 속도 증가된 비디오 신호(U(SU), V(SU))를 발생시키기 위해, 상기 메모리(116)에서 상기 멀티플렉싱되어 클램핑된 비디오 신호(115a)를 저장하는데 이용된 클럭 속도보다 더 높은 클럭 속도(2배)로 상기 메모리로부터 판독되는 것을 특징으로 하는, 비디오 장치.
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