JP3166750B2 - 半導体装置の製造方法及び半導体装置 - Google Patents
半導体装置の製造方法及び半導体装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、シリンダ型スタッ
クトキャパシタを有する半導体装置の製造方法及び半導
体装置に係り、特に形成膜の剥がれ等によるパーティク
ルの発生を防止するとともに、パーティクルの発生に伴
う歩留まり低下を防止することができる半導体装置の製
造方法及び半導体装置に関する。
クトキャパシタを有する半導体装置の製造方法及び半導
体装置に係り、特に形成膜の剥がれ等によるパーティク
ルの発生を防止するとともに、パーティクルの発生に伴
う歩留まり低下を防止することができる半導体装置の製
造方法及び半導体装置に関する。
【０００２】
【従来の技術】近年、ＤＲＡＭセルの縮小に伴い、限ら
れた占有面積で必要なキャパシタ容量を得る必要が生
じ、シリンダ型のスタックト電極を有する半導体記憶装
置が盛んに開発されている。このような従来技術として
は、例えば、特開平１０−２８９９８１号公報に記載の
ものがある。すなわち、従来技術は、筒状キャパシタ
（シリンダ型スタックトキャパシタ）を持つ記憶ノード
電極を有する半導体記憶装置の製造方法において、層間
絶縁膜上にＳｉＮ膜を形成する工程と、ＳｉＮ膜上に導
電体膜を堆積する工程と、導電体膜上に、膜厚方向の膜
質が略周期的に変化する絶縁膜を堆積する工程と、異方
性エッチングにより、絶縁膜と導電体膜をパターニング
して柱状部を形成する工程と、柱状部の絶縁膜を等方性
エッチングによりエッチングして、柱状部の絶縁膜側壁
を凹凸表面とする工程と、筒状キャパシタの一方の電極
とする導電体膜を堆積する工程と、筒状キャパシタの一
方の電極とする導電体膜を異方性エッチングによりエッ
チバックして、柱状部側壁に筒状導電体膜を形成する工
程と、筒状キャパシタの絶縁膜を堆積する工程と、筒状
キャパシタの他方の電極とする導電体膜を堆積する工程
とを有する。このような従来技術によれば、膜厚方向の
膜質が略周期的に変化する絶縁膜と導電体膜を異方性エ
ッチングによりエッチングして形成する柱状部の絶縁膜
側壁を、等方性エッチングによるエッチングでの膜質の
違いによるエッチング速度差の利用により凹凸表面と
し、この絶縁膜側壁の凹凸表面に沿って形成される筒状
キャパシタの一方の電極と、この電極表面に沿って形成
される筒状キャパシタの絶縁膜と、この絶縁膜に沿って
形成される筒状キャパシタの他方の電極とで構成される
筒状キャパシタは、筒状キャパシタの電極面積が増加し
てキャパシタの容量が増加する。従って、筒状キャパシ
タの高さをあまり高くせずに、所望のキャパシタの容量
が確実に得られ、高集積化した半導体記憶装置の作製が
可能となることが開示されている。
れた占有面積で必要なキャパシタ容量を得る必要が生
じ、シリンダ型のスタックト電極を有する半導体記憶装
置が盛んに開発されている。このような従来技術として
は、例えば、特開平１０−２８９９８１号公報に記載の
ものがある。すなわち、従来技術は、筒状キャパシタ
（シリンダ型スタックトキャパシタ）を持つ記憶ノード
電極を有する半導体記憶装置の製造方法において、層間
絶縁膜上にＳｉＮ膜を形成する工程と、ＳｉＮ膜上に導
電体膜を堆積する工程と、導電体膜上に、膜厚方向の膜
質が略周期的に変化する絶縁膜を堆積する工程と、異方
性エッチングにより、絶縁膜と導電体膜をパターニング
して柱状部を形成する工程と、柱状部の絶縁膜を等方性
エッチングによりエッチングして、柱状部の絶縁膜側壁
を凹凸表面とする工程と、筒状キャパシタの一方の電極
とする導電体膜を堆積する工程と、筒状キャパシタの一
方の電極とする導電体膜を異方性エッチングによりエッ
チバックして、柱状部側壁に筒状導電体膜を形成する工
程と、筒状キャパシタの絶縁膜を堆積する工程と、筒状
キャパシタの他方の電極とする導電体膜を堆積する工程
とを有する。このような従来技術によれば、膜厚方向の
膜質が略周期的に変化する絶縁膜と導電体膜を異方性エ
ッチングによりエッチングして形成する柱状部の絶縁膜
側壁を、等方性エッチングによるエッチングでの膜質の
違いによるエッチング速度差の利用により凹凸表面と
し、この絶縁膜側壁の凹凸表面に沿って形成される筒状
キャパシタの一方の電極と、この電極表面に沿って形成
される筒状キャパシタの絶縁膜と、この絶縁膜に沿って
形成される筒状キャパシタの他方の電極とで構成される
筒状キャパシタは、筒状キャパシタの電極面積が増加し
てキャパシタの容量が増加する。従って、筒状キャパシ
タの高さをあまり高くせずに、所望のキャパシタの容量
が確実に得られ、高集積化した半導体記憶装置の作製が
可能となることが開示されている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来技
術には、ウェハ外周部から発生するパーティクルによっ
て、著しく歩留まりが低下し、実用化が困難であるとい
う問題点があった。本発明は斯かる問題点を鑑みてなさ
れたものであり、その目的とするところは、形成膜の剥
がれ等によるパーティクルの発生を防止するとともに、
パーティクルの発生に伴う歩留まり低下を防止すること
ができる半導体装置の製造方法及び半導体装置を提供す
る点にある。
術には、ウェハ外周部から発生するパーティクルによっ
て、著しく歩留まりが低下し、実用化が困難であるとい
う問題点があった。本発明は斯かる問題点を鑑みてなさ
れたものであり、その目的とするところは、形成膜の剥
がれ等によるパーティクルの発生を防止するとともに、
パーティクルの発生に伴う歩留まり低下を防止すること
ができる半導体装置の製造方法及び半導体装置を提供す
る点にある。
【０００４】
【課題を解決するための手段】本発明の請求項１に記載
の要旨は、シリンダ型スタックトキャパシタを有し、形
成膜の剥がれ等によるパーティクルの発生を防止すると
ともに、パーティクルの発生に伴う歩留まり低下を防止
することができる半導体装置の製造方法であって、容量
コンタクト形成の際にウェハのエッジ部に形成される段
差部である容量コンタクト段を作成する工程と、シリン
ダ型の下部電極の型となるトレンチを形成する際にウェ
ハのエッジ部に形成される段差部であるスタック段を、
前記容量コンタクト段の位置よりもウェハ周辺側に設定
する工程とを有することを特徴とする半導体装置の製造
方法に存する。また本発明の請求項２に記載の要旨は、
前記トレンチを形成する際に前記スタック段を前記容量
コンタクト段よりもウェハ周辺側に設定した状態で、前
記シリンダ型の下部電極の型となる前記トレンチを容量
コンタクトプラグ上に開孔する工程を有することを特徴
とする請求項１に記載の半導体装置の製造方法に存す
る。また本発明の請求項３に記載の要旨は、シリンダ型
スタックトキャパシタを有し、形成膜の剥がれ等による
パーティクルの発生を防止するとともに、パーティクル
の発生に伴う歩留まり低下を防止することができる半導
体装置の製造方法であって、容量コンタクト形成の際に
ウェハのエッジ部に形成される段差部である容量コンタ
クト段を作成する工程と、シリンダ型の下部電極の型と
なるトレンチを形成する際にウェハのエッジ部に形成さ
れる段差部であるスタック段を、前記容量コンタクト段
の位置よりもウェハ周辺側に設定する工程と、前記容量
コンタクト段よりもウェハ中心側をレジストでマスクし
て、前記ウェハエッジ部及び／または裏面に形成されて
いるドープトシリコン膜を除去する工程とを有すること
を特徴とする半導体装置の製造方法に存する。また本発
明の請求項４に記載の要旨は、シリンダとなる前記トレ
ンチ内を除くウェハ全面をエッチバックして酸化膜を除
去する工程と、シリンダとなる前記トレンチ内を除くウ
ェハ全面をエッチバックして前記ウェハエッジ部及び／
または裏面に形成されているドープトシリコン膜をエッ
チバックして除去する工程とを有することを特徴とする
請求項１乃至３のいずれか一項に記載の半導体装置の製
造方法に存する。また本発明の請求項５に記載の要旨
は、シリンダ型スタックトキャパシタを有する半導体装
置であって、容量コンタクト形成の際にウェハのエッジ
部に形成された段差部である容量コンタクト段と、シリ
ンダ型の下部電極の型となるトレンチを形成する際に、
前記容量コンタクト段の位置よりもウェハ周辺側のウェ
ハのエッジ部に形成された段差部であるスタック段とを
有することを特徴とする半導体装置に存する。また本発
明の請求項６に記載の要旨は、前記スタック段を前記容
量コンタクト段よりもウェハ周辺側に設定した状態で、
容量コンタクトプラグ上に開孔された、前記シリンダ型
の下部電極の型となるトレンチを有することを特徴とす
る請求項５に記載の半導体装置に存する。また本発明の
請求項７に記載の要旨は、シリンダ型スタックトキャパ
シタを有する半導体装置であって、容量コンタクト形成
の際にウェハのエッジ部に形成された段差部である容量
コンタクト段と、シリンダ型の下部電極の型となるトレ
ンチを形成する際に、前記容量コンタクト段の位置より
もウェハ周辺側のウェハのエッジ部に形成された段差部
であるスタック段と、前記ウェハエッジ部及び裏面を除
く、前記容量コンタクト段よりもウェハ中心側に形成さ
れたドープトシリコン膜とを有することを特徴とする半
導体装置に存する。また本発明の請求項８に記載の要旨
は、シリンダ型スタックトキャパシタを有する半導体装
置であって、容量コンタクト形成の際にウェハのエッジ
部に形成された段差部である容量コンタクト段と、シリ
ンダ型の下部電極の型となるトレンチを形成する際に、
前記容量コンタクト段の位置よりもウェハ周辺側のウェ
ハのエッジ部に形成された段差部であるスタック段と、
前記ウェハエッジ部または裏面を除く、前記容量コンタ
クト段よりもウェハ中心側に形成されたドープトシリコ
ン膜とを有することを特徴とする半導体装置に存する。
の要旨は、シリンダ型スタックトキャパシタを有し、形
成膜の剥がれ等によるパーティクルの発生を防止すると
ともに、パーティクルの発生に伴う歩留まり低下を防止
することができる半導体装置の製造方法であって、容量
コンタクト形成の際にウェハのエッジ部に形成される段
差部である容量コンタクト段を作成する工程と、シリン
ダ型の下部電極の型となるトレンチを形成する際にウェ
ハのエッジ部に形成される段差部であるスタック段を、
前記容量コンタクト段の位置よりもウェハ周辺側に設定
する工程とを有することを特徴とする半導体装置の製造
方法に存する。また本発明の請求項２に記載の要旨は、
前記トレンチを形成する際に前記スタック段を前記容量
コンタクト段よりもウェハ周辺側に設定した状態で、前
記シリンダ型の下部電極の型となる前記トレンチを容量
コンタクトプラグ上に開孔する工程を有することを特徴
とする請求項１に記載の半導体装置の製造方法に存す
る。また本発明の請求項３に記載の要旨は、シリンダ型
スタックトキャパシタを有し、形成膜の剥がれ等による
パーティクルの発生を防止するとともに、パーティクル
の発生に伴う歩留まり低下を防止することができる半導
体装置の製造方法であって、容量コンタクト形成の際に
ウェハのエッジ部に形成される段差部である容量コンタ
クト段を作成する工程と、シリンダ型の下部電極の型と
なるトレンチを形成する際にウェハのエッジ部に形成さ
れる段差部であるスタック段を、前記容量コンタクト段
の位置よりもウェハ周辺側に設定する工程と、前記容量
コンタクト段よりもウェハ中心側をレジストでマスクし
て、前記ウェハエッジ部及び／または裏面に形成されて
いるドープトシリコン膜を除去する工程とを有すること
を特徴とする半導体装置の製造方法に存する。また本発
明の請求項４に記載の要旨は、シリンダとなる前記トレ
ンチ内を除くウェハ全面をエッチバックして酸化膜を除
去する工程と、シリンダとなる前記トレンチ内を除くウ
ェハ全面をエッチバックして前記ウェハエッジ部及び／
または裏面に形成されているドープトシリコン膜をエッ
チバックして除去する工程とを有することを特徴とする
請求項１乃至３のいずれか一項に記載の半導体装置の製
造方法に存する。また本発明の請求項５に記載の要旨
は、シリンダ型スタックトキャパシタを有する半導体装
置であって、容量コンタクト形成の際にウェハのエッジ
部に形成された段差部である容量コンタクト段と、シリ
ンダ型の下部電極の型となるトレンチを形成する際に、
前記容量コンタクト段の位置よりもウェハ周辺側のウェ
ハのエッジ部に形成された段差部であるスタック段とを
有することを特徴とする半導体装置に存する。また本発
明の請求項６に記載の要旨は、前記スタック段を前記容
量コンタクト段よりもウェハ周辺側に設定した状態で、
容量コンタクトプラグ上に開孔された、前記シリンダ型
の下部電極の型となるトレンチを有することを特徴とす
る請求項５に記載の半導体装置に存する。また本発明の
請求項７に記載の要旨は、シリンダ型スタックトキャパ
シタを有する半導体装置であって、容量コンタクト形成
の際にウェハのエッジ部に形成された段差部である容量
コンタクト段と、シリンダ型の下部電極の型となるトレ
ンチを形成する際に、前記容量コンタクト段の位置より
もウェハ周辺側のウェハのエッジ部に形成された段差部
であるスタック段と、前記ウェハエッジ部及び裏面を除
く、前記容量コンタクト段よりもウェハ中心側に形成さ
れたドープトシリコン膜とを有することを特徴とする半
導体装置に存する。また本発明の請求項８に記載の要旨
は、シリンダ型スタックトキャパシタを有する半導体装
置であって、容量コンタクト形成の際にウェハのエッジ
部に形成された段差部である容量コンタクト段と、シリ
ンダ型の下部電極の型となるトレンチを形成する際に、
前記容量コンタクト段の位置よりもウェハ周辺側のウェ
ハのエッジ部に形成された段差部であるスタック段と、
前記ウェハエッジ部または裏面を除く、前記容量コンタ
クト段よりもウェハ中心側に形成されたドープトシリコ
ン膜とを有することを特徴とする半導体装置に存する。
【０００５】
【発明の実施の形態】以下に示す実施形態の特徴は、容
量コンタクト形成の際にウェハエッジ部に形成される段
差部（容量コンタクト段）と、シリンダ型の下部電極の
型となるトレンチを形成する際にウェハエッジ部に形成
される段差部（スタック段）と、シリンダ型の下部電極
の本体となるリンドープトシリコン膜（ＤＯＰＯＳ膜）
の周辺除去部分との位置関係を規定する点にある。すな
わち、シリンダ型の下部電極の型となるトレンチを形成
する際にウェハエッジ部に形成される段差部（スタック
段）の位置を容量コンタクト形成の際にウェハエッジ部
に形成される段差部（容量コンタクト段）の位置よりも
外側（ウェハ周辺側）に設定し、なおかつ、リンドープ
トシリコン膜（ＤＯＰＯＳ膜）の周辺除去の工程（第４
工程）を設けて、マスク位置を容量コンタクト形成の際
にウェハエッジ部に形成される段差部（容量コンタクト
段）よりも内側（ウェハ中心側）に設定する点に特徴を
有している。これにより、ウェハエッジからのリンドー
プトシリコン膜（ＤＯＰＯＳ膜）の剥がれを防止するこ
とができるようになる。以下、本発明の実施の形態を図
面に基づいて詳細に説明する。図１〜６は、ウェハのエ
ッジ部分（ウェハエッジ部１００）と、セル部２００を
併せて、模式的に示したものである。以下では、シリン
ダ型スタックトキャパシタを形成する際に関係する部分
だけ説明する。
量コンタクト形成の際にウェハエッジ部に形成される段
差部（容量コンタクト段）と、シリンダ型の下部電極の
型となるトレンチを形成する際にウェハエッジ部に形成
される段差部（スタック段）と、シリンダ型の下部電極
の本体となるリンドープトシリコン膜（ＤＯＰＯＳ膜）
の周辺除去部分との位置関係を規定する点にある。すな
わち、シリンダ型の下部電極の型となるトレンチを形成
する際にウェハエッジ部に形成される段差部（スタック
段）の位置を容量コンタクト形成の際にウェハエッジ部
に形成される段差部（容量コンタクト段）の位置よりも
外側（ウェハ周辺側）に設定し、なおかつ、リンドープ
トシリコン膜（ＤＯＰＯＳ膜）の周辺除去の工程（第４
工程）を設けて、マスク位置を容量コンタクト形成の際
にウェハエッジ部に形成される段差部（容量コンタクト
段）よりも内側（ウェハ中心側）に設定する点に特徴を
有している。これにより、ウェハエッジからのリンドー
プトシリコン膜（ＤＯＰＯＳ膜）の剥がれを防止するこ
とができるようになる。以下、本発明の実施の形態を図
面に基づいて詳細に説明する。図１〜６は、ウェハのエ
ッジ部分（ウェハエッジ部１００）と、セル部２００を
併せて、模式的に示したものである。以下では、シリン
ダ型スタックトキャパシタを形成する際に関係する部分
だけ説明する。
【０００６】図１は本発明にかかる半導体装置の製造方
法及び半導体装置の一実施形態における第１工程を説明
するための素子断面図である。第１工程では、先ずトラ
ンジスタなどが形成された半導体基板１０の上に、第１
層間絶縁（ＢＰＳＧ：Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉ
ｌｉｃａｔｅ Ｇｌａｓｓ）膜１２を成膜し、次に、第
２層間絶縁膜（ＮＳＧ膜）１４を成膜してこれらを層間
絶縁膜とする。次に、容量コンタクト形成プロセスを行
って、半導体基板１０の所定部分に容量コンタクトホー
ルを開口する。ここで、図１に示すように、ウェハエッ
ジ部１００を有機溶剤によってリンスしたり、ウェハエ
ッジ部１００を露光しエッチングすることで、ウェハエ
ッジ部１００の層間絶縁膜を除去する。容量コンタクト
形成プロセス後に、容量コンタクトホールの内壁にサイ
ドウォール上に酸化膜を形成し、裏面に形成された酸化
膜を除去した後に、ストッパ窒化膜１８であるシリコン
窒化（ＳｉＮ）膜を形成する。その後エッチバックを行
って、コンタクトホールの底部を再び開口する。この
時、容量コンタクト形成の際にウェハエッジ部１００に
形成される段差部（容量コンタクト段）１９にも、同様
に、サイドウォール上の酸化膜と窒化シリコン膜が形成
されていることに注意されたい。次に、リンをコンタク
トホール底部に注入した後、自然酸化膜などを除去し
て、リンドープトシリコン膜（ＤＯＰＯＳ膜）１６によ
って、容量コンタクトホールを埋め込む。次に、エッチ
バックによって容量コンタクトプラグを形成し、その上
に、窒化シリコン膜を再び形成する。以上までで、図１
に示される構造が形成された。
法及び半導体装置の一実施形態における第１工程を説明
するための素子断面図である。第１工程では、先ずトラ
ンジスタなどが形成された半導体基板１０の上に、第１
層間絶縁（ＢＰＳＧ：Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉ
ｌｉｃａｔｅ Ｇｌａｓｓ）膜１２を成膜し、次に、第
２層間絶縁膜（ＮＳＧ膜）１４を成膜してこれらを層間
絶縁膜とする。次に、容量コンタクト形成プロセスを行
って、半導体基板１０の所定部分に容量コンタクトホー
ルを開口する。ここで、図１に示すように、ウェハエッ
ジ部１００を有機溶剤によってリンスしたり、ウェハエ
ッジ部１００を露光しエッチングすることで、ウェハエ
ッジ部１００の層間絶縁膜を除去する。容量コンタクト
形成プロセス後に、容量コンタクトホールの内壁にサイ
ドウォール上に酸化膜を形成し、裏面に形成された酸化
膜を除去した後に、ストッパ窒化膜１８であるシリコン
窒化（ＳｉＮ）膜を形成する。その後エッチバックを行
って、コンタクトホールの底部を再び開口する。この
時、容量コンタクト形成の際にウェハエッジ部１００に
形成される段差部（容量コンタクト段）１９にも、同様
に、サイドウォール上の酸化膜と窒化シリコン膜が形成
されていることに注意されたい。次に、リンをコンタク
トホール底部に注入した後、自然酸化膜などを除去し
て、リンドープトシリコン膜（ＤＯＰＯＳ膜）１６によ
って、容量コンタクトホールを埋め込む。次に、エッチ
バックによって容量コンタクトプラグを形成し、その上
に、窒化シリコン膜を再び形成する。以上までで、図１
に示される構造が形成された。
【０００７】図２は図１の第１工程に続く第２工程を説
明するための素子断面図である。第２工程では、図２に
示すように、図６で後述するシリンダ型の下部電極６２
の型となるＢＰＳＧ膜２２とＮＳＧ膜２４を順次成膜す
る。
明するための素子断面図である。第２工程では、図２に
示すように、図６で後述するシリンダ型の下部電極６２
の型となるＢＰＳＧ膜２２とＮＳＧ膜２４を順次成膜す
る。
【０００８】図３は図２の第２工程に続く第３工程を説
明するための素子断面図である。第３工程では、図３に
示すように、スタックポリシリ形成工程で、シリンダ型
の下部電極６２の型となる凹部（トレンチ）３６を容量
コンタクトプラグ上に開孔した。このとき、容量コンタ
クト形成プロセスと同様に、周辺を露光する等してフォ
トレジストを除去し、ＢＰＳＧ膜２２とＮＳＧ膜２４を
除去するのであるが、従来の技術では、この周辺露光の
位置関係が十分に考慮されていなかった。本発明では、
シリンダ型の下部電極６２の型となるトレンチを形成す
る際にウェハエッジ部１００に形成される段差部（スタ
ック段）３２を容量コンタクト形成の際にウェハエッジ
部１００に形成される段差部（容量コンタクト段）１９
よりも外側（ウェハ周辺側）に設定する。その後、図６
で後述するシリンダ型の下部電極６２の本体となるリン
ドープトシリコン膜（ＤＯＰＯＳ膜）３４を成膜する。
明するための素子断面図である。第３工程では、図３に
示すように、スタックポリシリ形成工程で、シリンダ型
の下部電極６２の型となる凹部（トレンチ）３６を容量
コンタクトプラグ上に開孔した。このとき、容量コンタ
クト形成プロセスと同様に、周辺を露光する等してフォ
トレジストを除去し、ＢＰＳＧ膜２２とＮＳＧ膜２４を
除去するのであるが、従来の技術では、この周辺露光の
位置関係が十分に考慮されていなかった。本発明では、
シリンダ型の下部電極６２の型となるトレンチを形成す
る際にウェハエッジ部１００に形成される段差部（スタ
ック段）３２を容量コンタクト形成の際にウェハエッジ
部１００に形成される段差部（容量コンタクト段）１９
よりも外側（ウェハ周辺側）に設定する。その後、図６
で後述するシリンダ型の下部電極６２の本体となるリン
ドープトシリコン膜（ＤＯＰＯＳ膜）３４を成膜する。
【０００９】図４は図３の第３工程に続く第４工程を説
明するための素子断面図である。本発明で新たに設けた
第４工程として、図４に示すように、容量コンタクト形
成の際にウェハエッジ部１００に形成される段差部（容
量コンタクト段）１９よりも内側（ウェハ中心側）をレ
ジスト４２でマスクして、ウェハエッジ部１００と裏面
（図面上では半導体基板１０の上面）全体のリンドープ
トシリコン膜（ＤＯＰＯＳ膜）３４を除去する。次に、
ＳＯＧ（シリカ）を塗布・ベークして、シリンダ内部
（凹部（トレンチ）３６）にシリカを埋め込む。このと
き、容量コンタクト形成の際にウェハエッジ部１００に
形成される段差部（容量コンタクト段）１９の近傍にＳ
ＯＧを回転塗布した時に、表面張力で振り切れずに残っ
たＳＯＧが他の部分よりも厚く成膜される現象が発生す
る。これは、次工程の酸化膜エッチバック後に後述する
シリカ残り５２（図５参照）となる。
明するための素子断面図である。本発明で新たに設けた
第４工程として、図４に示すように、容量コンタクト形
成の際にウェハエッジ部１００に形成される段差部（容
量コンタクト段）１９よりも内側（ウェハ中心側）をレ
ジスト４２でマスクして、ウェハエッジ部１００と裏面
（図面上では半導体基板１０の上面）全体のリンドープ
トシリコン膜（ＤＯＰＯＳ膜）３４を除去する。次に、
ＳＯＧ（シリカ）を塗布・ベークして、シリンダ内部
（凹部（トレンチ）３６）にシリカを埋め込む。このと
き、容量コンタクト形成の際にウェハエッジ部１００に
形成される段差部（容量コンタクト段）１９の近傍にＳ
ＯＧを回転塗布した時に、表面張力で振り切れずに残っ
たＳＯＧが他の部分よりも厚く成膜される現象が発生す
る。これは、次工程の酸化膜エッチバック後に後述する
シリカ残り５２（図５参照）となる。
【００１０】図５は図４の第４工程に続く第５工程（リ
ンドープトシリコン膜（ＤＯＰＯＳ膜）３４の周辺除去
の工程）を説明するための素子断面図である。第５工程
では、図５に示されるように、全面をエッチバックして
シリカ（酸化膜）をシリンダとなる凹部（トレンチ）３
６内を除いて除去する。ここで、第４工程で容量コンタ
クト形成の際にウェハエッジ部１００に形成される段差
部（容量コンタクト段）１９の近傍にＳＯＧを回転塗布
した時に、表面張力で振り切れずに残ったＳＯＧが他の
部分よりも厚く成膜される現象により、第５工程で除去
しきれなかったものがシリカ残り５２となっている。さ
らに、リンドープトシリコン膜（ＤＯＰＯＳ膜）３４を
エッチバックして、シリカ（酸化膜）と同様に、シリン
ダとなる凹部（トレンチ）３６内を除いてリンドープト
シリコン膜（ＤＯＰＯＳ膜）３４を除去する。
ンドープトシリコン膜（ＤＯＰＯＳ膜）３４の周辺除去
の工程）を説明するための素子断面図である。第５工程
では、図５に示されるように、全面をエッチバックして
シリカ（酸化膜）をシリンダとなる凹部（トレンチ）３
６内を除いて除去する。ここで、第４工程で容量コンタ
クト形成の際にウェハエッジ部１００に形成される段差
部（容量コンタクト段）１９の近傍にＳＯＧを回転塗布
した時に、表面張力で振り切れずに残ったＳＯＧが他の
部分よりも厚く成膜される現象により、第５工程で除去
しきれなかったものがシリカ残り５２となっている。さ
らに、リンドープトシリコン膜（ＤＯＰＯＳ膜）３４を
エッチバックして、シリカ（酸化膜）と同様に、シリン
ダとなる凹部（トレンチ）３６内を除いてリンドープト
シリコン膜（ＤＯＰＯＳ膜）３４を除去する。
【００１１】図６は図５の第５工程に続く第６工程を説
明するための素子断面図である。次に、第６工程では、
ＢＰＳＧ膜２２とＮＳＧ膜２４を弗酸により除去して、
図６に示すように、シリンダ型の下部電極６２が形成さ
れる。
明するための素子断面図である。次に、第６工程では、
ＢＰＳＧ膜２２とＮＳＧ膜２４を弗酸により除去して、
図６に示すように、シリンダ型の下部電極６２が形成さ
れる。
【００１２】従来技術では、容量コンタクト形成の際に
ウェハエッジ部１００に形成される段差部（容量コンタ
クト段）１９の位置と、シリンダ型の下部電極６２の型
となるトレンチを形成する際にウェハエッジ部１００に
形成される段差部（スタック段）３２の位置の関係が考
慮されていなかった。また周辺部のＤＯＰＯＳ膜３４も
除去していなかった。それに対し、本発明では、シリン
ダ型の下部電極６２の型となる凹部３６（トレンチ）を
形成する際にウェハエッジ部１００に形成される段差部
（スタック段）３２の位置を容量コンタクト形成の際に
ウェハエッジ部１００に形成される段差部（容量コンタ
クト段）１９の位置よりも外側（ウェハ周辺側）に設定
し、なおかつ、リンドープトシリコン膜（ＤＯＰＯＳ
膜）３４の周辺除去の工程（第４工程）を設けて、マス
ク位置を容量コンタクト形成の際にウェハエッジ部１０
０に形成される段差部（容量コンタクト段）１９よりも
内側（ウェハ中心側）に設定している点が特徴である。
ウェハエッジ部１００に形成される段差部（容量コンタ
クト段）１９の位置と、シリンダ型の下部電極６２の型
となるトレンチを形成する際にウェハエッジ部１００に
形成される段差部（スタック段）３２の位置の関係が考
慮されていなかった。また周辺部のＤＯＰＯＳ膜３４も
除去していなかった。それに対し、本発明では、シリン
ダ型の下部電極６２の型となる凹部３６（トレンチ）を
形成する際にウェハエッジ部１００に形成される段差部
（スタック段）３２の位置を容量コンタクト形成の際に
ウェハエッジ部１００に形成される段差部（容量コンタ
クト段）１９の位置よりも外側（ウェハ周辺側）に設定
し、なおかつ、リンドープトシリコン膜（ＤＯＰＯＳ
膜）３４の周辺除去の工程（第４工程）を設けて、マス
ク位置を容量コンタクト形成の際にウェハエッジ部１０
０に形成される段差部（容量コンタクト段）１９よりも
内側（ウェハ中心側）に設定している点が特徴である。
【００１３】以上説明したように、本実施形態によれ
ば、第１に、シリンダの型として用いたＢＰＳＧ膜２２
とＮＳＧ膜２４を弗酸で除去する前に、容量コンタクト
形成の際にウェハエッジ部１００に形成される段差部
（容量コンタクト段）１９、シリンダ型の下部電極６２
の型となるトレンチを形成する際にウェハエッジ部１０
０に形成される段差部（スタック段）３２にできるサイ
ドウォールをあらかじめ除去することで、形成膜の剥が
れ等によるパーティクルの発生を防止するとともに、パ
ーティクルの発生に伴う歩留まり低下を防止することが
できるようになる。第２に、容量コンタクト形成の際に
ウェハエッジ部１００に形成される段差部（容量コンタ
クト段）１９及びシリンダ型の下部電極６２の型となる
トレンチを形成する際にウェハエッジ部１００に形成さ
れる段差部（スタック段）３２に、サイドウォール上に
形成されたシリコン膜等が、後の工程でリフト・オフさ
れたり、剥がれたりするのを防止することができるよう
になる効果、歩留まりの低下を防止できるようになる。
ば、第１に、シリンダの型として用いたＢＰＳＧ膜２２
とＮＳＧ膜２４を弗酸で除去する前に、容量コンタクト
形成の際にウェハエッジ部１００に形成される段差部
（容量コンタクト段）１９、シリンダ型の下部電極６２
の型となるトレンチを形成する際にウェハエッジ部１０
０に形成される段差部（スタック段）３２にできるサイ
ドウォールをあらかじめ除去することで、形成膜の剥が
れ等によるパーティクルの発生を防止するとともに、パ
ーティクルの発生に伴う歩留まり低下を防止することが
できるようになる。第２に、容量コンタクト形成の際に
ウェハエッジ部１００に形成される段差部（容量コンタ
クト段）１９及びシリンダ型の下部電極６２の型となる
トレンチを形成する際にウェハエッジ部１００に形成さ
れる段差部（スタック段）３２に、サイドウォール上に
形成されたシリコン膜等が、後の工程でリフト・オフさ
れたり、剥がれたりするのを防止することができるよう
になる効果、歩留まりの低下を防止できるようになる。
【００１４】なお、本発明が上記各実施形態に限定され
ず、本発明の技術思想の範囲内において、各実施形態は
適宜変更され得ることは明らかである。また上記構成部
材の数、位置、形状等は上記実施の形態に限定されず、
本発明を実施する上で好適な数、位置、形状等にするこ
とができる。また、各図において、同一構成要素には同
一符号を付している。
ず、本発明の技術思想の範囲内において、各実施形態は
適宜変更され得ることは明らかである。また上記構成部
材の数、位置、形状等は上記実施の形態に限定されず、
本発明を実施する上で好適な数、位置、形状等にするこ
とができる。また、各図において、同一構成要素には同
一符号を付している。
【００１５】
【発明の効果】本発明は以上のように構成されているの
で、以下に掲げる効果を奏する。第１に、シリンダの型
として用いたＢＰＳＧ膜とＮＳＧ膜を弗酸で除去する前
に、容量コンタクト形成の際にウェハエッジ部に形成さ
れる段差部（容量コンタクト段）、シリンダ型の下部電
極の型となるトレンチを形成する際にウェハエッジ部に
形成される段差部（スタック段）にできるサイドウォー
ルをあらかじめ除去することで、形成膜の剥がれ等によ
るパーティクルの発生を防止するとともに、パーティク
ルの発生に伴う歩留まり低下を防止することができるよ
うになる。
で、以下に掲げる効果を奏する。第１に、シリンダの型
として用いたＢＰＳＧ膜とＮＳＧ膜を弗酸で除去する前
に、容量コンタクト形成の際にウェハエッジ部に形成さ
れる段差部（容量コンタクト段）、シリンダ型の下部電
極の型となるトレンチを形成する際にウェハエッジ部に
形成される段差部（スタック段）にできるサイドウォー
ルをあらかじめ除去することで、形成膜の剥がれ等によ
るパーティクルの発生を防止するとともに、パーティク
ルの発生に伴う歩留まり低下を防止することができるよ
うになる。
【００１６】第２に、容量コンタクト形成の際にウェハ
エッジ部に形成される段差部（容量コンタクト段）及び
シリンダ型の下部電極の型となるトレンチを形成する際
にウェハエッジ部に形成される段差部（スタック段）
に、サイドウォール上に形成されたシリコン膜等が、後
の工程でリフト・オフされたり、剥がれたりするのを防
止することができるようになる効果、歩留まりの低下を
防止できるようになる。
エッジ部に形成される段差部（容量コンタクト段）及び
シリンダ型の下部電極の型となるトレンチを形成する際
にウェハエッジ部に形成される段差部（スタック段）
に、サイドウォール上に形成されたシリコン膜等が、後
の工程でリフト・オフされたり、剥がれたりするのを防
止することができるようになる効果、歩留まりの低下を
防止できるようになる。
【図１】本発明にかかる半導体装置の製造方法及び半導
体装置の一実施形態における第１工程を説明するための
素子断面図である。
体装置の一実施形態における第１工程を説明するための
素子断面図である。
【図２】図１の第１工程に続く第２工程を説明するため
の素子断面図である。
の素子断面図である。
【図３】図２の第２工程に続く第３工程を説明するため
の素子断面図である。
の素子断面図である。
【図４】図３の第３工程に続く第４工程を説明するため
の素子断面図である。
の素子断面図である。
【図５】図４の第４工程に続く第５工程を説明するため
の素子断面図である。
の素子断面図である。
【図６】図５の第５工程に続く第６工程を説明するため
の素子断面図である。
の素子断面図である。
１０…半導体基板 １２…第１層間絶縁膜（ＢＰＳＧ膜） １４…第２層間絶縁膜（ＮＳＧ膜） １６…リンドープトシリコン（ＤＯＰＯＳ）膜 １８…ストッパ窒化膜 １９…容量コンタクト段 ２２…ＢＰＳＧ膜 ２４…ＮＳＧ膜 ３２…スタック段 ３４…リンドープトシリコン膜（ＤＯＰＯＳ） ３６…凹部（トレンチ） ４２…レジスト ５２…シリカ残り ６２…シリンダ型の下部電極 １００…ウェハエッジ部 ２００…セル部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (8)
- 【請求項１】 シリンダ型スタックトキャパシタを有
し、形成膜の剥がれ等によるパーティクルの発生を防止
するとともに、パーティクルの発生に伴う歩留まり低下
を防止することができる半導体装置の製造方法であっ
て、 容量コンタクト形成の際にウェハのエッジ部に形成され
る段差部である容量コンタクト段を作成する工程と、 シリンダ型の下部電極の型となるトレンチを形成する際
にウェハのエッジ部に形成される段差部であるスタック
段を、前記容量コンタクト段の位置よりもウェハ周辺側
に設定する工程とを有することを特徴とする半導体装置
の製造方法。 - 【請求項２】 前記トレンチを形成する際に前記スタッ
ク段を前記容量コンタクト段よりもウェハ周辺側に設定
した状態で、前記シリンダ型の下部電極の型となる前記
トレンチを容量コンタクトプラグ上に開孔する工程を有
することを特徴とする請求項１に記載の半導体装置の製
造方法。 - 【請求項３】 シリンダ型スタックトキャパシタを有
し、形成膜の剥がれ等によるパーティクルの発生を防止
するとともに、パーティクルの発生に伴う歩留まり低下
を防止することができる半導体装置の製造方法であっ
て、 容量コンタクト形成の際にウェハのエッジ部に形成され
る段差部である容量コンタクト段を作成する工程と、 シリンダ型の下部電極の型となるトレンチを形成する際
にウェハのエッジ部に形成される段差部であるスタック
段を、前記容量コンタクト段の位置よりもウェハ周辺側
に設定する工程と、 前記容量コンタクト段よりもウェハ中心側をレジストで
マスクして、前記ウェハエッジ部及び／または裏面に形
成されているドープトシリコン膜を除去する工程とを有
することを特徴とする半導体装置の製造方法。 - 【請求項４】 シリンダとなる前記トレンチ内を除くウ
ェハ全面をエッチバックして酸化膜を除去する工程と、 シリンダとなる前記トレンチ内を除くウェハ全面をエッ
チバックして前記ウェハエッジ部及び／または裏面に形
成されているドープトシリコン膜をエッチバックして除
去する工程とを有することを特徴とする請求項１乃至３
のいずれか一項に記載の半導体装置の製造方法。 - 【請求項５】 シリンダ型スタックトキャパシタを有す
る半導体装置であって、 容量コンタクト形成の際にウェハのエッジ部に形成され
た段差部である容量コンタクト段と、 シリンダ型の下部電極の型となるトレンチを形成する際
に、前記容量コンタクト段の位置よりもウェハ周辺側の
ウェハのエッジ部に形成された段差部であるスタック段
とを有することを特徴とする半導体装置。 - 【請求項６】 前記スタック段を前記容量コンタクト段
よりもウェハ周辺側に設定した状態で、容量コンタクト
プラグ上に開孔された、前記シリンダ型の下部電極の型
となるトレンチを有することを特徴とする請求項５に記
載の半導体装置。 - 【請求項７】 シリンダ型スタックトキャパシタを有す
る半導体装置であって、 容量コンタクト形成の際にウェハのエッジ部に形成され
た段差部である容量コンタクト段と、 シリンダ型の下部電極の型となるトレンチを形成する際
に、前記容量コンタクト段の位置よりもウェハ周辺側の
ウェハのエッジ部に形成された段差部であるスタック段
と、 前記ウェハエッジ部及び裏面を除く、前記容量コンタク
ト段よりもウェハ中心側に形成されたドープトシリコン
膜とを有することを特徴とする半導体装置。 - 【請求項８】 シリンダ型スタックトキャパシタを有す
る半導体装置であって、 容量コンタクト形成の際にウェハのエッジ部に形成され
た段差部である容量コンタクト段と、 シリンダ型の下部電極の型となるトレンチを形成する際
に、前記容量コンタクト段の位置よりもウェハ周辺側の
ウェハのエッジ部に形成された段差部であるスタック段
と、 前記ウェハエッジ部または裏面を除く、前記容量コンタ
クト段よりもウェハ中心側に形成されたドープトシリコ
ン膜とを有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01234299A JP3166750B2 (ja) | 1999-01-20 | 1999-01-20 | 半導体装置の製造方法及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01234299A JP3166750B2 (ja) | 1999-01-20 | 1999-01-20 | 半導体装置の製造方法及び半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000216355A JP2000216355A (ja) | 2000-08-04 |
| JP3166750B2 true JP3166750B2 (ja) | 2001-05-14 |
Family
ID=11802623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01234299A Expired - Fee Related JP3166750B2 (ja) | 1999-01-20 | 1999-01-20 | 半導体装置の製造方法及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3166750B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4131786B2 (ja) * | 2001-09-03 | 2008-08-13 | 株式会社東芝 | 半導体装置の製造方法およびウエハ構造体 |
-
1999
- 1999-01-20 JP JP01234299A patent/JP3166750B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000216355A (ja) | 2000-08-04 |
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