KR100215854B1 - 반도체 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 반도체 캐패시터 제조방법에 관한 것으로서, 특히, 스택형 캐패시터를 가진 메모리 셀의 캐패시턴스 증가와 스토리지 전극 구조의 첨점으로 인해 발생하는 문제를 줄이기 위한 반도체 캐패시터 제조방법에 관한 것이다.
이와 같은 본 발명의 실시예에 따른 반도체 캐패시터 제조방법은 반도체 기판 상에 제 1 절연막과 제 2 절연막을 증착하는 단계, 상기 반도체 기판의 소정영역이 노출되도록 상기 제 2 절연막 및, 제 1 절연막을 선택적으로 제거하여 노드콘택을 형성하는 단계, 상기 노출된 반도체 기판 전면에 제 3 절연막을 증착한 후, 이방성 식각공정을 실시하여 콘택 측벽을 형성하는 단계, 상기 반도체 기판 전면에 제 1 도전층 및 제 4 절연막을 증착한 후, 상기 제 4 절연막에 이방성 식각공정을 실시하여 노드필라 형성용 패턴을 형성하는 단계, 상기 제 1 도전층 및, 노드필라 형성용 패턴 전면에 제 5 절연막을 증착한 후 이방성 식각공정을 실시하여 상기 노드필라 형성용 패턴 측면에 측벽을 형성하는 단계, 상기 제 1 도전층에 식각공정을실시하여 스토리지노드 전극을 형성하는 단계 및 상기 반도체 기판 전면에 제 2 도전층을 형성한 후 상기 제 2 도전층을 에치백하여 노드필라를 형성하는 단계를 포함하여 구성되는 것을 특징으로 한다.
상기한 본 발명에 의하면, 단순 원통형 캐패시터가 갖는 오버레이 마진의 확보가 용이하며 또한, 원통형 캐패시터의 스토리지 하부전극이 갖는 첨점으로 인하여 발생하는 문제를 줄일 수 있고, 낮은 식각율로 다결정 실리콘 하부전극을 에치백함으로써 공정 창(process window)이 넓어져 하부전극의 형상조절을 용이하게 할 수 있는 효과가 있다.
Description
본 발명은 반도체 캐패시터 제조방법에 관한 것으로서, 특히, 스택형 캐패시터를 가진 메모리 셀의 개패시턴스 증가와 스토리지 전극 구조의 첨점에 의한 문제를 줄이기 위한 반도체 캐패시터 제조방법에 관한것이다.
이하 첨부한 도면을 참조로 하여 종래기술에 의한 반도체 캐패시터 제조방법을 알아보기로 한다.
도 1a 내지 도 1d는 종래기술에 의한 반도체 캐패시터 제조방법을 도시한 공정 단면도이다.
먼저, 도 1a와 같이 실리콘 기판(10) 상에 절연물질 예컨대, 실리콘 산화막을 증착하여 제 1 절연막(11)을 형성한 후, 상기 제 1 절연막 상에 실리콘 질화막(12)을 형성한다.
그다음 사진석판술 및, 사진식각 공정으로 상기 실리콘 질화막(12) 및 제 1절연막(11)을 선택적으로 제거하여 노드콘택 홀(13)을 형성한다.
이어서, 상기 노드콘택 홀(13)을 포함한 실리콘 기판(10) 전면에 제 2 절연막(14)을 형성하고 이방성 식각공정을 실시하여 상기 노드콘택 홀 측면에 콘택 측벽(14a)을 형성한다. 이때 상기 실리콘 질화막(12)은 과도 식각을 막아주는 역활을한다.
그 다음 도 1b에 도시된 바와 같이 상기 노출된 실리콘 기판(10) 및, 실리콘질화막(12) 전면에 다결정 폴리실리콘을 증착하여 제 1 도전층(15)을 형성한다. 계속해서 상기 제 1 도전층(15) 상에 화학기상증착법으로 예컨대, 산화막을 증착하여제 3 절연막(16)을 형성한다.
이어서, 도 1c에 나타난 바와 같이 사진석판술 및, 사진식각 공정으로 상기제 3 절연막(16) 및 제 1 도전층(15)을 선택적으로 제거하여 스토리지노드 전극(15a)을 형성한다.
그다음, 도 1d에 도시된 바와 같이 상기 패터닝된 제 3 절연막(16) 및 실리콘 질화막(12) 전면에 도전물질을 증착하여 제 2 도전층(17)을 형성한 후, 상기 제2 도전층(17)에 에치백(etchback) 공정을 실시한다. 이어 상기 제 2 도전층(17)에이방성 식각 공정을 실시하여 노드필라(node pillar)(17a)를 형성한다.
이러한 구조는 집적도가 증가됨에 따라 캐패시터의 콘택의 패터닝과 전하저장 전극을 형성하기 의한 화학증착 산화막의 패터닝 사이에 오버레이 마진이 거의없어 정확한 얼라인을 요구하게 된다. 또한 화학증착산화막을 패터닝한 후, 제 2도전층을 증착하고 이를 에치백(etch-back) 할 때 발생되는 제 2 도전층 상부에 형성되는 뾰족한 첨점의 형성은 상기 끝부분에 증착되는 유전체막이 브레이크다운(breakdown)되는 현상을 일으키기 쉬우므로 소자의 전기적 특성 및, 수율을 저하시키고 신뢰성에도 큰 문제가 되고 있다.
이에 본 발명은 상기한 종래의 문제점을 해결하기 위하여 제안된 것으로서,적층형 단순 원통형 캐패시터 구조가 갖는 오버레이 마진의 확보와 전하저장 전극상부의 첨점에 의한 문제를 줄일 수 있는 반도체 캐패시터 제조방법을 제공하는데 그 목적이 있다.
도 1a∼도 1d 종래기술에 의한 반도체 캐패시터 제조방법을 도시한 공정 단면도
도 2a∼도 2d는 본 발명의 실시예에 따른 반도체 캐패시터 제조방법을 도시한 공정 단면도
도면의 주요부분에 대한 부호의 설명
20 : 실리콘 기판 21 : 제 1 절연막
22 : 실리콘 질화막 23 : 노드콘택 홀
24a : 콘택 측벽 25a : 스토리지노드 전극
26 : 제 3 절연막 26a : 노드필라 형성용 패턴
27a : 측벽 28a : 노드필라(node pillar)
상기한 목적을 달성하기 위한 본 발명에 따른 캐패시터 제조방법은, 반도체기판 상에 제 1 절연막과 제 2 절연막을 증착하는 단계;상기 반도체 기판의 소정영역이 노출되도록 상기 제 2 절연막 및, 제 1 절연막을 선택적으로 제거하여 노드콘택을 형성하는 단계;상기 노출된 반도체 기판 전면에 제 3 절연막을 증착한 후, 이방성 식각공정을 실시하여 콘택 측벽을 형성하는 단계;상기 반도체 기판 전면에 제 1 도전층 및, 제 4 절연막을 증착한 후, 상기 제 4 절연막에 이방성 식각공정을 실시하여 노드필라 형성용 패턴을 형성하는 단계;상기 제 1 도전층 및, 노드필라 형성용 패턴 전면에 제 5 절연막을 증착한 후, 이방성 식각공정을 실시하여 상기 노드필라 형성용 패턴 측면에 측벽을 형성하는 단계;상기 제 1 도전층에 식각공정을 실시하여 스토리지노드 전극을 형성하는 단계;및, 상기 반도체 기판 전면에 제2 도전층을 형성한 후 상기 제 2 도전층을 에치백하여 노드필라를 형성하는 단계를 포함하여 구성되는 것을 특징으로 한다.
이하 첨부한 도면을 참조하여 본 발명을 더욱 상세하게 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명의 실시예 따른 반도체 캐패시터 제조방법을 도
시한 공정 단면도이다.
우선, 도 2a와 같이 실리콘 기판(20) 상에 절연물질을 증착하여 제 1 절연막(21)을 형성한 후, 상기 제 1 절연막 상에 실리콘 질화막(22)을 형성한다.
그다음 사진석판술 및, 사진식각 공정으로 상기 실리콘 질화막(22) 및 제 1절연막(21)을 선택적으로 제거하여 노드콘택 홀(23)을 형성한다.
이어서, 상기 노드콘택 홀(23)을 포함한 실리콘 기판(20) 전면에 제 2 절연막을 형성하고 이방성 식각공정을 실시하여 상기 노드콘택 홀 측면에 콘택 측벽(24a)을 형성한다. 이때 상기 실리콘 질화막(22)은 과도 식각을 막아주는 역활을 한다.
그 다음 도 2b에 도시된 바와 같이 상기 노출된 실리콘 기판(20) 및, 실리콘질화막(22) 전면에 다결정 폴리실리콘을 증착하여 제 1 도전층(25)을 형성한다. 계속해서 상기 제 1 도전층(25) 상에 화학기상증착법으로 제 3 절연막(26)을 형성한다.
이어서, 도 2c에 나타난 바와 같이 상기 제 3 절연막(26)에 사진/식각 공정을 실시하여 노드필라 형성용 패턴(26a)을 형성한다.
상기 제 3 절연막(26) 및 제 1 도전층(25) 상에 또다른 절연물질을 형성하여 제 4 절연막을 형성한다. 이어 상기 제 4 절연막에 이방성 식각공정을 실시하여 상기 노드필라 형성용 패턴(26a) 측면에 측벽(27a)을 형성한다. 이때 여기서 증착되는 제 4 절연막은 상기 제 3 절연막보다 식각율이 빠른 물질이다. 또한, 상기 측벽(27a) 형성시 충분한 과도식각(over etch)을 실시함으로써 상기 노드필라 형성용패턴(26a)에 비해 낮은 높이로 측벽(27a)이 형성되도록 실시한다. 또한 이와같이 과도식각 공정을 수행함으로써 메모리 셀 간에 캐패시터를 분리하기 위한 제 1 도 전층의 식각공정에서 잔류하는 산화막이 마스크 역활을 하는 것을 방지할 수 있다.
도 2d에 도시된 바와 같이 상기 제 1 도전층(25)을 식각하여 메모리 셀 간의개패시터 하부의 스토리지노드 전극(25a)을 분리한다. 이어 상기 실리콘 기판(20)전면에 다결정 폴리실리콘을 증착하여 제 2 도전층을 형성한 후 에치백(etchback)하여 노드필라(node pillar)(28a)를 형성한다. 이때 노드필라(28a)는 상기 노드필라 형성용 패턴(26a)과 측벽(27a)의 단차에 의해 끝부분에 첨점으로 인한 문제가 발생하는 것을 줄일 수 있다.
후속 공정은 도면에 도시되지는 않았지만, 상기 노드필라 형성용 패턴(26a)과 측벽(27a)을 제거한 후, 상기 스토리지노드 전극(25a)과 노드필라(28a) 표면에 유전막을 성장시키고 상기 유전막 상에 플레이트 전극을 형성하여 캐패시터의 제조를 완료한다.
이상 상술한 본 발명에 의하면, 단순 원통형 캐패시터가 갖는 오버레이 마진의 확보가 용이하며, 또한, 원통형 캐패시터의 스토리지 하부전극의 첨점으로 인한 문제를 방지할 수 있고 낮은 식각율로 다결정 실리콘 하부전극을 에치백함으로써 공정 창(process window)이 넓어져 하부전극의 형상조절을 용이하게 할 수 있는 효과가 있다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야의 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
Claims (3)
- 반도체 기판 상에 제 1 절연막과 제 2 절연막을 증착하는 단계 ; 상기 반도체 기판의 소정영역이 노출되도록 상기 제 2 절연막 및, 제 1 절연막을 선택적으로 제거하여 노드콘택을 형성하는 단계 ; 상기 노출된 반도체 기판 전면에 제 3 절연막을 증착한 후, 이방성 식각공정을 실시하여 콘택 측벽을 형성하는 단계 ; 상기 반도체 기판 전면에 제 1 도전층 및, 제 4 절연막을 증착한 후, 상기 제 4 절연막에 이방성 식각공정을 실시하여 노드필라 형성용 패턴을 형성하는 단계 ; 상기 제 1 도전층 및, 노드필라 형성용 패턴 전면에 제 5 절연막을 증착한후, 이방성 식각공정을 실시하여 상기 노드필라 형성용 패턴 측면에 측벽을 형성하는 단계 ; 상기 제 1 도전층에 식각공정을 실시하여 스토리지노드 전극을 형성하는 단계 ; 상기 반도체 기판 전면에 제 2 도전층을 형성한 후 상기 제 2 도전층을 에치백하여 노드필라를 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 반도체 캐패시터제조방법.
- 제 1항에 있어서, 상기 제 5 절연막은 상기 제 4 절연막 보다 식각율이 더 빠른 것을 특징으로 하는 반도체 캐패시터 제조방법.
- 제 1항에 있어서, 상기 측벽 형성 단계시 과도식각을 통하여 노드필라 형성용 패턴보다 낮은 단차를 갖도록 하는 것을 특징으로 하는 반도체 캐패시터 제조방법.
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