KR100447222B1

KR100447222B1 - 강유전체 메모리 및 그의 구동방법

Info

Publication number: KR100447222B1
Application number: KR10-2001-0057274A
Authority: KR
Inventors: 강희복; 계훈우; 이근일; 박제훈; 김정환
Original assignee: 주식회사 하이닉스반도체
Priority date: 2001-09-17
Filing date: 2001-09-17
Publication date: 2004-09-04
Also published as: US20030052735A1; US6791861B2; JP2003162894A; KR20030024222A; JP4139660B2

Abstract

본 발명은 비트라인 센싱 마진을 향상시키도록 한 강유전체 메모리 및 그의 구동방법에 관한 것으로서, 일방향으로 일정한 간격을 갖고 서로 교번하여 형성되는 복수개의 워드라인 및 플레이트 라인과, 상기 워드라인 및 플레이트 라인과 교차하는 방향으로 일정한 간격을 갖고 서로 교번하여 형성되는 복수개의 서브 비트라인 및 메인 비트라인과, 상기 워드라인 및 서브 비트라인 그리고 플레이트 라인에 연결되어 복수개의 로우와 복수개의 컬럼의 방향으로 셀들이 구성되고, 각 로우 방향의 셀들은 두 개의 컬럼마다 각각 배치되고 각 컬럼 방향의 셀들도 두 개의 로우마다 각각 배치되어 구성되는 복수개의 서브 셀 어레이와, 상기 각 서브 비트라인과 메인 비트라인 사이에 외부로부터 일정 펄스 형태의 비트라인 스위치 신호에 의해 동작하여 서브 비트라인과 메인 비트라인을 선택적으로 연결하는 스위칭 소자를 포함하여 구성됨을 특징으로 한다.

Description

강유전체 메모리 및 그의 구동방법{Ferroelectric memory and method for driving the same}

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 인접한 비트라인간 커패시턴스(capacitance)를 줄여 비트라인 센싱 마진(sensing margin)을 향상시키는데 적당한 강유전체 메모리 및 그의 구동방법에 관한 것이다.

일반적으로 불휘발성 강유전체 메모리 즉, FRAM(Ferroelectric Random Access Memory)은 DRAM(Dynamic Random Access Memory) 정도의 데이터 처리 속도를갖고, 전원의 오프(off)시에도 데이터가 보존되는 특성 때문에 차세대 기억 소자로 주목받고 있다.

FRAM은 DRAM과 거의 유사한 구조를 갖는 기억소자로서 커패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류 분극을 이용한 것이다.

이와 같은 잔류 분극 특성으로 인하여 전계를 제거하더라도 데이터가 지워지지 않는다.

도 1은 일반적인 강유전체의 히스테리시스 루프를 나타낸 특성도이다.

도 1에서와 같이, 전계에 의해 유기된 분극이 전계를 제거하더라도 잔류 분극(또는 자활 분극)의 존재로 인하여 소멸되지 않고 일정량(d,a 상태)을 유지하고 있는 것을 알 수 있다.

불휘발성 강유전체 메모리 셀은 상기 d,a 상태를 각각 1,0으로 대응시켜 기억소자로 응용한 것이다.

도 2는 일반적인 불휘발성 강유전체 메모리 단위 셀 구성도를 나타낸 것이다.

도 2에 도시한 바와 같이, 일방향으로 비트라인(B/L)이 형성되고, 상기 비트라인(B/L)과 교차하는 방향으로 워드라인(W/L)이 형성되며, 상기 워드라인(W/L)에 일정한 간격을 두고 워드라인(W/L)과 동일한 방향으로 플레이트 라인(P/L)이 형성되고, 워드라인(W/L)에 게이트가 연결되고 비트라인(B/L)에 소오스가 연결되도록 트랜지스터(T1)가 형성되며, 두 단자 중 제 1 단자가 트랜지스터(T1)의 드레인에 연결되고 제 2 단자는 플레이트 라인(P/L)에 연결되도록 강유전체 커패시터(FC1)가형성된다.

이와 같은 불휘발성 강유전체 메모리 소자의 데이터 입/출력 동작은 다음과 같다.

도 3a는 종래 불휘발성 강유전체 메모리 소자의 쓰기 모드(Write mode)의 동작을 나타낸 타이밍도이고, 도 3b는 읽기 모드(Read mode)의 동작을 나타낸 타이밍도이다.

먼저, 쓰기 모드의 경우 도 3a에서와 같이, 외부에서 인가되는 칩 인에이블 신호(CSBpad)가 하이(high)에서 로우(low)로 활성화되고, 동시에 쓰기 인에이블 신호(WEBpad)를 하이에서 로우로 인가하면 쓰기 모드가 시작된다.

이어, 쓰기 모드에서 어드레스 디코딩이 시작되면 해당 워드라인(W/L)에 인가되는 펄스가 "로우"에서 "하이"로 천이되어 셀이 선택된다.

이와 같이, 워드라인(W/L)이 "하이" 상태를 유지하고 있는 구간에서 해당 플레이트 라인(P/L)에는 차례로 일정구간의 "하이" 신호와 일정구간의 "로우" 신호가 인가된다.

그리고 선택된 셀에 로직값 "1" 또는 "0"을 쓰기 위하여 해당 비트라인(B/L)에 쓰기 인에이블 신호(WEBpad)에 동기되는 "하이" 또는 "로우" 신호를 인가한다.

즉, 비트라인(B/L)에 "하이"신호를 인가하고 워드라인(W/L)에 인가되는 신호가 "하이" 상태인 구간에서 플레이트 라인(P/L)에 인가되는 신호가 "로우"이면 강유전체 커패시터(FC1)에는 로직값 "1"이 기록된다.

그리고 비트라인(B/L)에 "로우" 신호를 인가하고 플레이트 라인(P/L)에 인가되는 신호가 "하이" 신호이면 강유전체 커패시터(FC1)에는 로직값 "0"이 기록된다.

이와 같은 쓰기 모드의 동작으로 셀에 저장된 데이터를 읽어내기 위한 동작은 다음과 같다.

도 3b에서와 같이, 외부에서 칩 인에이블 신호(CSBpad)를 "하이"에서 "로우"로 활성화시키면 해당 워드라인(W/L)이 선택되기 이전에 모든 비트라인(B/L)은 이퀄라이저 신호(EQ)에 의해 "로우"전압으로 등전위 된다.

그리고 각 비트라인(B/L)을 비활성화시킨 다음, 어드레스를 디코딩하고 디코딩된 어드레스에 의해 해당 워드라인(W/L)에는 "로우"신호가 "하이"신호로 천이되어 해당 셀을 선택한다.

이어, 선택된 셀의 플레이트 라인(P/L)에 "하이" 신호를 인가하여 강유전체 커패시터(FC1)에 저장된 로직값 "1"에 상응하는 데이터를 파괴시킨다.

만약, 강유전체 커패시터(FC1)에 로직값 "0"이 저장되어 있다면 그에 상응하는 데이터는 파괴되지 않는다.

이와 같이, 파괴된 데이터와 파괴되지 않은 데이터는 전술한 히스테리시스 루프의 원리에 의해 서로 다른 값을 출력하게 되어 센스앰프는 로직값 "1" 또는 "0"을 센싱하게 된다.

즉, 데이터가 파괴된 경우는 도 1의 히스테리시스 루프에서처럼 d에서 f로 변경되는 경우이고, 데이터가 파괴되지 않은 경우는 a에서 f로 변경되는 경우이다.

따라서, 일정시간이 경과한 후에 센스앰프가 인에이블되면 데이터가 파괴된 경우는 증폭되어 로직값 "1"을 출력하고, 데이터가 파괴되지 않는 경우는 로직값"0"을 출력한다.

이와 같이, 센스앰프에서 데이터를 출력한 후에는 원래의 데이터로 복원하여야 하므로 해당 워드라인(W/L)에 "하이" 신호를 인가한 상태에서 플레이트 라인(P/L)을 "하이"에서 "로우"로 비활성화시킨다.

이하, 첨부된 도면을 참고하여 종래의 강유전체 메모리 및 그의 구동방법을 설명하면 다음과 같다.

도 4는 종래의 불휘발성 강유전체 메모리 소자의 회로적 구성도이다.

도 4에 도시한 바와 같이, 종래의 강유전체 메모리 소자의 단위 셀은 로우(ROW)방향으로 형성되며 서로 일정한 간격을 가지는 제 1 스플릿 워드라인(SWL1)과 제 2 스플릿 워드라인(SWL2), 제 1, 제 2 스플릿 워드라인들을 가로지르는 방향으로 형성된 제 1 비트라인(BL1)과 제 2 비트라인(BL2), 게이트가 제 1 스플릿 워드라인(SWL1)에 연결되고 드레인이 제 1 비트라인(BL1)에 연결되는 제 1 트랜지스터(T1), 제 1 트랜지스터(T1)의 소오스와 제 2 스플릿 워드라인(SWL2) 사이에 연결된 제 1 강유전체 커패시터(FC1), 게이트가 제 2 스플릿 워드라인(SWL2)에 연결되고 드레인이 제 2 비트라인(BL2)에 연결되는 제 2 트랜지스터(T2), 제 2 트랜지스터(T2)의 소오스와 제 1 스플릿 워드라인(SWL1) 사이에 연결된 제 2 강유전체 커패시터(FC2)를 포함하여 구성된다.

한편, 도 5는 종래의 불휘발성 강유전체 메모리 장치의 회로적 구성도이다.

도 5에 도시한 바와 같이, 로우(ROW)방향으로 제 1, 제 2 스플릿 워드라인(SLW1,SWL2)을 한 쌍으로 하는 복수개의 스플릿 워드라인쌍들이 형성되고,스플릿 워드라인쌍들을 가로지르는 방향으로 형성되며 인접한 두 개의 비트라인(BL1,BL2)을 한 쌍으로 하여 복수개의 비트라인쌍들이 형성되고, 쌍을 이루는 비트라인 사이에는 양쪽의 비트라인(BL1,BL2)을 통해 전달된 데이터를 센싱하여 데이터 라인(DL) 또는 데이터 바라인(/DL)으로 전달하는 센스앰프(SA)들이 형성된다.

이때, 센스앰프(SA)들을 활성화하기 위한 센스앰프 활성화 신호(SEN)를 출력하는 센스앰프 활성화부(도시되지 않음)가 더 구비되고, 비트라인과 데이터 라인들을 선택적으로 스위칭하는 선택 스위칭부(CS)가 더 구비된다.

도 6은 종래의 불휘발성 강유전체 메모리 소자의 동작을 설명하기 위한 타이밍도이다.

도 6의 T0구간은 제 1 스플릿 워드라인(SWL1)과 제 2 스플릿 워드라인(SWL2)이 하이(High)로 활성화되기 이전의 구간으로써, 모든 비트라인을 일정 레벨로 프리차지(Precharge)시킨다.

이어, T1구간은 제 1, 제 2 스플릿 워드라인(SWL1,SLW2)들이 모두 하이(High)가 되는 구간으로써, 강유전체 커패시터의 데이터가 비트라인(BL)에 전달되어 비트라인의 레벨이 변화된다.

이때 로직 "1"로 저장되었던 강유전체 커패시터는 비트라인과 스플릿 워드라인에 서로 반대극성의 전계가 가해지므로 강유전체의 극성이 파괴되면서 많은 전류가 흐르게 되어 비트라인에 높은 전압이 유기된다.

반면에 로직 "0"로 저장되었던 강유전체 커패시터는 비트라인과 스플릿 워드라인에 동일한 극성의 전계가 가해지므로 강유전체의 극성이 파괴되지 않아 전류가 적게 흐르게 되어 비트라인에 약간 작은 전압을 유기하게 된다.

비트라인에 셀 데이터가 충분히 실리면 센스앰프를 활성화시키기 위해 센스앰프 인에이블 신호(SEN)를 하이(High)로 천이시켜 비트라인의 레벨을 증폭하게 된다.

한편, 파괴된 셀의 로직 "1" 데이터는 제 1 스플릿 워드라인(SWL1)과 제 2 스플릿 워드라인(SWL2)이 하이(high)인 상태에서 복구할 수 없으므로 다음의 T2, T3구간에서 재저장(Restore)될 수 있도록 한다.

이어, T2구간은 제 1 스플릿 워드라인(SWL1)은 로우(low)로 천이되고 제 2 스플릿 워드라인(SWL2)은 하이 상태를 계속 유지하는 구간으로써, 제 2 트랜지스터(T2)는 온(On)상태가 된다.

이때, 해당 비트라인이 하이 상태라면 하이 데이터가 제 2 강유전체 커패시터(FC2)의 한 쪽 전극에 전달되어 제 1 스플릿 워드라인(SWL1)의 로우(low)상태와 비트라인의 하이(high) 레벨 사이에 로직 1 상태가 복구된다.

이어, T3구간은 제 1 스플릿 워드라인(SWL1)이 다시 하이(high)로 천이되고 제 2 스플릿 워드라인(SWL2)은 로우(low)로 천이되는 구단으로써, 제 1 트랜지스터(T1)가 온(ON) 상태가 된다.

이때, 해당 비트라인이 하이 상태라면 하이 데이터가 제 1 강유전체 커패시터(FC1)의 한 쪽 전극에 전달됨으로써 제 2 스플릿 워드라인(SWL2)의 하이 레벨 사이에 로직 1 상태가 복구된다.

이어, t4구간은 다음 사이클 동작을 준비하기 위한 프리차지 구간이 된다.

도 7은 종래의 강유전체 메모리에서 폴디드 비트라인 셀 어레이를 나타낸 구성도이다.

종래의 1T/1C FRAM의 단위 셀 구조는 DRAM과 유사하게 하나의 트랜지스터와 하나의 커패시터로 구성된 1T/1C이다.

도 7에서와 같이, 일정한 간격을 갖고 일 방향으로 복수개의 워드라인(WL1,WL2)이 형성되고, 각 워드 라인(WL1,WL2) 사이에는 워드 라인과 평행하게 복수개의 플레이트 라인(Plate Line)(PL1,PL2)이 형성되며, 상기 각 워드 라인(WL1,WL2) 및 플레이트 라인(PL1,PL2)과 수직한 방향으로 일정한 간격을 갖고 복수개의 비트 라인(BL1, BL2, BL3, BL4, …)이 형성된다.

그리고 복수개의 단위 셀은 폴디드(folded) 형태로 배열되고 있다.

즉, 단위 셀을 구성하는 하나의 트랜지스터의 게이트 전극은 워드 라인(WL1)에 연결되고 상기 트랜지스터의 소오스 전극은 인접한 비트 라인(BL1)에 연결되며, 트랜지스터의 드레인 전극은 강유전체 커패시터의 제 1 전극과 연결되고 강유전체 커패시터의 제 2 전극은 인접한 플레이트 라인(PL1)에 연결된다.

한편, 단위 셀을 구성하는 또 다른 하나의 트랜지스터의 게이트 전극은 워드 라인(WL2)에 연결되고 상기 트랜지스터의 소오스 전극은 인접한 비트 라인(BL2)에 연결되며, 트랜지스터의 드레인 전극은 강유전체 커패시터의 제 1 전극과 연결되고 강유전체 커패시터의 제 2 전극은 인접한 플레이트 라인(PL2)에 연결된다.

여기서 각각의 셀 어레이는 복수개의 로우(Row)와 복수개의 컬럼(Column)의방향으로 셀들이 구성되어 있고, 각 로우 방향의 셀들은 두 개의 컬럼마다 각각 배치되어 있으며, 각 컬럼 방향의 셀들도 두 개의 로우마다 각각 배치되어 있다.

한편, 종래의 강유전체 메모리의 비트라인 셀 어레이는 한 개의 워드라인(WL1)과 플레이트 라인(PL1)이 활성화되면 홀수 비트라인(BL1,BL3) 아니면 짝수 비트라인(BL2,BL4)과 연결된 셀만이 선택되어 선택되지 않은 짝수 비트라인 혹은 홀수 비트라인은 레퍼런스 라인(reference line) 또는 드라이버 라인이 된다.

즉, 도 8은 종래의 강유전체 메모리의 폴디드 비트라인 셀 어레이의 동작 타이밍도를 나타낸 것이다.

도 8에서와 같이, b1 구간에서 칩 활성화 신호(/CS)가 로우(Low)로 비활성화되는 구간이다.

b2 구간은 워드라인(WL)과 플레이트 라인(PL)이 하이(High)로 활성화되면서 셀 데이터가 비트라인(BL)에 실리는 구간이다. 따라서 비트라인(BL)에 하이와 로우의 센싱 데이터가 나타난다.

b3 구간은 센스앰프의 활성화 신호(SAE)가 로우에서 하이로 활성화되며, 센스앰프 활성화 신호(SAE)에 의해 비트라인(BL) 데이터를 증폭되게 된다.

b4 구간은 셀에 로직 "0"을 써넣는 구간이며, b5는 셀에 로직 "1"을 써넣는 구간이다. b4,b5 구간을 셀 데이터 저장 혹은 라이트(write) 구간으로 정의한다. 즉, 라이트 모드(write mode) 혹은 리드 모드(read mode)에서의 비트라인(BL)의 데이터를 셀에 새로 혹은 다시 라이트하는 구간이다.

b6은 다음 사이클(cycle)을 위해 비트라인(BL) 등을 프리차지(precharge)하는 구간이다.

그러나 상기와 같은 종래의 강유전체 메모리 및 그의 구동방법에 있어서 다음과 같은 문제점이 있었다.

즉, 이웃하는 비트라인간에 커패시턴스가 증가하여 비트라인 센싱 마진이 작아진다.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 비트라인 구성에 있어 계층적(hierarchical) 구조를 채택함으로서 비트라인간 커패시턴스를 줄여 비트라인 센싱 마진을 향상시키도록 한 강유전체 메모리 및 그의 구동방법을 제공하는데 그 목적이 있다.

도 1은 일반적인 강유전체의 히스테리시스 루프를 나타낸 특성도

도 2는 일반적인 불휘발성 강유전체 메모리 단위 셀 구성도

도 3a는 강유전체 메모리의 쓰기 모드의 동작 타이밍도

도 3b는 강유전체 메모리의 읽기 모드의 동작 타이밍도

도 4는 종래의 불휘발성 강유전체 메모리의 회로적 구성도

도 5는 종래의 불휘발성 강유전체 메모리 장치의 회로적 구성도

도 6은 종래의 불휘발성 강유전체 메모리 소자의 동작을 설명하기 위한 타이밍도

도 7은 종래의 강유전체 메모리에서 폴디드 비트라인 셀 어레이를 나타낸 구성도

도 8은 종래의 강유전체 메모리의 폴디드 비트라인 셀 어레이의 동작 타이밍도

도 9는 본 발명에 의한 강유전체 메모리의 계층적 폴디드 비트라인 셀 어레이를 나타낸 구성도

도 10은 도 9의 제 1 실시예에 의한 동작 타이밍도

도 11은 도 9의 제 2 실시예에 의한 동작 타이밍도

도 12는 도 9의 제 3 실시예에 의한 동작 타이밍도

도 13은 본 발명에 의한 강유전체 메모리의 스플릿 워드라인 셀 어레이 구조를 갖는 계층적 폴디드 비트라인 셀 어레이를 나타낸 구성도

도 14는 본 발명의 다른 실시예에 의한 강유전체 메모리의 스플릿 워드라인 셀 어레이 구조를 갖는 계층적 폴디드 비트라인 셀 어레이를 나타낸 구성도

도 15는 도 14의 제 1 실시예에 의한 동작 타이밍도

도 16은 도 14의 제 2 실시예에 의한 동작 타이밍도

도 17은 도 14의 제 3 실시예에 의한 동작 타이밍도

도면의 주요 부분에 대한 부호의 설명

21 : 제 1 서브 셀 어레이 22 : 제 2 서브 셀 어레이

23 : 제 1 스위칭 소자 24 : 제 2 스위칭 소자

상기와 같은 목적을 달성하기 위한 본 발명에 의한 강유전체 메모리는 일방향으로 일정한 간격을 갖고 서로 교번하여 형성되는 복수개의 워드라인 및 플레이트 라인과, 상기 워드라인 및 플레이트 라인과 교차하는 방향으로 일정한 간격을 갖고 서로 교번하여 형성되는 복수개의 서브 비트라인 및 메인 비트라인과, 상기 워드라인 및 서브 비트라인 그리고 플레이트 라인에 연결되어 복수개의 로우와 복수개의 컬럼의 방향으로 셀들이 구성되고, 각 로우 방향의 셀들은 두 개의 컬럼마다 각각 배치되고 각 컬럼 방향의 셀들도 두 개의 로우마다 각각 배치되어 구성되는 복수개의 서브 셀 어레이와, 상기 각 서브 비트라인과 메인 비트라인 사이에 외부로부터 일정 펄스 형태의 비트라인 스위치 신호에 의해 동작하여 서브 비트라인과 메인 비트라인을 선택적으로 연결하는 스위칭 소자를 포함하여 구성됨을 특징으로 한다.

또한, 상기와 같은 목적을 달성하기 위한 본 발명에 의한 강유전체 메모리의 구동방법은 일방향으로 일정한 간격을 갖고 서로 교번하여 형성되는 복수개의 워드라인 및 플레이트 라인과, 상기 워드라인 및 플레이트 라인과 교차하는 방향으로 일정한 간격을 갖고 서로 교번하여 형성되는 복수개의 서브 비트라인 및 메인 비트라인과, 상기 워드라인 및 서브 비트라인 그리고 플레이트 라인에 연결되어 복수개의 로우와 복수개의 컬럼의 방향으로 셀들이 구성되고, 각 로우 방향의 셀들은 두 개의 컬럼마다 각각 배치되고 각 컬럼 방향의 셀들도 두 개의 로우마다 각각 배치되어 구성되는 복수개의 서브 셀 어레이와, 상기 각 서브 비트라인과 메인 비트라인 사이에 외부로부터 일정 펄스 형태의 비트라인 스위치 신호에 의해 동작하여 서브 비트라인과 메인 비트라인을 선택적으로 연결하는 스위칭 소자를 포함하여 구성되는 강유전체 메모리에 있어서, 한 개의 워드라인과 플레이트 라인이 활성화되면 해당 비트라인 스위칭 신호를 활성화시키어 이웃하는 서브 비트라인과 메인 비트라인을 서로 연결하여 홀수 비트라인 아니면 짝수 비트라인과 연결된 셀만을 선택하고, 선택되지 않은 짝수 및 홀수 비트라인은 레퍼런스 라인으로 사용하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 의한 강유전체 메모리 및 그의 구동방법을 상세히 설명하면 다음과 같다.

도 9는 본 발명에 의한 강유전체 메모리의 계층적 폴디드 비트라인 셀 어레이를 나타낸 구성도이다.

도 9에서와 같이, 각각 복수개의 단위 셀들을 포함하고 컬럼 방향 및 로우 방향으로 규칙적으로 배열되는 제 1, 제 2 서브 셀 어레이(21,22)와, 메인 비트라인(MBL)과 서브 비트라인(SBL)을 선택적으로 연결하는 제 1, 제 2 스위칭 소자(23,24)로 구성되어 있다.

여기서 제 1, 제 2 스위칭 소자(23,24)는 제 1, 제 2 서브 셀 어레이(21,22)의 신호를 메인 비트라인(MBL)에 전달하거나 메인 비트라인 신호를 서브-셀 어레이에 전달하기 위한 스위칭 소자이다.

또한, 비트라인(BL)은 일방향으로 일정한 간격을 갖는 제 1, 제 2 서브 비트라인(SBL1, SBL2)과 제 1, 제 2 메인 비트라인(MBL1, MBL2)으로 구성되어 있다.

그리고 상기 제 1, 제 2 서브 비트라인(SBL1, SBL2)과 제 1, 제 2 메인 비트라인(MBL1, MBL2)에 교차하는 방향으로 일정한 간격을 갖고 제 1, 제 2 워드라인(WL1, WL2)과 제 1, 제 2 플레이트 라인(PL1, PL2)이 구성되어 있다.

여기서 제 1 플레이트 라인(PL1)은 상기 제 1, 제 2 워드라인(WL1, WL2)의 사이에 워드라인과 평행하게 배치되고 제 2 플레이트 라인(PL2)은 제 2 워드라인(WL2)의 일측에 구성되어 있다.

즉, 상기 워드라인과 플레이트 라인은 서로 교번(交番)하여 구성되어 있다.

한편, 각 라인에 연결된 단위 셀은 상기 제 1 워드라인(WL1)에 게이트 전극이 연결되고 제 1 서브 비트라인(SBL1)에 소오스 전극이 연결되며 제 1 강유전체 커패시터(FC1)에 드레인 전극이 연결되는 제 1 트랜지스터(T1)와, 상기 제 2 워드라인(WL2)에 게이트 전극이 연결되고 제 2 서브 비트라인(SBL2)에 소오스 전극이 연결되며 제 2 강유전체 커패시터(FC2)에 드레인 전극이 연결되는 제 2 트랜지스터(T2)가 구성되어 있다.

그리고 상기 제 1 서브 비트라인(SBL1)과 제 1 메인 워드라인(MBL1)은 제 1 스위칭 소자(23)에 의해 연결되어 있고, 상기 제 2 서브 비트라인(SBL2)과 제 2 메인 워드라인(MBL2)은 제 2 스위칭 소자(24)에 의해 연결되어 있다.

여기서 상기 제 1, 제 2 스위칭 소자(23,24)는 NMOS 트랜지스터로 구성되며, 상기 NMOS 트랜지스터의 각 게이트에는 외부로부터 인가되는 일정 펄스(pulse) 형태의 비트라인 스위치 신호(BLSW<n>)에 의해 서브 비트라인과 메인 비트라인을 선택적으로 연결하고 있다.

또한, 상기 제 1, 제 2 메인 비트라인(MBL1,MBL2)의 일측단에는 외부로부터 센스앰프 활성화 신호(SAE)를 받아 동작하는 센스앰프(SA)가 연결되어 있다.

한편, 본 발명에서 각각의 서브-셀 어레이는 복수개의 로우(Row)와 복수개의 컬럼(Column)의 방향으로 단위 셀들이 구성되어 있다.

각 로우(Row) 방향의 단위 셀들은 두 개의 컬럼(Column)마다 각각 배치되어 있고 각 컬럼 방향의 단위 셀들도 두 개의 로우마다 각각 배치되어 있다.

따라서 상기와 같이 구성된 본 발명에 의한 강유전체 메모리의 계층적 폴디드 비트라인 셀 어레이는 한 개의 워드라인(WL1)과 플레이트 라인(PL1)이 활성화되면 해당 비트라인 스위치 선택신호(BLSW<n>)를 활성화시키어 서브 비트라인과 메인 비트라인이 서로 연결하고 홀수 비트라인 아니면 짝수 비트라인과 연결된 셀만이선택하고, 선택되지 않은 짝수 및 홀수 비트라인은 레퍼런스 라인(reference line)으로 사용한다.

도 10은 도 9의 제 1 실시예에 의한 동작 타이밍도를 나타낸 것이다.

도 10에서와 같이, b1 구간에서 칩 활성화 신호(/CS)가 로우(Low)로 비활성화되는 구간이다.

b2 구간은 워드라인(WL)과 플레이트 라인(PL)이 하이(High)로 스위치되면서 셀 데이터가 비트라인(BL)에 실리는 구간이다. 따라서 비트라인(BL)에 하이와 로우의 센싱 데이터가 나타난다.

한편, b3 구간은 비트라인 스위치 신호(BLSW<n>)가 하이(High)에서 로우(Low)로 비활성화되는 구간이다. 즉, 센스앰프 활성화시 비트라인 스위치 신호를 비활성화시킴으로서 레퍼런스 비트라인과 메인 비트라인(MBL)과의 커패시턴스 로드(capacitance load) 조건을 동일하게 하여 센싱 마진(sensing margin)을 향상시킨다.

b4 구간은 셀에 로직 0을 써넣는 구간이며, b5는 셀에 로직 1을 써넣는 구간이다. b4,b5 구간을 셀 데이터 저장 혹은 라이트(write) 구간으로 정의한다. 즉, 라이트 모드(write mode) 혹은 리드 모드(read mode)에서의 비트라인(BL)의 데이터를 셀에 새로 혹은 다시 라이트하는 구간이다.

b6은 다음 사이클(cycle)을 위해 BL 등을 프리차지(precharge)하는 구간이다.

도 11은 도 9의 제 2 실시예에 의한 동작 타이밍도를 나타낸 것이다.

도 11에서와 같이, 비트라인 스위치 신호(BLSW<n>)를 b3 구간에서 로우(Low)로 비활성화하고 그 구간에서 센스 앰프를 활성화(SAE)시키게 된다.

또한, 셀 데이터를 저장하는 구간인 b4, b5 구간에서 비트라인 스위치 신호(BLSW<n>)를 VCC보다 높은 전압으로 승압(VCC+αVtn)시켜 메인 비트라인(MBL) 전압이 서브 비트라인(SBL)에 전압 손실 없이 잘 전달되도록 한다.

여기서 상기 Vtn은 트랜지스터의 문턱전압과 동일한 전압이다.

도 12는 도 9의 제 3 실시예에 의한 동작 타이밍도를 나타낸 것이다.

도 12에서와 같이, 비트라인 스위치 신호(BLSW<n>)를 계속 하이(High)를 유지하게 되는 동안에 센스 앰프를 활성화(SAE)시키게 된다.

여기서 상기 비트라인 스위치 신호(BLSW<n>)가 VCC+αVtn으로 승압되는 b4,b5 구간에서 워드라인(WL)은 b2,b3 구간은 VCC가 되고 b4,b5 구간에서는 VCC+αVtn이 된다.

한편, 상기 b4,b5 구간을 제외한 나머지 비트라인 스위치 신호(BLSW<n>)는 VCC전압을 갖는다.

도 13은 본 발명에 의한 강유전체 메모리의 스플릿 워드라인 셀 어레이 구조를 갖는 계층적 폴디드 비트라인 셀 어레이를 나타낸 구성도이다.

도 13에서와 같이, 스플릿 워드라인 드라이버(31)를 기준으로 좌우에 각각 복수개의 단위 셀들을 포함하고 컬럼 방향 및 로우 방향으로 규칙적으로 배열되는 제 1, 제 2 셀 어레이(32,33)를 구성하고 있다.

여기서 상기 제 1, 제 2 셀 어레이(32,33)는 각각 일정한 간격을 갖고 일 방향으로 복수개의 스플릿 워드라인(SWL1,SWL2,SWL3,SWL4,…)이 형성되고, 상기 각 스플릿 워드라인과 수직한 방향으로 가로질러 일정한 간격을 갖고 복수개의 비트 라인(BL1,BL2,BL3,BL4, …)이 형성된다.

그리고 상기 제 1 셀 어레이(32)에서 단위 셀을 구성하는 각 트랜지스터의 게이트 전극은 제 1 스플릿 워드라인(SWL1)에 연결되고 소오스 전극은 제 1 비트 라인(BL1)에 연결되며, 드레인 전극은 커패시터의 제 1 전극과 연결되고 커패시터의 제 2 전극은 제 2 스플릿 워드라인(SWL2)에 연결되어 있다.

한편, 제 2 셀 어레이(33)에서 단위 메모리 셀을 구성하는 각 트랜지스터의 게이트 전극은 제 2 스플릿 워드라인(SWL2)에 연결되고 소오스 전극은 제 1 비트라인(BL1)에 연결되며, 드레인 전극은 커패시터의 제 1 전극과 연결되고 커패시터의 제 2 전극은 제 1 스플릿 워드라인(SWL1)에 연결되어 있다.

상기와 같이 구성된 제 1 셀 어레이(32)는 제 1 스플릿 워드라인(SWL1)이 NMOS 게이트 전극으로 사용되고 제 2 스플릿 워드라인(SWL2)은 플레이트 라인 전극으로 사용된다.

반면에 제 2 셀 어레이(33)는 제 2 스플릿 워드라인(SWL2)이 NMOS 게이트 전극으로 사용되고 제 1 스플릿 워드라인(SWL1)은 플레이트 라인 전극으로 사용된다.

도 14는 본 발명의 다른 실시예에 의한 강유전체 메모리의 스플릿 워드라인 셀 어레이 구조를 갖는 계층적 폴디드 비트라인 셀 어레이를 나타낸 구성도이다.

도 14에서와 같이, 스플릿 워드라인 드라이버(41)를 기준으로 하여 좌 ·우측에 제 1, 제 2 셀 어레이(42,43)로 이루어져 있으며, 상기 제 1, 제 2 셀 어레이(42,43)는 다시 제 1, 제 2 서브 셀 어레이(44,45)로 이루어져 있다.

그리고 상기 제 1, 제 2 서브 셀 어레이(44,45)는 각각 복수개의 단위 셀들을 포함하고 컬럼 방향 및 로우 방향으로 규칙적으로 배열되고, 상기 서브 셀 어레이들어 컬럼 단위로 대응되어 일방향으로 구성되는 복수개의 메인 비트라인(MBL1,MBL2)과 상기 메인 비트라인과 동일한 방향으로 서브 비트라인(SBL1,SBL2)이 구성되어 있다.

각각의 제 1, 제 2 서브 셀 어레이(44,45)는 폴디드 셀 어레이를 형성하며 각각의 서브 비트라인(SBL1,SBL2)은 스위칭 소자(46)에 의해 메인 비트라인(MBL1,MBL2)과 연결되어 있다.

여기서 상기 스위칭 소자(46)는 NMOS 트랜지스터로 구성되며, 상기 NMOS 트랜지스터의 게이트 전극에는 외부로부터 일정 펄스 형태의 비트라인 스위치 신호(BLSW<n>)가 인가되고 소오스 전극과 드레인 전극은 메인 비트라인과 서브 비트라인에 각각 연결되어 있다.

또한, 전체 셀 어레이 구성방법으로 스플릿 워드라인 드라이버(41)를 기준으로 좌우에 각각 스플릿 워드라인 셀 어레이를 구성하는 방법이다.

즉, 좌측 셀 어레이는 제 1 스플릿 워드라인(SWL1)이 NMOS 게이트 전극으로 사용되고 제 2 스플릿 워드라인(SWL2)은 플레이트 라인 전극으로 사용된다.

반면에 우측 셀 어레이는 제 2 스플릿 워드라인(SWL2)이 NMOS 게이트 전극으로 사용되고 제 1 스플릿 워드라인(SWL1)은 플레이트 라인 전극으로 사용된다.

도 15는 도 14의 제 1 실시예에 의한 동작 타이밍도를 나타낸 것이다.

도 15에서와 같이, t1 구간에서 칩 활성화 신호(/CE)가 로우(Low)로 비활성화되는 구간이다.

t2 구간은 제 1 스플릿 워드라인(SWL1)과 제 2 스플릿 워드라인(SWL2)이 하이(High)로 활성화되면서 셀 데이터가 비트라인(BL)에 실리는 구간이다. 따라서 비트라인(BL)에 하이(High)와 로우(Low)의 센싱 데이터가 나타난다.

t3 구간은 센스앰프의 활성화 신호(SEN)가 로우에서 하이로 활성화되며, 상기 센스앰프의 활성화 신호(SEN)에 의해 비트라인(BL)의 데이터가 증폭된다.

또한, 비트라인 스위치 신호(BLSW<n>)가 하이에서 로우로 비활성되는 구간이다. 즉, 센스앰프 활성화시 비트라인 스위치 신호(BLSW<n>)를 비활성화시킴으로서 레퍼런스 비트라인과 메인 비트라인(MBL)과의 커패시턴스 로드 조건을 동일하게 하여 센싱 마진을 향상시키게 된다.

t5 구간은 셀에 로직 0을 써넣는 구간이고, t4 구간에서는 강유전체 커패시터에 로직 1을 라이트(write)하고, t6은 강유전체 커패시터에 로직 1을 써넣는 구간이다.

따라서 t4,t5,t6 구간을 셀 데이터 저장 혹은 라이트 구간으로 정의한다.

즉, 라이트 모드 또는 리드 모드에서의 비트라인(BL) 데이터를 셀에 새로 혹은 다시 라이트하는 구간이다.

t0은 다음 사이클을 위해 비트라인(BL) 등을 프리차지하는 구간이다.

도 16은 도 14의 제 2 실시예에 의한 동작 타이밍도를 나타낸 것이다.

도 16에서와 같이, 비트라인 스위치 신호(BLSW<n>)가 b3 구간에서 로우(Low)로 비활성화하고 그 구간에서 센스 앰프를 활성화(SEN)시키게 된다.

또한, 셀 데이터를 저장하는 구간인 t4,t5,t6 구간에서 비트라인 스위치 신호(BLSW<n>)를 VCC보다 높은 전압으로 승압(VCC+αVtn)시켜 메인 비트라인(MBL) 전압이 서브 비트라인(SBL)에 전압 손실 없이 잘 전달되도록 한다.

도 17은 도 14의 제 3 실시예에 의한 동작 타이밍도를 나타낸 것이다.

도 17에서와 같이, 비트라인 스위치 신호(BLSW<n>)가 계속 하이(High)를 유지하게 되는 동안에 센스앰프를 활성화(SEN)시키게 된다.

또한, 셀 데이터를 저장하는 구간인 t4,t5,t6구간에서 비트라인 스위치 신호(BLSW<n>)를 VCC보다 높은 전압으로 승압(VCC+αVtn)시켜 메인 비트라인(MBL) 전압이 서브 비트라인(SBL)에 전압 손실 없이 잘 전달되도록 한다.

이상에서 설명한 바와 같이 본 발명에 의한 강유전체 메모리 및 그의 구동방법은 다음과 같은 효과가 있다.

첫째, 폴디드 비트라인 셀 어레이에서 스플릿 워드라인 셀 어레이 방식을 이용함으로서 셀 어레이 구동 RC 로딩을 줄여 셀 얼레이 블록 사이즈를 종래 기술보다 2배 크게 할 수 있으므로 셀 어레이 효과를 상승시킬 수 있다.

둘째, 비트라인 구성에 있어 계층적 구조를 채택함으로서 비트라인 커패시턴스를 줄여 비트라인 센싱 마진을 크게 할 수 있고, 셀 어레이 블록 사이즈도 크게 할 수 있다.

셋째, 비트라인 스위치 소자 조정방법을 적용함으로서 비트라인 센싱 전압을 조정할 수 있다. 즉, 셀 데이터의 활용에 있어서 셀 오퍼레이션은 정상적으로 동작하는 동안에 비트라인 스위치 소자 조정을 통하여 서브 비트라인과 메인 비트라인과의 연결 시간을 일정하게 조정하고 비트라인 스위치 소자를 오프(off)한 후에 센스 앰프를 활성화함으로서 메인 비트라인과 레퍼런스 비트라인 사이의 비트라인 로드를 동일하게 한다.

Claims

일방향으로 일정한 간격을 갖고 서로 교번하여 형성되는 복수개의 워드라인 및 플레이트 라인과,

상기 워드라인 및 플레이트 라인과 교차하는 방향으로 일정한 간격을 갖고 서로 교번하여 형성되는 복수개의 서브 비트라인 및 메인 비트라인과,

상기 워드라인 및 서브 비트라인 그리고 플레이트 라인에 연결되어 복수개의 로우와 복수개의 컬럼의 방향으로 셀들이 구성되고, 각 로우 방향의 셀들은 두 개의 컬럼마다 각각 배치되고 각 컬럼 방향의 셀들도 두 개의 로우마다 각각 배치되어 구성되는 복수개의 서브 셀 어레이와,

상기 각 서브 비트라인과 메인 비트라인 사이에 외부로부터 일정 펄스 형태의 비트라인 스위치 신호에 의해 동작하여 서브 비트라인과 메인 비트라인을 선택적으로 연결하는 스위칭 소자를 포함하여 구성됨을 특징으로 하는 강유전체 메모리.
제 1 항에 있어서, 상기 스위칭 소자는 NMOS 트랜지스터로 구성됨을 특징으로 하는 강유전체 메모리.
제 1 항에 있어서, 상기 메인 비트라인의 일측단에 연결되는 센스앰프를 포함하여 구성됨을 특징으로 하는 강유전체 메모리.
제 1 항에 있어서, 상기 각 셀은 워드라인에 게이트 전극이 연결되고 서브 비트라인에 소오스가 연결되는 트랜지스터와, 상기 트랜지스터의 드레인에 일측 단자가 연결되고 상기 플레이트 라인에 타측 단자가 연결되는 강유전체 커패시터로 이루어짐을 특징으로 하는 강유전체 메모리.
각각 복수개의 단위 셀들을 포함하고 컬럼 방향 및 로우 방향으로 규칙적으로 배열되는 제 1, 제 2 셀 어레이와,

상기 제 1, 제 2 셀 어레이 사이에 구성되는 스플릿 워드라인 드라이버와,

상기 제 1, 제 2 서브 셀 어레이에 일방향으로 일정한 간격을 갖고 형성되는 복수개의 비트라인들과,

상기 각 비트라인들에 수직 방향으로 교차하고 일정한 간격을 갖고 일방향으로 일정한 간격을 갖고 제 1 서브 셀 어레이에서는 게이트 전극으로 사용되고 제 2 서브 셀 어레이에서는 플레이트 전극으로 사용되는 복수개의 스플릿 워드라인들을 포함하여 구성됨을 특징으로 하는 강유전체 메모리.
제 5 항에 있어서, 상기 제 1 셀 어레이의 단위 셀은

상기 첫 번째 스플릿 워드라인에 게이트 전극이 연결되고 첫 번째 비트라인에 소오스 전극이 연결되는 트랜지스터와, 상기 트랜지스터의 드레인 전극에 일측 단자가 연결되고 두 번째 스플릿 워드라인에 타측 단자가 연결되는 강유전체 커패시터로 구성되는 것을 특징으로 하는 강유전체 메모리.
제 5 항에 있어서, 상기 제 2 셀 어레이의 단위 셀은

상기 두 번째 스플릿 워드라인에 게이트 전극이 연결되고 첫 번째 비트라인에 소오스 전극이 연결되는 트랜지스터와, 상기 트랜지스터의 드레인 전극에 일측 단자가 연결되고 첫 번째 스플릿 워드라인에 타측 단자가 연결되는 강유전체 커패시터로 구성되는 것을 특징으로 하는 강유전체 메모리.
각각 복수개의 단위 셀들을 포함하고 컬럼 방향 및 로우 방향으로 규칙적으로 배열되는 복수개의 서브 셀 어레이 블록들을 갖는 제 1, 제 2 셀 어레이와,

상기 제 1, 제 2 셀 어레이 사이에 구성되는 스플릿 워드라인 드라이버와,

상기 각 서브 셀 어레이는 일방향으로 일정한 간격을 갖고 형성되는 서브 비트라인 및 메인 비트라인과, 상기 서브 비트라인과 메인 비트라인과 교차하는 방향으로 일정한 간격을 갖고 형성되는 복수개의 스플릿 워드라인과, 상기 서브 비트라인과 메인 비트라인 사이에 연결되어 외부로부터 일정 펄스 형태의 비트라인 스위치 신호를 받아 동작하는 스위칭 소자를 포함하여 구성됨을 특징으로 하는 강유전체 메모리.
제 8 항에 있어서, 상기 스위칭 소자는 NMOS 트랜지스터로 이루어짐을 특징으로 하는 강유전체 메모리.
제 8 항에 있어서, 상기 제 1 셀 어레이내의 각 서브 셀 어레이의 단위 셀은

상기 첫 번째 스플릿 워드라인에 게이트 전극이 연결되고 서브 비트라인에 소오스 전극이 연결되는 트랜지스터와, 상기 트랜지스터의 드레인 전극에 일측 단자가 연결되고 두 번째 스플릿 워드라인 사이에 타측 단자가 연결되는 강유전체 커패시터로 구성되는 것을 특징으로 하는 강유전체 메모리.
제 8 항에 있어서, 상기 제 2 셀 어레이내의 각 서브 셀 어레이의 단위 셀은

상기 두 번째 스플릿 워드라인에 게이트 전극이 연결되고 서브 비트라인에 소오스 전극이 연결되는 트랜지스터와, 상기 트랜지스터의 드레인 전극에 일측 단자가 연결되고 첫 번째 스플릿 워드라인에 타측 단자가 연결되는 강유전체 커패시터로 구성되는 것을 특징으로 하는 강유전체 메모리.
일방향으로 일정한 간격을 갖고 서로 교번하여 형성되는 복수개의 워드라인 및 플레이트 라인과, 상기 워드라인 및 플레이트 라인과 교차하는 방향으로 일정한 간격을 갖고 서로 교번하여 형성되는 복수개의 서브 비트라인 및 메인 비트라인과, 상기 워드라인 및 서브 비트라인 그리고 플레이트 라인에 연결되어 복수개의 로우와 복수개의 컬럼의 방향으로 셀들이 구성되고, 각 로우 방향의 셀들은 두 개의 컬럼마다 각각 배치되고 각 컬럼 방향의 셀들도 두 개의 로우마다 각각 배치되어 구성되는 복수개의 서브 셀 어레이와, 상기 각 서브 비트라인과 메인 비트라인 사이에 외부로부터 일정 펄스 형태의 비트라인 스위치 신호에 의해 동작하여 서브 비트라인과 메인 비트라인을 선택적으로 연결하는 스위칭 소자를 포함하여 구성되는 강유전체 메모리에 있어서,

한 개의 워드라인과 플레이트 라인이 활성화되면 해당 비트라인 스위칭 신호를 활성화시키어 이웃하는 서브 비트라인과 메인 비트라인을 서로 연결하여 홀수 비트라인 아니면 짝수 비트라인과 연결된 셀만을 선택하고, 선택되지 않은 짝수 및 홀수 비트라인은 레퍼런스 라인으로 사용하는 것을 특징으로 하는 강유전체 메모리의 구동방법.
일방향으로 일정한 간격을 갖고 서로 교번하여 형성되는 복수개의 워드라인 및 플레이트 라인과, 상기 워드라인 및 플레이트 라인과 교차하는 방향으로 일정한 간격을 갖고 서로 교번하여 형성되는 복수개의 서브 비트라인 및 메인 비트라인과, 상기 워드라인 및 서브 비트라인 그리고 플레이트 라인에 연결되어 복수개의 로우와 복수개의 컬럼의 방향으로 셀들이 구성되고, 각 로우 방향의 셀들은 두 개의 컬럼마다 각각 배치되고 각 컬럼 방향의 셀들도 두 개의 로우마다 각각 배치되어 구성되는 복수개의 서브 셀 어레이와, 상기 각 서브 비트라인과 메인 비트라인 사이에 외부로부터 일정 펄스 형태의 비트라인 스위치 신호에 의해 동작하여 서브 비트라인과 메인 비트라인을 선택적으로 연결하는 스위칭 소자를 포함하여 구성되는 강유전체 메모리에 있어서,

상기 비트라인 스위치 신호를 하이에서 로우로 비활성화하고 그 구간에서 센스 앰프를 활성화시키는 것을 특징으로 하는 강유전체 메모리의 구동방법.
일방향으로 일정한 간격을 갖고 서로 교번하여 형성되는 복수개의 워드라인 및 플레이트 라인과, 상기 워드라인 및 플레이트 라인과 교차하는 방향으로 일정한 간격을 갖고 서로 교번하여 형성되는 복수개의 서브 비트라인 및 메인 비트라인과, 상기 워드라인 및 서브 비트라인 그리고 플레이트 라인에 연결되어 복수개의 로우와 복수개의 컬럼의 방향으로 셀들이 구성되고, 각 로우 방향의 셀들은 두 개의 컬럼마다 각각 배치되고 각 컬럼 방향의 셀들도 두 개의 로우마다 각각 배치되어 구성되는 복수개의 서브 셀 어레이와, 상기 각 서브 비트라인과 메인 비트라인 사이에 외부로부터 일정 펄스 형태의 비트라인 스위치 신호에 의해 동작하여 서브 비트라인과 메인 비트라인을 선택적으로 연결하는 스위칭 소자를 포함하여 구성되는 강유전체 메모리에 있어서,

상기 비트라인 스위칭 신호를 하이에서 로우로 비활성화하여 그 구간에서 센스앰프를 활성화하고, 셀 데이터를 저장하는 구간에서 비트라인 스위치 신호를 VCC보다 높은 전압(VCC+αVtn)으로 승압시키어 메인 비트라인 전압이 서브 비트라인에 전압 손실 없이 전달되도록 하는 것을 특징으로 하는 강유전체 메모리의 구동방법.
일방향으로 일정한 간격을 갖고 서로 교번하여 형성되는 복수개의 워드라인 및 플레이트 라인과, 상기 워드라인 및 플레이트 라인과 교차하는 방향으로 일정한 간격을 갖고 서로 교번하여 형성되는 복수개의 서브 비트라인 및 메인 비트라인과,상기 워드라인 및 서브 비트라인 그리고 플레이트 라인에 연결되어 복수개의 로우와 복수개의 컬럼의 방향으로 셀들이 구성되고, 각 로우 방향의 셀들은 두 개의 컬럼마다 각각 배치되고 각 컬럼 방향의 셀들도 두 개의 로우마다 각각 배치되어 구성되는 복수개의 서브 셀 어레이와, 상기 각 서브 비트라인과 메인 비트라인 사이에 외부로부터 일정 펄스 형태의 비트라인 스위치 신호에 의해 동작하여 서브 비트라인과 메인 비트라인을 선택적으로 연결하는 스위칭 소자를 포함하여 구성되는 강유전체 메모리에 있어서,

상기 비트라인 스위치 신호를 하이로 계속 유지하는 동안에 센스앰프를 활성화하고, 셀 데이터를 저장하는 구간에서 비트라인 스위치 신호를 VCC보다 높은 전압(VCC+αVtn)으로 승압시키어 메인 비트라인 전압이 서브 비트라인에 전압 손실 없이 전달되도록 하는 것을 특징으로 하는 강유전체 메모리의 구동방법.
각각 복수개의 단위 셀들을 포함하고 컬럼 방향 및 로우 방향으로 규칙적으로 배열되는 복수개의 서브 셀 어레이 블록들을 갖는 제 1, 제 2 셀 어레이와, 상기 제 1, 제 2 셀 어레이 사이에 구성되는 스플릿 워드라인 드라이버와, 상기 각 서브 셀 어레이는 일방향으로 일정한 간격을 갖고 형성되는 서브 비트라인 및 메인 비트라인과, 상기 서브 비트라인과 메인 비트라인과 교차하는 방향으로 일정한 간격을 갖고 형성되는 복수개의 스플릿 워드라인과, 상기 서브 비트라인과 메인 비트라인 사이에 연결되어 외부로부터 일정 펄스 형태의 비트라인 스위치 신호를 받아 동작하는 스위칭 소자를 포함하여 구성되는 강유전체 메모리에 있어서,

상기 비트라인 스위치 신호를 일정 구간에서 비활성화하고 그 구간에서 센스앰프를 활성화시키는 것을 특징으로 하는 강유전체 메모리의 구동방법.
각각 복수개의 단위 셀들을 포함하고 컬럼 방향 및 로우 방향으로 규칙적으로 배열되는 복수개의 서브 셀 어레이 블록들을 갖는 제 1, 제 2 셀 어레이와, 상기 제 1, 제 2 셀 어레이 사이에 구성되는 스플릿 워드라인 드라이버와, 상기 각 서브 셀 어레이는 일방향으로 일정한 간격을 갖고 형성되는 서브 비트라인 및 메인 비트라인과, 상기 서브 비트라인과 메인 비트라인과 교차하는 방향으로 일정한 간격을 갖고 형성되는 복수개의 스플릿 워드라인과, 상기 서브 비트라인과 메인 비트라인 사이에 연결되어 외부로부터 일정 펄스 형태의 비트라인 스위치 신호를 받아 동작하는 스위칭 소자를 포함하여 구성되는 강유전체 메모리에 있어서,

상기 비트라인 스위치 신호를 일정 구간에서 비활성화하고 그 구간에서 센스 앰프를 활성화하며, 셀 데이터를 저장하는 구간에서 비트라인 스위치 신호를 VCC보다 높은 전압(VCC+αVtn)으로 승압시키어 메인 비트라인 전압이 서브 비트라인에 전압 손실 없이 전달되도록 하는 것을 특징으로 하는 강유전체 메모리의 구동방법.
각각 복수개의 단위 셀들을 포함하고 컬럼 방향 및 로우 방향으로 규칙적으로 배열되는 복수개의 서브 셀 어레이 블록들을 갖는 제 1, 제 2 셀 어레이와, 상기 제 1, 제 2 셀 어레이 사이에 구성되는 스플릿 워드라인 드라이버와, 상기 각 서브 셀 어레이는 일방향으로 일정한 간격을 갖고 형성되는 서브 비트라인 및 메인비트라인과, 상기 서브 비트라인과 메인 비트라인과 교차하는 방향으로 일정한 간격을 갖고 형성되는 복수개의 스플릿 워드라인과, 상기 서브 비트라인과 메인 비트라인 사이에 연결되어 외부로부터 일정 펄스 형태의 비트라인 스위치 신호를 받아 동작하는 스위칭 소자를 포함하여 구성되는 강유전체 메모리에 있어서,

상기 비트라인 스위치 신호를 계속 활성화 상태로 유지하는 동안에 센스 앰프를 활성화하고, 셀 데이터를 저장하는 구간에서 비트라인 스위치 신호를 VCC보다 높은 전압(VCC+αVtn)으로 승압시키어 메인 비트라인 전압이 서브 비트라인에 전압 손실 없이 전달되도록 하는 것을 특징으로 하는 강유전체 메모리의 구동방법.