JP2000077628A - 半導体記憶装置 - Google Patents
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【課題】 ウェル構造を単純化するとともに、チップ面
積の有効利用を可能としたDRAMを提供する。 【解決手段】 サブセルアレイMCA1,MCA2はそ
れぞれ、p型ウェルPWC1,PWC2に形成される。
これらの間に配置されるセンスアンプ回路領域SAは、
p型ウェルPWC1,PWC2とは分離されたp型ウェ
ルPW1と、これらのp型ウェル間の分離用のn型ウェ
ルNWB1,NWB2の3つのウェルにより構成され
る。p型ウェルPW1にNMOSセンスアンプNSAが
配置され、一方のn型ウェルNWB1にPMOSセンス
アンプPSAと切り替えスイッチ回路Phit1が配置
され、他方のn型ウェルNWB2にビット線イコライズ
回路EQLと切り替えスイッチ回路Phit2が配置さ
れる。
積の有効利用を可能としたDRAMを提供する。 【解決手段】 サブセルアレイMCA1,MCA2はそ
れぞれ、p型ウェルPWC1,PWC2に形成される。
これらの間に配置されるセンスアンプ回路領域SAは、
p型ウェルPWC1,PWC2とは分離されたp型ウェ
ルPW1と、これらのp型ウェル間の分離用のn型ウェ
ルNWB1,NWB2の3つのウェルにより構成され
る。p型ウェルPW1にNMOSセンスアンプNSAが
配置され、一方のn型ウェルNWB1にPMOSセンス
アンプPSAと切り替えスイッチ回路Phit1が配置
され、他方のn型ウェルNWB2にビット線イコライズ
回路EQLと切り替えスイッチ回路Phit2が配置さ
れる。
Description
【0001】
【発明の属する技術分野】この発明は、半導体記憶装置
のウェル構造に関する。
のウェル構造に関する。
【0002】
【従来の技術】半導体記憶装置、例えばDRAMのメモ
リセルアレイは通常、複数のブロック又はサブセルアレ
イに分割され、それぞれのサブセルアレイに複数のメモ
リセルが配列形成される。隣接する2個のサブセルアレ
イの間にそれぞれ1個のセンスアンプを挿入して構成さ
れた共有センスアンプ方式のDRAMでは、各々2個の
隣接するサブセルアレイのビット線に対して共有センス
アンプが選択的に接続される。この種のDRAMにおい
て、隣接する2個のサブセルアレイの間にあってセンス
アンプ回路を主体とする回路が形成される領域を以下の
説明ではセンスアンプ回路領域という。図1は、その様
な従来のDRAMのセンスアンプ回路領域のウェル構造
を示している。図において、ビット線方向に隣接する二
つのサブセルアレイMCA1,MCA2は、p型シリコ
ン基板Psubに形成されたp型ウェルPWC1,PW
C2中に形成される。センスアンプ回路領域SAには、
n型ウェルNW1とこれを挟んで配置された2個のp型
ウェルPW1,PW2を有する。サブセルアレイMCA
1,MCA2が形成されるp型ウェルPWC1,PWC
2は、p型基板Psub及びセンスアンプ回路領域SA
のp型ウェルPW1,PW2から分離するために、夫々
n型ウェルNWB1,NWB2内に形成されている。
リセルアレイは通常、複数のブロック又はサブセルアレ
イに分割され、それぞれのサブセルアレイに複数のメモ
リセルが配列形成される。隣接する2個のサブセルアレ
イの間にそれぞれ1個のセンスアンプを挿入して構成さ
れた共有センスアンプ方式のDRAMでは、各々2個の
隣接するサブセルアレイのビット線に対して共有センス
アンプが選択的に接続される。この種のDRAMにおい
て、隣接する2個のサブセルアレイの間にあってセンス
アンプ回路を主体とする回路が形成される領域を以下の
説明ではセンスアンプ回路領域という。図1は、その様
な従来のDRAMのセンスアンプ回路領域のウェル構造
を示している。図において、ビット線方向に隣接する二
つのサブセルアレイMCA1,MCA2は、p型シリコ
ン基板Psubに形成されたp型ウェルPWC1,PW
C2中に形成される。センスアンプ回路領域SAには、
n型ウェルNW1とこれを挟んで配置された2個のp型
ウェルPW1,PW2を有する。サブセルアレイMCA
1,MCA2が形成されるp型ウェルPWC1,PWC
2は、p型基板Psub及びセンスアンプ回路領域SA
のp型ウェルPW1,PW2から分離するために、夫々
n型ウェルNWB1,NWB2内に形成されている。
【0003】p型ウェルPWC1,PWC2の分離のた
めにn型ウェルNWB1,NWB2が設けられる理由
は、一般にサブセルアレイMCA1,MCA2が形成さ
れるp型ウェルPWC1,PWC2と、センスアンプ回
路領域SAのp型ウェルPW1,PW2とを異なる電位
に設定する必要があるためである。具体的には、前者
は、電荷保持特性の改善やメモリセル接合容量低減のた
めに一般に負電位に設定され、後者は接地電位とされ
る。このため図1に示したように、基板構造としてp型
シリコン基板を用いた3重ウェル構造とするのが一般的
である。図2は、図1に示すウェル構造の基板に配置さ
れる回路構成を示している。サブセルアレイMCA1,
MCA2には、ビット線対BL1,bBL1、BL2,
bBL2とワード線WL1、WL2,WL3,WL4が
直交して配置され、それらの各交差部にダイナミック型
メモリセルMCが配置される。センスアンプ回路SA
は、NMOSトランジスタを用いたフリップフロップ型
センスアンプ(以下、NMOSセンスアンプという)N
SAと、PMOSトランジスタを用いたフリップフロッ
プ型センスアンプ(以下、PMOSセンスアンプとい
う)PSAとから構成される。NMOSセンスアンプN
SAは、p型ウェルPW2に、PMOSセンスアンプP
SAはn型ウェルNW1にそれぞれ形成される。さらに
p型ウェルPW2には、NMOSセンスアンプNSAと
共に、カラム選択ゲートDQGが設けられる。またn型
ウェルPW1には、ビット線イコライズ回路EQLが配
置される。p型ウェルPW1,PW2のそれぞれサブセ
ルアレイMCA1,MCA2に最も近い部分にはそれぞ
れ、サブセルアレイMCA1,MCA2のビット線対
(BL1,bBL1),(BL2,bBL2)と、セン
スアンプ回路領域SAのビット線対BL12,bBL1
2との接続、非接続を切り替えるための切り替えスイッ
チ回路Phit1,Phit2が設けられる。
めにn型ウェルNWB1,NWB2が設けられる理由
は、一般にサブセルアレイMCA1,MCA2が形成さ
れるp型ウェルPWC1,PWC2と、センスアンプ回
路領域SAのp型ウェルPW1,PW2とを異なる電位
に設定する必要があるためである。具体的には、前者
は、電荷保持特性の改善やメモリセル接合容量低減のた
めに一般に負電位に設定され、後者は接地電位とされ
る。このため図1に示したように、基板構造としてp型
シリコン基板を用いた3重ウェル構造とするのが一般的
である。図2は、図1に示すウェル構造の基板に配置さ
れる回路構成を示している。サブセルアレイMCA1,
MCA2には、ビット線対BL1,bBL1、BL2,
bBL2とワード線WL1、WL2,WL3,WL4が
直交して配置され、それらの各交差部にダイナミック型
メモリセルMCが配置される。センスアンプ回路SA
は、NMOSトランジスタを用いたフリップフロップ型
センスアンプ(以下、NMOSセンスアンプという)N
SAと、PMOSトランジスタを用いたフリップフロッ
プ型センスアンプ(以下、PMOSセンスアンプとい
う)PSAとから構成される。NMOSセンスアンプN
SAは、p型ウェルPW2に、PMOSセンスアンプP
SAはn型ウェルNW1にそれぞれ形成される。さらに
p型ウェルPW2には、NMOSセンスアンプNSAと
共に、カラム選択ゲートDQGが設けられる。またn型
ウェルPW1には、ビット線イコライズ回路EQLが配
置される。p型ウェルPW1,PW2のそれぞれサブセ
ルアレイMCA1,MCA2に最も近い部分にはそれぞ
れ、サブセルアレイMCA1,MCA2のビット線対
(BL1,bBL1),(BL2,bBL2)と、セン
スアンプ回路領域SAのビット線対BL12,bBL1
2との接続、非接続を切り替えるための切り替えスイッ
チ回路Phit1,Phit2が設けられる。
【0004】通常、センスアンプ回路領域SAにおい
て、PMOSトランジスタが用いられるのはPMOSセ
ンスアンプPSAのみである。それ以外のビット線イコ
ライズ回路EQL、切り替えスイッチ回路Phit1,
Phit2、カラム選択ゲートDQG、NMOSセンス
アンプNSAにはNMOSトランジスタが用いられる。
従って、サブセルアレイMCA1,MCA2のウェル領
域を分離するために設けられたn型ウェルNWB1,N
WB2には素子が形成されない。
て、PMOSトランジスタが用いられるのはPMOSセ
ンスアンプPSAのみである。それ以外のビット線イコ
ライズ回路EQL、切り替えスイッチ回路Phit1,
Phit2、カラム選択ゲートDQG、NMOSセンス
アンプNSAにはNMOSトランジスタが用いられる。
従って、サブセルアレイMCA1,MCA2のウェル領
域を分離するために設けられたn型ウェルNWB1,N
WB2には素子が形成されない。
【0005】
【発明が解決しようとする課題】このように、従来の半
導体記憶装置では、個々のサブセルアレイ領域のp型ウ
ェルを他のp型ウェルから分離するために用いられる複
数のn型ウェルには素子が形成されないため、その面積
が無駄になる。特にメモリセルアレイの分割数が多くな
る程、ウェル分離に要する面積が大きくなり、これがチ
ップ面積の有効利用を妨げている。この発明は、上記事
情を考慮してなされたもので、ウェル構造を単純化する
と共に、チップ面積の有効利用を可能とした半導体記憶
装置を提供することを目的とする。
導体記憶装置では、個々のサブセルアレイ領域のp型ウ
ェルを他のp型ウェルから分離するために用いられる複
数のn型ウェルには素子が形成されないため、その面積
が無駄になる。特にメモリセルアレイの分割数が多くな
る程、ウェル分離に要する面積が大きくなり、これがチ
ップ面積の有効利用を妨げている。この発明は、上記事
情を考慮してなされたもので、ウェル構造を単純化する
と共に、チップ面積の有効利用を可能とした半導体記憶
装置を提供することを目的とする。
【0006】
【課題を解決するための手段】この発明は、メモリセル
アレイが複数のサブセルアレイに分割され、隣接するサ
ブセルアレイの間にセンスアンプ回路が配置される半導
体記憶装置において、センスアンプ回路の形成領域を挟
んで配置される第1及び第2のサブセルアレイがそれぞ
れ第1及び第2の一導電型ウェルに形成され、前記セン
スアンプ回路の形成領域は、前記第1及び第2の一導電
型ウェルの間にこれらと分離されて配置された第3の一
導電型ウェルと、第1及び第2の一導電型ウェルと第3
の一導電型ウェルの間にそれぞれ配置された第1及び第
2の反対導電型ウェルとから構成されていることを特徴
とする。この発明において例えば、センスアンプ回路
は、前記第3の一導電型ウェルに第2導電チャネルMO
Sトランジスタにより形成された第1のセンスアンプ
と、前記第1,第2の反対導電型ウェルの少なくとも一
方に第1導電チャネルMOSトランジスタにより形成さ
れた第2のセンスアンプとから構成される。また、セン
スアンプ回路と第1及び第2のサブセルアレイとの接
続,非接続を切り替えるための二つの切り替えスイッチ
回路は、前記第1及び第2の反対導電型ウェルにそれぞ
れ第1導電チャネルMOSトランジスタを用いて形成さ
れ、或いは前記第3の一導電型ウェルの前記第1のセン
スアンプの外側にそれぞれ、第2導電チャネルMOSト
ランジスタを用いて形成される。
アレイが複数のサブセルアレイに分割され、隣接するサ
ブセルアレイの間にセンスアンプ回路が配置される半導
体記憶装置において、センスアンプ回路の形成領域を挟
んで配置される第1及び第2のサブセルアレイがそれぞ
れ第1及び第2の一導電型ウェルに形成され、前記セン
スアンプ回路の形成領域は、前記第1及び第2の一導電
型ウェルの間にこれらと分離されて配置された第3の一
導電型ウェルと、第1及び第2の一導電型ウェルと第3
の一導電型ウェルの間にそれぞれ配置された第1及び第
2の反対導電型ウェルとから構成されていることを特徴
とする。この発明において例えば、センスアンプ回路
は、前記第3の一導電型ウェルに第2導電チャネルMO
Sトランジスタにより形成された第1のセンスアンプ
と、前記第1,第2の反対導電型ウェルの少なくとも一
方に第1導電チャネルMOSトランジスタにより形成さ
れた第2のセンスアンプとから構成される。また、セン
スアンプ回路と第1及び第2のサブセルアレイとの接
続,非接続を切り替えるための二つの切り替えスイッチ
回路は、前記第1及び第2の反対導電型ウェルにそれぞ
れ第1導電チャネルMOSトランジスタを用いて形成さ
れ、或いは前記第3の一導電型ウェルの前記第1のセン
スアンプの外側にそれぞれ、第2導電チャネルMOSト
ランジスタを用いて形成される。
【0007】切り替えスイッチ回路とセンスアンプ回路
の配置関係については、例えば第1,第2のセンスアン
プ共に、切り替えスイッチ回路に挟まれて配置される。
この場合、センスアンプ回路は、第1,第2のセンスア
ンプ共に、隣接するサブセルアレイで共有される。或い
は、センスアンプ回路のうち第1のセンスアンプについ
てのみ、切り替えスイッチ回路の間に挟まれた領域に配
置して、隣接するサブセルアレイで共有としてもよい。
この場合、第2のセンスアンプについては切り替えスイ
ッチ回路の外側、即ち切り替えスイッチ回路と対応する
サブセルアレイの間にそれぞれ一つずつ配置される。ビ
ット線イコライズ回路は、前記切り替えスイッチ回路に
挟まれた領域の、前記第1,第2の反対導電型ウェル、
及び第3の一導電型ウェルのいずれかに配置されてい
る。前記切り替えスイッチ回路がノーマリ・オフで動作
する場合には、各切り替えスイッチ回路と対応するサブ
セルアレイの間にそれぞれ、別のビット線イコライズ回
路が配置される。ビット線イコライズ回路は、基本的
に、イコライズ用信号線によりゲートが駆動されてプリ
チャージ電源線の電位をビット線対に転送する一対のプ
リチャージ用MOSトランジスタと、前記イコライズ用
信号線によりゲートが駆動されて前記ビット線対を短絡
するイコライズ用MOSトランジスタとから構成され
る。短絡不良のビット線に対するプリチャージ用電源の
短絡を防止するためには、ビット線イコライズ回路は、
前記プリチャージ用MOSトランジスタと前記プリチャ
ージ電源線との間に電流制限用MOSトランジスタを介
在させる。
の配置関係については、例えば第1,第2のセンスアン
プ共に、切り替えスイッチ回路に挟まれて配置される。
この場合、センスアンプ回路は、第1,第2のセンスア
ンプ共に、隣接するサブセルアレイで共有される。或い
は、センスアンプ回路のうち第1のセンスアンプについ
てのみ、切り替えスイッチ回路の間に挟まれた領域に配
置して、隣接するサブセルアレイで共有としてもよい。
この場合、第2のセンスアンプについては切り替えスイ
ッチ回路の外側、即ち切り替えスイッチ回路と対応する
サブセルアレイの間にそれぞれ一つずつ配置される。ビ
ット線イコライズ回路は、前記切り替えスイッチ回路に
挟まれた領域の、前記第1,第2の反対導電型ウェル、
及び第3の一導電型ウェルのいずれかに配置されてい
る。前記切り替えスイッチ回路がノーマリ・オフで動作
する場合には、各切り替えスイッチ回路と対応するサブ
セルアレイの間にそれぞれ、別のビット線イコライズ回
路が配置される。ビット線イコライズ回路は、基本的
に、イコライズ用信号線によりゲートが駆動されてプリ
チャージ電源線の電位をビット線対に転送する一対のプ
リチャージ用MOSトランジスタと、前記イコライズ用
信号線によりゲートが駆動されて前記ビット線対を短絡
するイコライズ用MOSトランジスタとから構成され
る。短絡不良のビット線に対するプリチャージ用電源の
短絡を防止するためには、ビット線イコライズ回路は、
前記プリチャージ用MOSトランジスタと前記プリチャ
ージ電源線との間に電流制限用MOSトランジスタを介
在させる。
【0008】この発明においては、隣接する二つのサブ
セルアレイの間のセンスアンプ回路領域には、3つのウ
ェルが配置される。即ち、第1,第2のサブセルアレイ
が形成される第1及び第2の一導電型ウェルとは分離さ
れた第3の一導電型ウェルと、これらを互いに分離する
ための第1及び第2の二つの反対導電型ウェルである。
そしてこれらの3つのウェルを全て利用して、センスア
ンプ回路のほか、ビット線イコライズ回路、切り替えス
イッチ回路等を配置する。言い換えれば、この発明にお
いては、サブセルアレイ領域の一導電型ウェルを分離す
るために必要とされる反対導電型ウェルをも、素子領域
として利用する。これにより、ウェル構造が簡単にな
り、半導体記憶装置のチップ面積の有効利用が図られ
る。特に、サブセルアレイの分割数が多い大規模DRA
Mにおいて有効である。
セルアレイの間のセンスアンプ回路領域には、3つのウ
ェルが配置される。即ち、第1,第2のサブセルアレイ
が形成される第1及び第2の一導電型ウェルとは分離さ
れた第3の一導電型ウェルと、これらを互いに分離する
ための第1及び第2の二つの反対導電型ウェルである。
そしてこれらの3つのウェルを全て利用して、センスア
ンプ回路のほか、ビット線イコライズ回路、切り替えス
イッチ回路等を配置する。言い換えれば、この発明にお
いては、サブセルアレイ領域の一導電型ウェルを分離す
るために必要とされる反対導電型ウェルをも、素子領域
として利用する。これにより、ウェル構造が簡単にな
り、半導体記憶装置のチップ面積の有効利用が図られ
る。特に、サブセルアレイの分割数が多い大規模DRA
Mにおいて有効である。
【0009】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。なお、ここでは半導体記憶装
置としてDRAMを挙げて説明するが、本発明の適用は
これに限られない。図3は、この発明が適用されるDR
AMの要部ブロック構成を示している。DRAMは、メ
モリセルアレイ1、外部アドレスADRを取り込むアド
レスバッファ2、取り込んだアドレスをデコードしてワ
ード線及びビット線選択を行うロウデコーダ3及びカラ
ムデコーダ4、メモリセルデータを外部入出力端子I/
Oに取り出すためのデータバッファ5を有する。図示の
ようにメモリセルアレイ1は、複数のサブセルアレイM
CA1,MCA2,…,MCAnに分割されている。こ
の実施の形態のDRAMは共有センスアンプ方式であっ
て、各サブセルアレイMCAの間がセンスアンプ回路領
域SAとなる。図4〜図6は、図3のメモリセルアレイ
1におけるビット線方向に隣接する二つのサブセルアレ
イイMCA1,MCA2とこれらの間のセンスアンプ回
路領域SAの部分(図3に破線で示す領域A)に着目し
たビット線方向のウェル断面構造の3つの例を示してい
る。なお以下の実施の形態は全て、一導電型としてp
型、反対導電型としてn型を用いている。
の実施の形態を説明する。なお、ここでは半導体記憶装
置としてDRAMを挙げて説明するが、本発明の適用は
これに限られない。図3は、この発明が適用されるDR
AMの要部ブロック構成を示している。DRAMは、メ
モリセルアレイ1、外部アドレスADRを取り込むアド
レスバッファ2、取り込んだアドレスをデコードしてワ
ード線及びビット線選択を行うロウデコーダ3及びカラ
ムデコーダ4、メモリセルデータを外部入出力端子I/
Oに取り出すためのデータバッファ5を有する。図示の
ようにメモリセルアレイ1は、複数のサブセルアレイM
CA1,MCA2,…,MCAnに分割されている。こ
の実施の形態のDRAMは共有センスアンプ方式であっ
て、各サブセルアレイMCAの間がセンスアンプ回路領
域SAとなる。図4〜図6は、図3のメモリセルアレイ
1におけるビット線方向に隣接する二つのサブセルアレ
イイMCA1,MCA2とこれらの間のセンスアンプ回
路領域SAの部分(図3に破線で示す領域A)に着目し
たビット線方向のウェル断面構造の3つの例を示してい
る。なお以下の実施の形態は全て、一導電型としてp
型、反対導電型としてn型を用いている。
【0010】図4は、n型シリコン基板Nsubを用い
て、第1,第2のサブセルアレイMCA1,MCA2の
領域にそれぞれ、第1,第2のp型ウェルPWC1,P
WC2が形成されている。これらのp型ウェルPWC
1,PWC2の間のセンスアンプ回路領域SAには、p
型ウェルPWC1,PWC2とは分離された第3のp型
ウェルPW1と、これらのp型ウェルPWC1,PWC
2,PW1の間に配置された第1及び第2のn型ウェル
NWB1,NWB2とが夫々ほぼ同じ深さのウエルとし
て形成されている。図5の例は、p型シリコン基板Ps
ubを用いた場合のウェル構造である。サブセルアレイ
MCA1,MCA2のp型ウェルPWC1,PWC2
と、これらを取り囲むn型ウェルNWB1,NWB2と
は二重拡散により形成される。n型ウェルNWB1,N
WB2の間にp型ウェルPW1が形成されている。これ
によりp型ウェルPWC1,PWC2は、p型ウェルP
W1と分離される。サブセルアレイMCA1,MCA2
の領域は、p型基板Psub、n型ウェル(NWB1,
NWB2)及びp型ウェル(PWC1,PWC2)の3
重ウェル構造となる。図6の例は、図5の例の変形例で
ある。p型ウェルPWC1,PWC2の直下に予めn型
不純物を高加速エネルギーイオン注入により打ち込ん
で、n型ウェルNWM1,NWM2が形成される。これ
らのn型ウェルNWM1,NWM2の上にp型ウェルP
WC1,PWC2が形成される。更に、p型ウェルPW
C1,PWC2の側面を覆うようにn型ウェルNWB
1,NWB2が形成される。
て、第1,第2のサブセルアレイMCA1,MCA2の
領域にそれぞれ、第1,第2のp型ウェルPWC1,P
WC2が形成されている。これらのp型ウェルPWC
1,PWC2の間のセンスアンプ回路領域SAには、p
型ウェルPWC1,PWC2とは分離された第3のp型
ウェルPW1と、これらのp型ウェルPWC1,PWC
2,PW1の間に配置された第1及び第2のn型ウェル
NWB1,NWB2とが夫々ほぼ同じ深さのウエルとし
て形成されている。図5の例は、p型シリコン基板Ps
ubを用いた場合のウェル構造である。サブセルアレイ
MCA1,MCA2のp型ウェルPWC1,PWC2
と、これらを取り囲むn型ウェルNWB1,NWB2と
は二重拡散により形成される。n型ウェルNWB1,N
WB2の間にp型ウェルPW1が形成されている。これ
によりp型ウェルPWC1,PWC2は、p型ウェルP
W1と分離される。サブセルアレイMCA1,MCA2
の領域は、p型基板Psub、n型ウェル(NWB1,
NWB2)及びp型ウェル(PWC1,PWC2)の3
重ウェル構造となる。図6の例は、図5の例の変形例で
ある。p型ウェルPWC1,PWC2の直下に予めn型
不純物を高加速エネルギーイオン注入により打ち込ん
で、n型ウェルNWM1,NWM2が形成される。これ
らのn型ウェルNWM1,NWM2の上にp型ウェルP
WC1,PWC2が形成される。更に、p型ウェルPW
C1,PWC2の側面を覆うようにn型ウェルNWB
1,NWB2が形成される。
【0011】図7は、以上のようなP型のサブセルアレ
イ領域PWC1,PWC2の間にビット線方向に順次配
置された図4乃至図6に示したN型−P型−N型のウェ
ル構造を持つセンスアンプ回路領域SAに形成される具
体的な回路構成を示している。これらのウエルの配置順
序は、図4−図6に示した通りすべて同じであるから、
以下の説明はこれらのいずれのウエル構成にも適用でき
る。 サブセルアレイMCA1,MCA2の構成は、従来
と同様である。センスアンプ回路は、p型ウェルPW1
に配置されたNMOSセンスアンプNSAと、これに隣
接してn型ウェルNWB1に配置されたPMOSセンス
アンプPSAとから構成されている。NMOSセンスア
ンプNSAは、二つのNMOSトランジスタQ5,Q6
により構成されたフリップフロップ型センスアンプであ
る。NMOSトランジスタQ5,Q6のソースは共通に
活性化信号線VbSANに接続され、ドレインはそれぞ
れビット線BL12,bBL12に接続され、ゲートは
それぞれビット線bBL12,BL12に接続されてい
る。PMOSセンスアンプPSAは、二つのPMOSト
ランジスタQ3,Q4により構成されたフリップフロッ
プ型センスアンプである。PMOSトランジスタQ3,
Q4のソースは共通に活性化信号線VSAPに接続さ
れ、ドレインはそれぞれビット線BL12,bBL12
に接続され、ゲートはそれぞれビット線bBL12,B
L12に接続されている。
イ領域PWC1,PWC2の間にビット線方向に順次配
置された図4乃至図6に示したN型−P型−N型のウェ
ル構造を持つセンスアンプ回路領域SAに形成される具
体的な回路構成を示している。これらのウエルの配置順
序は、図4−図6に示した通りすべて同じであるから、
以下の説明はこれらのいずれのウエル構成にも適用でき
る。 サブセルアレイMCA1,MCA2の構成は、従来
と同様である。センスアンプ回路は、p型ウェルPW1
に配置されたNMOSセンスアンプNSAと、これに隣
接してn型ウェルNWB1に配置されたPMOSセンス
アンプPSAとから構成されている。NMOSセンスア
ンプNSAは、二つのNMOSトランジスタQ5,Q6
により構成されたフリップフロップ型センスアンプであ
る。NMOSトランジスタQ5,Q6のソースは共通に
活性化信号線VbSANに接続され、ドレインはそれぞ
れビット線BL12,bBL12に接続され、ゲートは
それぞれビット線bBL12,BL12に接続されてい
る。PMOSセンスアンプPSAは、二つのPMOSト
ランジスタQ3,Q4により構成されたフリップフロッ
プ型センスアンプである。PMOSトランジスタQ3,
Q4のソースは共通に活性化信号線VSAPに接続さ
れ、ドレインはそれぞれビット線BL12,bBL12
に接続され、ゲートはそれぞれビット線bBL12,B
L12に接続されている。
【0012】ビット線イコライズ回路EQLは、二つの
プリチャージ用PMOSトランジスタQ10,Q11
と、イコラズ用PMOSトランジスタQ9により構成さ
れて、n型ウェルNWB2に配置されている。プリチャ
ージ用PMOSトランジスタQ10,Q11のソースは
共通にプリチャージ用電源線VBLに接続され、ドレイ
ンはそれぞれビット線BL12,bBL12に接続さ
れ、ゲートは共通にイコライズ信号線VEQLに接続さ
れている。イコライズ用PMOSトランジスタQ9は、
ゲートがイコライズ信号線VEQLに接続されて、ビッ
ト線BL12,bBL12間を短絡するように設けられ
ている。左側のn型ウェルNWB1のPMOSセンスア
ンプPSAの外側(即ちサブセルアレイMCA1に近い
側)に、サブセルアレイMCA1とセンスアンプ回路P
SA、NSAの接続、非接続を切り替えるための切り替
えスイッチ回路Phit1が配置されている。即ち、切
り替えスイッチ回路Phit1は、サブセルアレイMC
A1内のビット線BL1,bBL1とセンスアンプ回路
領域SA内のヒット線BL12,bBL12の間に介挿
されたPMOSトランジスタQ2,Q1により構成され
ている。これらPMOSトランジスタQ2,Q1のゲー
トは共通に切り替え制御線VPT1に接続され、同時に
オンオフ制御される。
プリチャージ用PMOSトランジスタQ10,Q11
と、イコラズ用PMOSトランジスタQ9により構成さ
れて、n型ウェルNWB2に配置されている。プリチャ
ージ用PMOSトランジスタQ10,Q11のソースは
共通にプリチャージ用電源線VBLに接続され、ドレイ
ンはそれぞれビット線BL12,bBL12に接続さ
れ、ゲートは共通にイコライズ信号線VEQLに接続さ
れている。イコライズ用PMOSトランジスタQ9は、
ゲートがイコライズ信号線VEQLに接続されて、ビッ
ト線BL12,bBL12間を短絡するように設けられ
ている。左側のn型ウェルNWB1のPMOSセンスア
ンプPSAの外側(即ちサブセルアレイMCA1に近い
側)に、サブセルアレイMCA1とセンスアンプ回路P
SA、NSAの接続、非接続を切り替えるための切り替
えスイッチ回路Phit1が配置されている。即ち、切
り替えスイッチ回路Phit1は、サブセルアレイMC
A1内のビット線BL1,bBL1とセンスアンプ回路
領域SA内のヒット線BL12,bBL12の間に介挿
されたPMOSトランジスタQ2,Q1により構成され
ている。これらPMOSトランジスタQ2,Q1のゲー
トは共通に切り替え制御線VPT1に接続され、同時に
オンオフ制御される。
【0013】右側のn型ウェルNWB2のビット線イコ
ライズ回路EQLの外側(即ちサブセルアレイMCA2
に近い側)には同様に、サブセルアレイMCA2とセン
スアンプ回路PSA、NSAの接続、非接続を切り替え
るための切り替えスイッチ回路Phit2が配置されて
いる。この切り替えスイッチ回路Phit2は、サブセ
ルアレイMCA2内のビット線BL2,bBL2とセン
スアンプ回路領域SA内のビット線BL12,bBL1
2の間に介挿されたPMOSトランジスタQ12,Q1
3により構成されている。これらPMOSトランジスタ
Q12,Q13のゲートは共通に切り替え制御線VPT
2に接続される。 サブセルアレイMCA1又はMCA2
からセンスアンプのビット線BL12,bBL12に読
み出されたビット線データをデータ線DQ,bDQに取
り出すカラム選択ゲート(データ線トランスファゲー
ト)DQGは、p型ウェルPW1に配置されている。こ
のカラム選択ゲートDQGは、ソース、ドレインの一方
がそれぞれビット線BL12,bBL12に接続され、
他方がそれぞれデータ線DQ,bDQに接続され、ゲー
トが共通にカラム選択線CSLにより駆動されるNMO
SトランジスタQ7,Q8により構成される。
ライズ回路EQLの外側(即ちサブセルアレイMCA2
に近い側)には同様に、サブセルアレイMCA2とセン
スアンプ回路PSA、NSAの接続、非接続を切り替え
るための切り替えスイッチ回路Phit2が配置されて
いる。この切り替えスイッチ回路Phit2は、サブセ
ルアレイMCA2内のビット線BL2,bBL2とセン
スアンプ回路領域SA内のビット線BL12,bBL1
2の間に介挿されたPMOSトランジスタQ12,Q1
3により構成されている。これらPMOSトランジスタ
Q12,Q13のゲートは共通に切り替え制御線VPT
2に接続される。 サブセルアレイMCA1又はMCA2
からセンスアンプのビット線BL12,bBL12に読
み出されたビット線データをデータ線DQ,bDQに取
り出すカラム選択ゲート(データ線トランスファゲー
ト)DQGは、p型ウェルPW1に配置されている。こ
のカラム選択ゲートDQGは、ソース、ドレインの一方
がそれぞれビット線BL12,bBL12に接続され、
他方がそれぞれデータ線DQ,bDQに接続され、ゲー
トが共通にカラム選択線CSLにより駆動されるNMO
SトランジスタQ7,Q8により構成される。
【0014】例えばサブセルアレイMCA1からデータ
を読み出すときは、まず切り替え回路Phit1、Ph
it2をオンにした状態でイコライザ回路EQLを動作
させて、センスアンプに接続されたビット線の電位をイ
コライズする。次に、切り替え回路Phit2とイコラ
イザ回路EQLをオフにし、ワード線WL1又はWL2
に読み出し信号を与えてメモリセルMC1又はMC2か
らデータを読み出す。読み出されたデータは一対のセン
スアンプPSA,NSAで増幅され、この増幅されたデ
ータによりメモリセルMC1又はMC2がリフレッシュ
される。この状態でカラム選択ゲートDQGが選択され
ると、データ線DQ,bDQにデータが出力される。こ
の実施の形態の構造を、従来の図1及び図2の構造と比
較すると、その有効性は明らかである。即ちこの実施の
形態では、サブセルアレイMCA1,MCA2が形成さ
れているp型ウェルPWC1,PWC2を他のp型ウェ
ルと分離するためのn型ウェルNWB1,NWB2を素
子領域として利用している。具体的にこの実施の形態の
場合、一方のn型ウェルNWB1には、PMOSセンス
アンプPSAと共に、PMOSトランジスタを用いた切
り替えスイッチ回路Phit1が形成されている。他方
のn型ウェルNWB2には、PMOSトランジスタを用
いたビット線イコライズ回路EQLと切り替えスイッチ
回路Phit2とが形成されている。そして従来の構造
では、サブセルアレイMCA1,MCA2の間にビット
線方向に5つのウェルがあったのに対して、この実施の
形態では3つのウェルだけとなっている。従って、チッ
プ面積の有効利用が図られる。
を読み出すときは、まず切り替え回路Phit1、Ph
it2をオンにした状態でイコライザ回路EQLを動作
させて、センスアンプに接続されたビット線の電位をイ
コライズする。次に、切り替え回路Phit2とイコラ
イザ回路EQLをオフにし、ワード線WL1又はWL2
に読み出し信号を与えてメモリセルMC1又はMC2か
らデータを読み出す。読み出されたデータは一対のセン
スアンプPSA,NSAで増幅され、この増幅されたデ
ータによりメモリセルMC1又はMC2がリフレッシュ
される。この状態でカラム選択ゲートDQGが選択され
ると、データ線DQ,bDQにデータが出力される。こ
の実施の形態の構造を、従来の図1及び図2の構造と比
較すると、その有効性は明らかである。即ちこの実施の
形態では、サブセルアレイMCA1,MCA2が形成さ
れているp型ウェルPWC1,PWC2を他のp型ウェ
ルと分離するためのn型ウェルNWB1,NWB2を素
子領域として利用している。具体的にこの実施の形態の
場合、一方のn型ウェルNWB1には、PMOSセンス
アンプPSAと共に、PMOSトランジスタを用いた切
り替えスイッチ回路Phit1が形成されている。他方
のn型ウェルNWB2には、PMOSトランジスタを用
いたビット線イコライズ回路EQLと切り替えスイッチ
回路Phit2とが形成されている。そして従来の構造
では、サブセルアレイMCA1,MCA2の間にビット
線方向に5つのウェルがあったのに対して、この実施の
形態では3つのウェルだけとなっている。従って、チッ
プ面積の有効利用が図られる。
【0015】特に、切り替えスイッチ回路Phit1,
Phit2をPMOSトランジスタにより構成すること
は有効である。即ち、従来のように切り替えスイッチ回
路Phit1,Phit2をNMOSトランジスタによ
り構成した場合、Hレベル(=VCC)のデータ転送をレ
ベル低下なく行うためには、通常ゲートをVCCより高い
昇圧電位により駆動することが必要になる。NMOSト
ランジスタでは、ゲート電位をVCCとして、ドレイン電
位VCCをソースに転送する場合、VCC−Vth(Vthは、
しきい値電圧)しか転送することができないからであ
る。これに対してこの実施の形態のように、切り替えス
イッチ回路Phit1,Phit2にPMOSトランジ
スタを用いた場合、昇圧回路を必要としない。即ち切り
替えスイッチ回路Phit1,Phit2は、制御信号
線VPT1,VPT2をVCCとしてオフ、VSSとしてオ
ン駆動することができる。このようなPMOSトランジ
スタを切り替えスイッチ回路Phit1,Phit2に
用いることは、サブセルアレイMCA1、MCA2が形
成されたp型ウエルPWC1,PWC2とセンスアンプ
NSAが形成されたp型ウエルPW1とを電気的に分離
するために2個のn型ウエルNWB1,NWB2がこれ
らのp型ウエルの間に挿入された構成となっているため
効果的である。
Phit2をPMOSトランジスタにより構成すること
は有効である。即ち、従来のように切り替えスイッチ回
路Phit1,Phit2をNMOSトランジスタによ
り構成した場合、Hレベル(=VCC)のデータ転送をレ
ベル低下なく行うためには、通常ゲートをVCCより高い
昇圧電位により駆動することが必要になる。NMOSト
ランジスタでは、ゲート電位をVCCとして、ドレイン電
位VCCをソースに転送する場合、VCC−Vth(Vthは、
しきい値電圧)しか転送することができないからであ
る。これに対してこの実施の形態のように、切り替えス
イッチ回路Phit1,Phit2にPMOSトランジ
スタを用いた場合、昇圧回路を必要としない。即ち切り
替えスイッチ回路Phit1,Phit2は、制御信号
線VPT1,VPT2をVCCとしてオフ、VSSとしてオ
ン駆動することができる。このようなPMOSトランジ
スタを切り替えスイッチ回路Phit1,Phit2に
用いることは、サブセルアレイMCA1、MCA2が形
成されたp型ウエルPWC1,PWC2とセンスアンプ
NSAが形成されたp型ウエルPW1とを電気的に分離
するために2個のn型ウエルNWB1,NWB2がこれ
らのp型ウエルの間に挿入された構成となっているため
効果的である。
【0016】なお図7の実施の形態では、センスアンプ
回路領域SAの第1のn型ウェルNWB1にPMOSセ
ンスアンプPSAを配置し、第2のn型ウェルNWB2
にビット線イコライズ回路EQLを配置したが、これら
の配置は置換可能である。図8は、図7の実施の形態を
変形した実施の形態である。この実施の形態では、ビッ
ト線イコライズ回路EQLのプリチャージ用PMOSト
ランジスタQ10,Q11とプリチャージ用電源線VB
Lの間に電流制限用PMOSトランジスタQ14を介挿
した点が異なるのみで残りの構成は同じである。電流制
限用PMOSトランジスタQ14のゲートは制御線VL
MTにより制御される。例えば制御線VLMTには接地
電位VSSが与えられる。これにより、PMOSトランジ
スタQ14は5極管領域での高抵抗定電流特性を示す。
電流制限用PMOSトランジスタQ14は、ビット線と
ワード線が短絡するような不良が起こった場合に、プリ
チャージ用電源線VBLからワード線ドライバを介して
VSSに流れる電流を制限するためのものである。図示し
ないが、DRAMのメモリセルアレイには通常、不良メ
モリセルを救済する冗長回路が設けられる。この冗長回
路方式では、データ読み出し時、不良メモリセルは冗長
セルにより置き換えが行われる。しかし、不良メモリセ
ルに接続しているビット線に対してもプリチャージは行
われる。短絡不良のメモリセルと接続しているビット線
に対してビット線イコライズ回路EQLが活性になった
とき、電流制限機能がない場合、プリチャージ用電源か
ら大きな短絡電流が流れてしまう。電流制限用PMOS
トランジスタQ14はこのような短絡電流を抑制する機
能を持つ。
回路領域SAの第1のn型ウェルNWB1にPMOSセ
ンスアンプPSAを配置し、第2のn型ウェルNWB2
にビット線イコライズ回路EQLを配置したが、これら
の配置は置換可能である。図8は、図7の実施の形態を
変形した実施の形態である。この実施の形態では、ビッ
ト線イコライズ回路EQLのプリチャージ用PMOSト
ランジスタQ10,Q11とプリチャージ用電源線VB
Lの間に電流制限用PMOSトランジスタQ14を介挿
した点が異なるのみで残りの構成は同じである。電流制
限用PMOSトランジスタQ14のゲートは制御線VL
MTにより制御される。例えば制御線VLMTには接地
電位VSSが与えられる。これにより、PMOSトランジ
スタQ14は5極管領域での高抵抗定電流特性を示す。
電流制限用PMOSトランジスタQ14は、ビット線と
ワード線が短絡するような不良が起こった場合に、プリ
チャージ用電源線VBLからワード線ドライバを介して
VSSに流れる電流を制限するためのものである。図示し
ないが、DRAMのメモリセルアレイには通常、不良メ
モリセルを救済する冗長回路が設けられる。この冗長回
路方式では、データ読み出し時、不良メモリセルは冗長
セルにより置き換えが行われる。しかし、不良メモリセ
ルに接続しているビット線に対してもプリチャージは行
われる。短絡不良のメモリセルと接続しているビット線
に対してビット線イコライズ回路EQLが活性になった
とき、電流制限機能がない場合、プリチャージ用電源か
ら大きな短絡電流が流れてしまう。電流制限用PMOS
トランジスタQ14はこのような短絡電流を抑制する機
能を持つ。
【0017】なお図8の構成においても図7と同様に、
PMOSセンスアンプPSAとビット線イコライズ回路
EQLの入れ替えが可能である。図9は、図7の実施の
形態を変形した別の実施の形態である。この実施の形態
では、ビット線イコライズ回路EQLが、n型ウェルN
WB2とp型ウェルPW1とにまたがって形成されてい
る。即ち、プリチャージ回路PRCHの部分はn型ウェ
ルNWB2に形成されたPMOSトランジスタQ10,
Q11により構成される。イコライズ回路SHRTの部
分は、MOSトランジスタQ9をNチャネルとして、p
型ウェルPW1に形成している。この場合、図7に示し
たイコライズ用信号線VEQLは、図9ではNMOSト
ランジスタQ9に接続される信号線VEQLNと、PM
OSトランジスタQ10,Q11のゲートに接続される
信号線VEQNPとの二本が必要になる。NMOSトラ
ンジスタQ9と、PMOSトランジスタQ10,Q11
とを同時にオン,オフ制御することが必要だからであ
る。このように、互いに隣接するp型ウエルPW1とn
型ウエルNWB2の間でイコライズ回路EQLのような
一つの回路を構成する回路素子を分担して形成すること
ができるので、各々のウエル内に形成される回路素子例
えばトランジスタの導電型や素子数をそれぞれのウエル
で最適化することができる。
PMOSセンスアンプPSAとビット線イコライズ回路
EQLの入れ替えが可能である。図9は、図7の実施の
形態を変形した別の実施の形態である。この実施の形態
では、ビット線イコライズ回路EQLが、n型ウェルN
WB2とp型ウェルPW1とにまたがって形成されてい
る。即ち、プリチャージ回路PRCHの部分はn型ウェ
ルNWB2に形成されたPMOSトランジスタQ10,
Q11により構成される。イコライズ回路SHRTの部
分は、MOSトランジスタQ9をNチャネルとして、p
型ウェルPW1に形成している。この場合、図7に示し
たイコライズ用信号線VEQLは、図9ではNMOSト
ランジスタQ9に接続される信号線VEQLNと、PM
OSトランジスタQ10,Q11のゲートに接続される
信号線VEQNPとの二本が必要になる。NMOSトラ
ンジスタQ9と、PMOSトランジスタQ10,Q11
とを同時にオン,オフ制御することが必要だからであ
る。このように、互いに隣接するp型ウエルPW1とn
型ウエルNWB2の間でイコライズ回路EQLのような
一つの回路を構成する回路素子を分担して形成すること
ができるので、各々のウエル内に形成される回路素子例
えばトランジスタの導電型や素子数をそれぞれのウエル
で最適化することができる。
【0018】なお図9の構成において、PMOSセンス
アンプPSAとプリチャージ回路PRCHの入れ替えが
可能である。図10は、図9の実施の形態に対して、プ
リチャージ回路PRCHの部分に、図8の実施の形態と
同様に電流制限用PMOSトランジスタQ14を付加し
た実施の形態である。図9、図10の実施の形態では、
NMOSトランジスタQ9と、PMOSトランジスタQ
10,Q11とを同時にオン,オフ制御するために、信
号線VEQLNと信号線VEQNPとに同時に制御信号
を与えるほかは図7の実施の形態と同じであるから、こ
れ以上の説明は省略する。また、ここまでの実施の形態
では、センスアンプ回路領域SAに、切り替えスイッチ
回路Phit1,Phit2に挟まれた状態で一つのビ
ット線イコライズ回路EQLを設けている。しかし、切
り替えスイッチ回路Phit1,Phit2がデータセ
ンス時のみオンとなるノーマリ・オフのモードで制御さ
れる場合には、切り替えスイッチ回路Phit1,Ph
it2の外側、即ち切り替えスイッチ回路Phit1,
Phit2と、これらに対応するサブセルアレイMCA
1,MCA2との間にも、それぞれビット線イコライズ
回路を設けることが必要であり、合計3個になる。
アンプPSAとプリチャージ回路PRCHの入れ替えが
可能である。図10は、図9の実施の形態に対して、プ
リチャージ回路PRCHの部分に、図8の実施の形態と
同様に電流制限用PMOSトランジスタQ14を付加し
た実施の形態である。図9、図10の実施の形態では、
NMOSトランジスタQ9と、PMOSトランジスタQ
10,Q11とを同時にオン,オフ制御するために、信
号線VEQLNと信号線VEQNPとに同時に制御信号
を与えるほかは図7の実施の形態と同じであるから、こ
れ以上の説明は省略する。また、ここまでの実施の形態
では、センスアンプ回路領域SAに、切り替えスイッチ
回路Phit1,Phit2に挟まれた状態で一つのビ
ット線イコライズ回路EQLを設けている。しかし、切
り替えスイッチ回路Phit1,Phit2がデータセ
ンス時のみオンとなるノーマリ・オフのモードで制御さ
れる場合には、切り替えスイッチ回路Phit1,Ph
it2の外側、即ち切り替えスイッチ回路Phit1,
Phit2と、これらに対応するサブセルアレイMCA
1,MCA2との間にも、それぞれビット線イコライズ
回路を設けることが必要であり、合計3個になる。
【0019】図11は、その様な実施の形態を示してい
る。即ち、図7の実施の形態と同様に、切り替えスイッ
チ回路Phit1,Phit2の間に位置するように、
第1のビット線イコライズ回路EQL1がn型ウェルN
WB2に配置される。左側のn型ウェルNWB1の切り
替えスイッチ回路Phit1の外側には、第2のビット
線イコライズ回路EQL2が配置される。更に、右側の
n型ウェルNWB2の切り替えスイッチ回路Phit2
の外側にも、第3のビット線イコライズ回路EQL3が
配置される。図11の実施の形態において、例えばサブ
セルアレイMCA1からデータを読み出す場合には、切
り替えスイッチPhit1,Phit2がノーマリ・オ
フであるから、3個のイコライズ回路EQL1−EQL
3がともに駆動され、すべてのビット線の電位がイコラ
イズされる。この状態でワード線WL1又はWL2に読
み出し信号が供給され、同時に切り替え回路Phit1
がオンになると、メモリセルMC1又はMC2から読み
出されたデータがセンスアンプ回路PSA,NSAに供
給されて増幅される。この増幅されたデータによってメ
モリセルMC1又はMC2がリフレッシュされるととも
に、カラム選択ゲートDQGが選択されると、データが
外部に出力される。
る。即ち、図7の実施の形態と同様に、切り替えスイッ
チ回路Phit1,Phit2の間に位置するように、
第1のビット線イコライズ回路EQL1がn型ウェルN
WB2に配置される。左側のn型ウェルNWB1の切り
替えスイッチ回路Phit1の外側には、第2のビット
線イコライズ回路EQL2が配置される。更に、右側の
n型ウェルNWB2の切り替えスイッチ回路Phit2
の外側にも、第3のビット線イコライズ回路EQL3が
配置される。図11の実施の形態において、例えばサブ
セルアレイMCA1からデータを読み出す場合には、切
り替えスイッチPhit1,Phit2がノーマリ・オ
フであるから、3個のイコライズ回路EQL1−EQL
3がともに駆動され、すべてのビット線の電位がイコラ
イズされる。この状態でワード線WL1又はWL2に読
み出し信号が供給され、同時に切り替え回路Phit1
がオンになると、メモリセルMC1又はMC2から読み
出されたデータがセンスアンプ回路PSA,NSAに供
給されて増幅される。この増幅されたデータによってメ
モリセルMC1又はMC2がリフレッシュされるととも
に、カラム選択ゲートDQGが選択されると、データが
外部に出力される。
【0020】図12(a)、12(b)はそれぞれ、図
11の実施の形態におけるn型ウェルNWB1,NWB
2内の具体回路構成を示している。基本的には図7の実
施の形態と同様である。第2のビット線イコライズ回路
EQL2は、プリチャージ用PMOSトランジスタQ1
6,Q17とイコライズ用PMOSトランジスタQ15
により構成される。第3のビット線イコライズ回路EQ
L3も同様に、プリチャージ用PMOSトランジスタQ
20,Q21とイコライズ用PMOSトランジスタQ1
9により構成される。この実施の形態の場合、第1のビ
ット線イコライズ回路EQL1は、センスアンプ回路領
域SA内のビット線BL12,bBL12のプリチャー
ジ/イコライズを行う。第2のビット線イコライズ回路
EQL2は、サブセルアレイMCA1のビット線BL
1,bBL1のプリチャージ/イコライズを行う。第3
のビット線イコライズ回路EQL3は、サブセルアレイ
MCA2のビット線BL2,bBL2のプリチャージ/
イコライズを行う。図13(a),13(b)は、図1
2(a)、12(b)を変形した実施の形態である。3
つのビット線イコライズ回路EQL1〜EQL3にそれ
ぞれ、図8の実施の形態で示したと同様に、電流制限用
PMOSトランジスタQ14,Q18,Q22を付加し
ている。
11の実施の形態におけるn型ウェルNWB1,NWB
2内の具体回路構成を示している。基本的には図7の実
施の形態と同様である。第2のビット線イコライズ回路
EQL2は、プリチャージ用PMOSトランジスタQ1
6,Q17とイコライズ用PMOSトランジスタQ15
により構成される。第3のビット線イコライズ回路EQ
L3も同様に、プリチャージ用PMOSトランジスタQ
20,Q21とイコライズ用PMOSトランジスタQ1
9により構成される。この実施の形態の場合、第1のビ
ット線イコライズ回路EQL1は、センスアンプ回路領
域SA内のビット線BL12,bBL12のプリチャー
ジ/イコライズを行う。第2のビット線イコライズ回路
EQL2は、サブセルアレイMCA1のビット線BL
1,bBL1のプリチャージ/イコライズを行う。第3
のビット線イコライズ回路EQL3は、サブセルアレイ
MCA2のビット線BL2,bBL2のプリチャージ/
イコライズを行う。図13(a),13(b)は、図1
2(a)、12(b)を変形した実施の形態である。3
つのビット線イコライズ回路EQL1〜EQL3にそれ
ぞれ、図8の実施の形態で示したと同様に、電流制限用
PMOSトランジスタQ14,Q18,Q22を付加し
ている。
【0021】図14(a)、14(b)は、図12
(a)、12(b)を変形した実施の形態である。この
実施の形態では、第1のビット線イコライズ回路EQL
1を、図9の実施の形態と同様に、p型ウェルPW1と
n型ウェルNWB1とにまたがって形成している。図1
5(a),15(b)は、図14(a)、14(b)の
実施の形態に対して、各ビット線イコライズ回路EQL
1〜EQL3に電流制限用PMOSトランジスタQ1
4,Q18,Q22を追加した実施の形態である。図1
6は、図11の実施の形態における第1のビット線イコ
ライズ回路EQL1を省いている。サブセルアレイMC
A1,MCA2のビット線BL1,bBL1,BL2,
bBL2に比べると、センスアンプ回路領域SA内のビ
ット線BL12,bBL12の容量は遙かに小さい。こ
のため、サブセルアレイMCA1,MCA2のビット線
BL1,bBL1,BL2,bBL2に対するビット線
イコライズ回路EQL2、EQL3を設けた場合には、
切り替えスイッチ回路Phit1,Phit2の間のビ
ット線イコライズ回路EQL1を省略して、切り替えス
イッチ回路Phit1をオンにして、ビット線イコライ
ズ回路EQL2でビット線BL1,BL2のイコライズ
を行なう。
(a)、12(b)を変形した実施の形態である。この
実施の形態では、第1のビット線イコライズ回路EQL
1を、図9の実施の形態と同様に、p型ウェルPW1と
n型ウェルNWB1とにまたがって形成している。図1
5(a),15(b)は、図14(a)、14(b)の
実施の形態に対して、各ビット線イコライズ回路EQL
1〜EQL3に電流制限用PMOSトランジスタQ1
4,Q18,Q22を追加した実施の形態である。図1
6は、図11の実施の形態における第1のビット線イコ
ライズ回路EQL1を省いている。サブセルアレイMC
A1,MCA2のビット線BL1,bBL1,BL2,
bBL2に比べると、センスアンプ回路領域SA内のビ
ット線BL12,bBL12の容量は遙かに小さい。こ
のため、サブセルアレイMCA1,MCA2のビット線
BL1,bBL1,BL2,bBL2に対するビット線
イコライズ回路EQL2、EQL3を設けた場合には、
切り替えスイッチ回路Phit1,Phit2の間のビ
ット線イコライズ回路EQL1を省略して、切り替えス
イッチ回路Phit1をオンにして、ビット線イコライ
ズ回路EQL2でビット線BL1,BL2のイコライズ
を行なう。
【0022】例えば、図16の実施の形態の回路におい
て、サブセルアレイMCA1からデータを読み出す場
合、イコライズ回路EQL2をオフし、センスアンプ回
路でデータを増幅する。図17は、センスアンプ回路領
域SAの主要回路をNMOSトランジスタにより構成し
て、p型ウェルPW1に配置した実施の形態である。即
ち、p型ウェルPW1内にNMOSセンスアンプNS
A、カラム選択ゲートDQGの他、ビット線イコライズ
回路EQL、更に両端部にそれぞれ切り替えスイッチ回
路Phit1,Phit2を配置している。先の各実施
の形態と対応する部分に同一符号を付してあるが、ビッ
ト線イコライズ回路EQLを構成するプリチャージ用M
OSトランジスタQ10,Q11及びイコライズ用MO
SトランジスタQ9、また切り替えスイッチ回路Phi
t1,Phit2を構成するMOSトランジスタQ1,
Q2,Q12,Q13は全てNチャネルである。n型ウ
ェルNWB1,NWB2にはそれぞれ、PMOSセンス
アンプPSA1,PSA2が配置されている。ここまで
の実施の形態では、センスアンプ回路は、NMOSセン
スアンプ、PMOSセンスアンプ共に、二つのサブセル
アレイMCA1,MCA2で共有されるものとした。こ
れに対してこの実施の形態では、二つのサブセルアレイ
MCA1,MCA2で共有されるのはNMOSセンスア
ンプNSAのみとし、PMOSセンスアンプは、サブセ
ルアレイMCA1,MCA2にそれぞれ対応させて設け
ている。即ち、PMOSセンスアンプPSA1は、サブ
セルアレイMCA1のビット線BL1,bBL1のHレ
ベル側増幅に用いられ、PMOSセンスアンプPSA2
は、サブセルアレイMCA2のビット線BL2,bBL
2のHレベル側増幅に用いられる。従って、それぞれの
ビット線のLレベル側の増幅がセンスアンプNSAによ
りサブセルアレイMCA1,MCA2で共通に用いられ
る。
て、サブセルアレイMCA1からデータを読み出す場
合、イコライズ回路EQL2をオフし、センスアンプ回
路でデータを増幅する。図17は、センスアンプ回路領
域SAの主要回路をNMOSトランジスタにより構成し
て、p型ウェルPW1に配置した実施の形態である。即
ち、p型ウェルPW1内にNMOSセンスアンプNS
A、カラム選択ゲートDQGの他、ビット線イコライズ
回路EQL、更に両端部にそれぞれ切り替えスイッチ回
路Phit1,Phit2を配置している。先の各実施
の形態と対応する部分に同一符号を付してあるが、ビッ
ト線イコライズ回路EQLを構成するプリチャージ用M
OSトランジスタQ10,Q11及びイコライズ用MO
SトランジスタQ9、また切り替えスイッチ回路Phi
t1,Phit2を構成するMOSトランジスタQ1,
Q2,Q12,Q13は全てNチャネルである。n型ウ
ェルNWB1,NWB2にはそれぞれ、PMOSセンス
アンプPSA1,PSA2が配置されている。ここまで
の実施の形態では、センスアンプ回路は、NMOSセン
スアンプ、PMOSセンスアンプ共に、二つのサブセル
アレイMCA1,MCA2で共有されるものとした。こ
れに対してこの実施の形態では、二つのサブセルアレイ
MCA1,MCA2で共有されるのはNMOSセンスア
ンプNSAのみとし、PMOSセンスアンプは、サブセ
ルアレイMCA1,MCA2にそれぞれ対応させて設け
ている。即ち、PMOSセンスアンプPSA1は、サブ
セルアレイMCA1のビット線BL1,bBL1のHレ
ベル側増幅に用いられ、PMOSセンスアンプPSA2
は、サブセルアレイMCA2のビット線BL2,bBL
2のHレベル側増幅に用いられる。従って、それぞれの
ビット線のLレベル側の増幅がセンスアンプNSAによ
りサブセルアレイMCA1,MCA2で共通に用いられ
る。
【0023】 この実施の形態におけるように、ビット線
イコライズ回路EQLをNMOSトランジスタにより構
成すると、NMOSトランジスタはPMOSトランジス
タに比べて高い電流駆動能力を有するため、イコライズ
動作に要する時間が短くなる。図17に示した実施の形
態回路はイコライズ回路EQLを1個だけ有する図7の
実施の形態と同様の動作をするので、その動作説明はこ
こでは省略する。図18は、図17の実施の形態を変形
した実施の形態である。この実施の形態では、図17に
おける切り替えスイッチ回路Phit1,Phit2を
それぞれ、PMOSトランジスタにより構成して、n型
ウェルNWB1,NWB2に配置している。図19は、
図18の実施の形態を変形した実施の形態である。この
実施の形態では、図18の実施の形態におけるビット線
イコライズ回路EQLをPMOSトランジスタQ9,Q
10,Q11により構成して、n型ウェルNWB2に配
置している。図20は、図19の実施の形態を変形した
実施の形態である。切り替えスイッチ回路Phit1,
Phit2の外側にそれぞれ、PMOSトランジスタに
より構成されたビット線イコライズ回路EQL1,EQ
L2が配置される。これは、図16の実施の形態と同様
の考えに基づく。
イコライズ回路EQLをNMOSトランジスタにより構
成すると、NMOSトランジスタはPMOSトランジス
タに比べて高い電流駆動能力を有するため、イコライズ
動作に要する時間が短くなる。図17に示した実施の形
態回路はイコライズ回路EQLを1個だけ有する図7の
実施の形態と同様の動作をするので、その動作説明はこ
こでは省略する。図18は、図17の実施の形態を変形
した実施の形態である。この実施の形態では、図17に
おける切り替えスイッチ回路Phit1,Phit2を
それぞれ、PMOSトランジスタにより構成して、n型
ウェルNWB1,NWB2に配置している。図19は、
図18の実施の形態を変形した実施の形態である。この
実施の形態では、図18の実施の形態におけるビット線
イコライズ回路EQLをPMOSトランジスタQ9,Q
10,Q11により構成して、n型ウェルNWB2に配
置している。図20は、図19の実施の形態を変形した
実施の形態である。切り替えスイッチ回路Phit1,
Phit2の外側にそれぞれ、PMOSトランジスタに
より構成されたビット線イコライズ回路EQL1,EQ
L2が配置される。これは、図16の実施の形態と同様
の考えに基づく。
【0024】図21は更に、図20の実施の形態を変形
した実施の形態である。この実施の形態では、図20の
実施の形態でn型ウェルNWB1,NWB2に配置され
た切り替えスイッチ回路Phit1,Phit2をそれ
ぞれNMOSトランジスタにより構成して、p型ウェル
PW1の両端部に配置している。この実施の形態の場
合、ビット線イコライズ回路EQL1,EQL2のイコ
ライズ用MOSトランジスタをNMOSトランジスタと
して、p型ウェルPW1に形成することも可能である。
図22は、図7の実施の形態を変形した実施の形態であ
る。この実施の形態では、カラム選択ゲートDQGを構
成するMOSトランジスタQ7a、Q8a、Q7b、Q8
bをPチャネルとして、n型ウェルNWB2に配置して
いる。図22では、一つのカラム選択線CSLにより4
個のMOSトランジスタQ7a,Q8a、Q7b、Q8b
でなる2カラム分のカラム選択ゲートDQGが共通に駆
動され、2カラム分のデータが二対のデータ線DQ1,
bDQ1,DQ2,bDQ2に同時に転送される例を示
している。図23は、図7の実施の形態を変形した実施
の形態である。この実施の形態では、ビット線イコライ
ズ回路EQLを構成するプリチャージ用MOSトランジ
スタQ10,Q11、イコライズ用MOSトランジスタ
Q9を全てNチャネルとして、p型ウェルPW1に配置
している。それ以外は、図7の実施の形態と同じであ
る。
した実施の形態である。この実施の形態では、図20の
実施の形態でn型ウェルNWB1,NWB2に配置され
た切り替えスイッチ回路Phit1,Phit2をそれ
ぞれNMOSトランジスタにより構成して、p型ウェル
PW1の両端部に配置している。この実施の形態の場
合、ビット線イコライズ回路EQL1,EQL2のイコ
ライズ用MOSトランジスタをNMOSトランジスタと
して、p型ウェルPW1に形成することも可能である。
図22は、図7の実施の形態を変形した実施の形態であ
る。この実施の形態では、カラム選択ゲートDQGを構
成するMOSトランジスタQ7a、Q8a、Q7b、Q8
bをPチャネルとして、n型ウェルNWB2に配置して
いる。図22では、一つのカラム選択線CSLにより4
個のMOSトランジスタQ7a,Q8a、Q7b、Q8b
でなる2カラム分のカラム選択ゲートDQGが共通に駆
動され、2カラム分のデータが二対のデータ線DQ1,
bDQ1,DQ2,bDQ2に同時に転送される例を示
している。図23は、図7の実施の形態を変形した実施
の形態である。この実施の形態では、ビット線イコライ
ズ回路EQLを構成するプリチャージ用MOSトランジ
スタQ10,Q11、イコライズ用MOSトランジスタ
Q9を全てNチャネルとして、p型ウェルPW1に配置
している。それ以外は、図7の実施の形態と同じであ
る。
【0025】図24は、図11の実施の形態を変形した
実施の形態である。図11の実施の形態においてセンス
アンプ回路領域SAのビット線BL12,bBL12の
プリチャージ/イコライズに用いられるビット線イコラ
イズ回路EQL1を、図23におけると同様にNMOS
トランジスタにより構成して、p型ウェルPW1に配置
している。図24の実施の形態の回路配置では、ビット
線イコライズ回路EQL2、EQL3がそれぞれ切り替
えスイッチPhit1,Phit2よりサブセルアレイ
領域MCA1、MCA2側に設けられているので、サブ
セルアレイ領域MCA1、MCA2のビット線BL1、
bBL1、BL2、bBL2およびセンスアンプ回路領
域SAのビット線BL12,bBL12を夫々独立にプ
リチャージ/イコライズすることができる。これは、切
り替えスイッチPhit1,Phit2を同時にオフに
した状態でおこなう。したがって、例えば図21の実施
の形態と比較すると、センスアンプ側のビット線BL1
2,bBL12をプリチャージ/イコライズする分だけ
更にセンサ回路動作を高速にすることができる。図24
の実施の形態においても、ビット線イコライズ回路EQ
L1〜EQL3にそれぞれ電流制限用MOSトランジス
タを追加することができる。PMOSトランジスタを用
いたビット線イコライズ回路EQL2,EQL3につい
ては、例えば図13(a),13(b)に示したと同様
に、PMOSトランジスタによる電流制限回路を追加す
る。NMOSトランジスタを用いたビット線イコライズ
回路EQL1については、図25に示すように、プリチ
ャージ用NMOSトランジスタQ10,Q11とプリチ
ャージ用電源線VBLの間に介挿する電流制限用MOS
トランジスタとして、DタイプNMOSトランジスタQ
31を用いればよい。例えばNMOSトランジスタQ3
1を負の小さいしきい値を持つDタイプとし、そのゲー
トに接続される制御信号線LMT1を0Vとして、高抵
抗の定電流特性を得ることができる。
実施の形態である。図11の実施の形態においてセンス
アンプ回路領域SAのビット線BL12,bBL12の
プリチャージ/イコライズに用いられるビット線イコラ
イズ回路EQL1を、図23におけると同様にNMOS
トランジスタにより構成して、p型ウェルPW1に配置
している。図24の実施の形態の回路配置では、ビット
線イコライズ回路EQL2、EQL3がそれぞれ切り替
えスイッチPhit1,Phit2よりサブセルアレイ
領域MCA1、MCA2側に設けられているので、サブ
セルアレイ領域MCA1、MCA2のビット線BL1、
bBL1、BL2、bBL2およびセンスアンプ回路領
域SAのビット線BL12,bBL12を夫々独立にプ
リチャージ/イコライズすることができる。これは、切
り替えスイッチPhit1,Phit2を同時にオフに
した状態でおこなう。したがって、例えば図21の実施
の形態と比較すると、センスアンプ側のビット線BL1
2,bBL12をプリチャージ/イコライズする分だけ
更にセンサ回路動作を高速にすることができる。図24
の実施の形態においても、ビット線イコライズ回路EQ
L1〜EQL3にそれぞれ電流制限用MOSトランジス
タを追加することができる。PMOSトランジスタを用
いたビット線イコライズ回路EQL2,EQL3につい
ては、例えば図13(a),13(b)に示したと同様
に、PMOSトランジスタによる電流制限回路を追加す
る。NMOSトランジスタを用いたビット線イコライズ
回路EQL1については、図25に示すように、プリチ
ャージ用NMOSトランジスタQ10,Q11とプリチ
ャージ用電源線VBLの間に介挿する電流制限用MOS
トランジスタとして、DタイプNMOSトランジスタQ
31を用いればよい。例えばNMOSトランジスタQ3
1を負の小さいしきい値を持つDタイプとし、そのゲー
トに接続される制御信号線LMT1を0Vとして、高抵
抗の定電流特性を得ることができる。
【0026】図23の実施の形態におけるビット線イコ
ライズ回路EQLについても、図25と同様の電流制限
回路付きとすることができる。
ライズ回路EQLについても、図25と同様の電流制限
回路付きとすることができる。
【0027】
【発明の効果】以上述べたようにこの発明によれば、隣
接する二つのサブセルアレイの間のセンスアンプ回路領
域に3つのウェルを配置し、これらのウェルを全て利用
して、センスアンプ回路、ビット線イコライズ回路、切
り替えスイッチ回路等を形成することにより、回路配置
の最適化が可能となり半導体記憶装置のウェル構造が簡
単になり、チップ面積の有効利用が図られる。
接する二つのサブセルアレイの間のセンスアンプ回路領
域に3つのウェルを配置し、これらのウェルを全て利用
して、センスアンプ回路、ビット線イコライズ回路、切
り替えスイッチ回路等を形成することにより、回路配置
の最適化が可能となり半導体記憶装置のウェル構造が簡
単になり、チップ面積の有効利用が図られる。
【図1】従来のDRAMのセンスアンプ回路領域のウェ
ル断面構造を示す。
ル断面構造を示す。
【図2】従来のDRAMのセンスアンプ回路領域の回路
構成例を示す。
構成例を示す。
【図3】この発明が適用されるDRAMの要部ブロック
構成を示す。
構成を示す。
【図4】この発明の一実施の形態によるDRAMのセン
スアンプ回路領域の断面構造を示す。
スアンプ回路領域の断面構造を示す。
【図5】他の実施の形態によるDRAMのセンスアンプ
回路領域の断面構造を示す。
回路領域の断面構造を示す。
【図6】他の実施の形態によるDRAMのセンスアンプ
回路領域の断面構造を示す。
回路領域の断面構造を示す。
【図7】センスアンプ回路領域の具体的な回路構成例を
示す。
示す。
【図8】図7の実施の形態を変形した実施の形態のセン
スアンプ回路領域の回路構成を示す。
スアンプ回路領域の回路構成を示す。
【図9】図8の実施の形態を変形した実施の形態のセン
スアンプ回路領域の回路構成を示す。
スアンプ回路領域の回路構成を示す。
【図10】図9の実施の形態を変形した実施の形態のセ
ンスアンプ回路領域の回路構成を示す。
ンスアンプ回路領域の回路構成を示す。
【図11】他の実施の形態によるセンスアンプ回路領域
の回路構成を示す。
の回路構成を示す。
【図12】(a)図11の実施の形態のn型ウェルNW
B1内の具体的な回路構成例を示す。(b)図11の実
施の形態のn型ウェルNWB2内の具体的な回路構成例
を示す。
B1内の具体的な回路構成例を示す。(b)図11の実
施の形態のn型ウェルNWB2内の具体的な回路構成例
を示す。
【図13】(a)図11の実施の形態のn型ウェルNW
B1内の他の回路構成例を示す。(b)図11の実施の
形態のn型ウェルNWB2内の他の回路構成例を示す。
B1内の他の回路構成例を示す。(b)図11の実施の
形態のn型ウェルNWB2内の他の回路構成例を示す。
【図14】(a)図11の実施の形態のn型ウェルNW
B1内の他の回路構成例を示す。(b)図11の実施の
形態のn型ウェルNWB2内の他の回路構成例を示す。
B1内の他の回路構成例を示す。(b)図11の実施の
形態のn型ウェルNWB2内の他の回路構成例を示す。
【図15】(a)図11の実施の形態のn型ウェルNW
B1内の他の回路構成例を示す。(b)図11の実施の
形態のn型ウェルNWB2内の他の回路構成例を示す。
B1内の他の回路構成例を示す。(b)図11の実施の
形態のn型ウェルNWB2内の他の回路構成例を示す。
【図16】他の実施の形態によるセンスアンプ回路領域
の回路構成を示す。
の回路構成を示す。
【図17】他の実施の形態によるセンスアンプ回路領域
の回路構成を示す。
の回路構成を示す。
【図18】図17の実施の形態を変形した実施の形態の
センスアンプ回路領域の回路構成を示す。
センスアンプ回路領域の回路構成を示す。
【図19】図18の実施の形態を変形した実施の形態の
センスアンプ回路領域の回路構成を示す。
センスアンプ回路領域の回路構成を示す。
【図20】他の実施の形態によるセンスアンプ回路領域
の回路構成を示す。
の回路構成を示す。
【図21】図20の実施の形態を変形した実施の形態の
センスアンプ回路領域の回路構成を示す。
センスアンプ回路領域の回路構成を示す。
【図22】図7の実施の形態を変形した実施の形態のセ
ンスアンプ回路領域の回路構成を示す。
ンスアンプ回路領域の回路構成を示す。
【図23】図7の実施の形態を変形した実施の形態のセ
ンスアンプ回路領域の回路構成を示す。
ンスアンプ回路領域の回路構成を示す。
【図24】他の実施の形態によるセンスアンプ回路領域
の回路構成を示す。
の回路構成を示す。
【図25】図24の実施の形態におけるビット線イコラ
イズ回路EQL1の回路構成を示す。
イズ回路EQL1の回路構成を示す。
MCA1,MCA2・…第1、第2のサブセルアレイ、S
A・…センスアンプ回路領域、PWC1,PWC2・…第
1,第2のp型ウェル、PW1・…第3のp型ウェル、
NWB1,NWB2・…第1,第2のn型ウェル、NS
A・…NMOSセンスアンプ、PSA・…PMOSセンス
アンプ、Phit1,Phit2・…切り替えスイッチ
回路、EQL・…ビット線イコライズ回路、DQG・…カ
ラム選択ゲート。
A・…センスアンプ回路領域、PWC1,PWC2・…第
1,第2のp型ウェル、PW1・…第3のp型ウェル、
NWB1,NWB2・…第1,第2のn型ウェル、NS
A・…NMOSセンスアンプ、PSA・…PMOSセンス
アンプ、Phit1,Phit2・…切り替えスイッチ
回路、EQL・…ビット線イコライズ回路、DQG・…カ
ラム選択ゲート。
Claims (10)
- 【請求項1】 メモリセルアレイが複数のサブセルアレ
イに分割され、隣接するサブセルアレイの間にセンスア
ンプ回路が配置される半導体記憶装置において、 センスアンプ回路の形成領域を挟んで配置される第1及
び第2のサブセルアレイがそれぞれ第1及び第2の一導
電型ウェルに形成され、 前記センスアンプ回路の形成領域は、前記第1及び第2
の一導電型ウェルの間にこれらと分離されて配置された
第3の一導電型ウェルと、第1及び第2の一導電型ウェ
ルと第3の一導電型ウェルの間にそれぞれ配置された第
1及び第2の反対導電型ウェルとから構成されている半
導体記憶装置。 - 【請求項2】 前記センスアンプ回路は、 前記第3の一導電型ウェルに反対導電チャネルMOSト
ランジスタにより形成された第1のセンスアンプと、 前記第1,第2の反対導電型ウェルの少なくとも一方に
一導電チャネルMOSトランジスタにより形成された第
2のセンスアンプとを有する請求項1記載の半導体記憶
装置。 - 【請求項3】 前記第1及び第2の反対導電型ウェルに
それぞれ、前記センスアンプ回路と前記第1及び第2の
サブセルアレイとの接続,非接続を切り替えるための第
一導電チャネルMOSトランジスタにより形成された切
り替えスイッチ回路が配置されている請求項2記載の半
導体記憶装置。 - 【請求項4】 前記第3の一導電型ウェルの前記第1の
センスアンプの外側にそれぞれ、前記第1のセンスアン
プと前記第1及び第2のサブセルアレイとの接続,非接
続を切り替えるための反対導電チャネルMOSトランジ
スタにより形成された切り替えスイッチ回路が配置され
ている請求項2記載の半導体装置。 - 【請求項5】 前記第1及び第2のセンスアンプは、前
記切り替えスイッチ回路に挟まれて配置されている請求
項3又は4に記載の半導体記憶装置。 - 【請求項6】 前記第1のセンスアンプは、前記切り替
えスイッチ回路に挟まれて配置され、前記第2のセンス
アンプは、前記切り替えスイッチ回路と対応するサブセ
ルアレイの間にそれぞれ一つずつ配置されている請求項
3又は4に記載の半導体記憶装置。 - 【請求項7】 前記切り替えスイッチ回路に挟まれて、
前記第1,第2の反対導電型ウェル、及び第3の一導電
型ウェルのいずれかにビット線イコライズ回路が配置さ
れている請求項3又は4に記載の半導体記憶装置。 - 【請求項8】 前記各切り替えスイッチ回路と対応する
サブセルアレイの間にそれぞれ、ビット線イコライズ回
路が配置されている請求項3又は4に記載の半導体記憶
装置。 - 【請求項9】 前記ビット線イコライズ回路は、 イコライズ用信号線によりゲートが駆動されてプリチャ
ージ電源線の電位をビット線対に転送する一対のプリチ
ャージ用MOSトランジスタと、 前記イコライズ用信号線によりゲートが駆動されて前記
ビット線対を短絡するイコライズ用MOSトランジスタ
とを有する請求項7又は8に記載の半導体記憶装置。 - 【請求項10】 前記ビット線イコライズ回路は、 イコライズ用信号線によりゲートが駆動されてプリチャ
ージ電源線の電位をビット線対に転送する一対のプリチ
ャージ用MOSトランジスタと、 前記イコライズ用信号線によりゲートが駆動されて前記
ビット線対を短絡するイコライズ用MOSトランジスタ
と、 前記プリチャージ用MOSトランジスタと前記プリチャ
ージ電源線との間に介挿された電流制限用MOSトラン
ジスタとを有する請求項7又は8に記載の半導体記憶装
置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/335,751 US6046924A (en) | 1998-06-19 | 1999-06-18 | Semiconductor memory device having a sense amplifier region formed in a triple-well structure |
JP11171837A JP2000077628A (ja) | 1998-06-19 | 1999-06-18 | 半導体記憶装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17234098 | 1998-06-19 | ||
JP10-172340 | 1998-06-19 | ||
JP11171837A JP2000077628A (ja) | 1998-06-19 | 1999-06-18 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000077628A true JP2000077628A (ja) | 2000-03-14 |
Family
ID=26494421
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11171837A Abandoned JP2000077628A (ja) | 1998-06-19 | 1999-06-18 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6046924A (ja) |
JP (1) | JP2000077628A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004071144A (ja) * | 2002-08-06 | 2004-03-04 | Samsung Electronics Co Ltd | 半導体メモリ装置のビットラインプリチャージ回路 |
JP2006287225A (ja) * | 2005-03-31 | 2006-10-19 | Hynix Semiconductor Inc | 低電圧用の半導体メモリ装置 |
JP2007018636A (ja) * | 2005-07-11 | 2007-01-25 | Elpida Memory Inc | 電流制限回路及び半導体記憶装置 |
JP2007257768A (ja) * | 2006-03-24 | 2007-10-04 | Nec Electronics Corp | 半導体記憶装置 |
JP2010123610A (ja) * | 2008-11-17 | 2010-06-03 | Elpida Memory Inc | 半導体装置 |
US7898886B2 (en) | 2007-02-14 | 2011-03-01 | Samsung Electronics Co., Ltd. | Sense amplifiers and semiconductor devices including the same |
WO2014129576A1 (ja) * | 2013-02-22 | 2014-08-28 | ピーエスフォー ルクスコ エスエイアールエル | 半導体記憶装置 |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1039470A3 (en) * | 1999-03-25 | 2000-11-29 | SANYO ELECTRIC Co., Ltd. | Semiconductor memory device |
KR100322540B1 (ko) * | 1999-07-14 | 2002-03-18 | 윤종용 | 입출력 센스앰프가 차지하는 면적을 최소화하는 메모리 장치 |
JP4891472B2 (ja) * | 2000-07-10 | 2012-03-07 | エルピーダメモリ株式会社 | 半導体集積回路装置 |
JP2002217385A (ja) * | 2001-01-18 | 2002-08-02 | Hitachi Ltd | 半導体集積回路装置 |
JPWO2004042821A1 (ja) | 2002-11-08 | 2006-03-09 | 株式会社日立製作所 | 半導体記憶装置 |
US6934208B2 (en) * | 2002-12-03 | 2005-08-23 | Boise Technology, Inc. | Apparatus and method for a current limiting bleeder device shared by columns of different memory arrays |
US7330388B1 (en) | 2005-09-23 | 2008-02-12 | Cypress Semiconductor Corporation | Sense amplifier circuit and method of operation |
US8107305B2 (en) * | 2009-06-25 | 2012-01-31 | Micron Technology, Inc. | Integrated circuit memory operation apparatus and methods |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3130807B2 (ja) * | 1996-10-29 | 2001-01-31 | 日本電気アイシーマイコンシステム株式会社 | 半導体記憶装置 |
JP2976912B2 (ja) * | 1997-01-13 | 1999-11-10 | 日本電気株式会社 | 半導体記憶装置 |
US5774408A (en) * | 1997-01-28 | 1998-06-30 | Micron Technology, Inc. | DRAM architecture with combined sense amplifier pitch |
US5875141A (en) * | 1997-08-14 | 1999-02-23 | Micron Technology, Inc. | Circuit and method for a memory device with P-channel isolation gates |
-
1999
- 1999-06-18 JP JP11171837A patent/JP2000077628A/ja not_active Abandoned
- 1999-06-18 US US09/335,751 patent/US6046924A/en not_active Expired - Lifetime
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004071144A (ja) * | 2002-08-06 | 2004-03-04 | Samsung Electronics Co Ltd | 半導体メモリ装置のビットラインプリチャージ回路 |
JP4652675B2 (ja) * | 2002-08-06 | 2011-03-16 | 三星電子株式会社 | 半導体メモリ装置のビットラインプリチャージ回路 |
JP2006287225A (ja) * | 2005-03-31 | 2006-10-19 | Hynix Semiconductor Inc | 低電圧用の半導体メモリ装置 |
USRE45036E1 (en) | 2005-03-31 | 2014-07-22 | Conversant Ip N.B. 868 Inc. | Semiconductor memory device |
JP2007018636A (ja) * | 2005-07-11 | 2007-01-25 | Elpida Memory Inc | 電流制限回路及び半導体記憶装置 |
US8354877B2 (en) | 2005-07-11 | 2013-01-15 | Apple Inc. | Current limit circuit and semiconductor memory device |
JP2007257768A (ja) * | 2006-03-24 | 2007-10-04 | Nec Electronics Corp | 半導体記憶装置 |
US7898886B2 (en) | 2007-02-14 | 2011-03-01 | Samsung Electronics Co., Ltd. | Sense amplifiers and semiconductor devices including the same |
JP2010123610A (ja) * | 2008-11-17 | 2010-06-03 | Elpida Memory Inc | 半導体装置 |
US8102726B2 (en) | 2008-11-17 | 2012-01-24 | Elpida Memory, Inc. | Semiconductor device |
US8411522B2 (en) | 2008-11-17 | 2013-04-02 | Elpida Memory, Inc. | Semiconductor device |
WO2014129576A1 (ja) * | 2013-02-22 | 2014-08-28 | ピーエスフォー ルクスコ エスエイアールエル | 半導体記憶装置 |
Also Published As
Publication number | Publication date |
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US6046924A (en) | 2000-04-04 |
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