JPH0897383A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0897383A JPH0897383A JP6233316A JP23331694A JPH0897383A JP H0897383 A JPH0897383 A JP H0897383A JP 6233316 A JP6233316 A JP 6233316A JP 23331694 A JP23331694 A JP 23331694A JP H0897383 A JPH0897383 A JP H0897383A
- Authority
- JP
- Japan
- Prior art keywords
- film
- etching
- wsi
- polysilicon
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 フィン構造を形成するに際し, 所要工程数を
低減し，且つ積層する層数の増加を容易にしてキャパシ
タ容量の増加を図る。 【構成】 １）半導体基板上に層間絶縁膜を成膜し，そ
の上に金属シリサイド膜とシリコン膜を交互に且つ最後
に金属シリサイド膜となる積層膜を成膜する工程と, 該
積層膜及び該層間絶縁膜を開口して該半導体基板を露出
するコンタクトホールを形成する工程と, 該コンタクト
ホールの内部を覆って該半導体基板上に,シリコン膜を
成膜する工程と，該コンタクトホールを含む所要部をエ
ッチングマスクで覆い，該積層膜をエッチングする工程
とを有し，該エッチングにより該積層膜を該所要部を残
してパターニングし，且つ該金属シリサイド膜を除去す
る半導体装置の製造方法， ２）前記エッチングに塩素と酸素の混合ガスを用いる。
低減し，且つ積層する層数の増加を容易にしてキャパシ
タ容量の増加を図る。 【構成】 １）半導体基板上に層間絶縁膜を成膜し，そ
の上に金属シリサイド膜とシリコン膜を交互に且つ最後
に金属シリサイド膜となる積層膜を成膜する工程と, 該
積層膜及び該層間絶縁膜を開口して該半導体基板を露出
するコンタクトホールを形成する工程と, 該コンタクト
ホールの内部を覆って該半導体基板上に,シリコン膜を
成膜する工程と，該コンタクトホールを含む所要部をエ
ッチングマスクで覆い，該積層膜をエッチングする工程
とを有し，該エッチングにより該積層膜を該所要部を残
してパターニングし，且つ該金属シリサイド膜を除去す
る半導体装置の製造方法， ２）前記エッチングに塩素と酸素の混合ガスを用いる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り, 特にフィン構造のキャパシタのような立体構造の
形成方法に関する。
係り, 特にフィン構造のキャパシタのような立体構造の
形成方法に関する。
【０００２】最近, 半導体装置はますます高集積化され
て, 個々の素子面積はそれにつれて小さくなっている。
しかしながら，DRAMのキャパシタのように一定以上の面
積が必要な素子もあり，そのような素子に対してフィン
構造やトレンチ構造等の立体構造をとることで基板上の
占有面積の縮小化を図っている。
て, 個々の素子面積はそれにつれて小さくなっている。
しかしながら，DRAMのキャパシタのように一定以上の面
積が必要な素子もあり，そのような素子に対してフィン
構造やトレンチ構造等の立体構造をとることで基板上の
占有面積の縮小化を図っている。
【０００３】
【従来の技術】図３(A),(B) はフィン構造の形成に対す
る従来例の説明図である。図３(A) において， 1はシリ
コン(Si)基板, 2は層間絶縁膜で二酸化シリコン(SiO2)
膜, 3はポリシリコン膜, 4はスペーサ膜でSiO2膜, 5
はスペーサ膜エッチングの際のエッチングストッパ膜
で, 層間絶縁膜の保護膜となる窒化シリコン(Si3N4) 膜
である。
る従来例の説明図である。図３(A) において， 1はシリ
コン(Si)基板, 2は層間絶縁膜で二酸化シリコン(SiO2)
膜, 3はポリシリコン膜, 4はスペーサ膜でSiO2膜, 5
はスペーサ膜エッチングの際のエッチングストッパ膜
で, 層間絶縁膜の保護膜となる窒化シリコン(Si3N4) 膜
である。
【０００４】Si基板 1上に層間絶縁膜 2とエッチングス
トッパ膜 5を成膜し，その上にスペーサ膜 4とシリコン
膜 3を交互に且つ最後にスペーサ膜となる積層膜を成膜
し，積層膜及びエッチングストッパ膜及び層間絶縁膜を
開口して半導体基板を露出するコンタクトホールを形成
し，コンタクトホールの内部を覆って半導体基板上にシ
リコン膜 3を成膜し，コンタクトホールを含む所要部を
エッチングマスクで覆い，反応性イオンエッチング(RI
E) 法により積層膜を異方性エッチングし，エッチング
により積層膜が所要部を残してパターニングされる。
トッパ膜 5を成膜し，その上にスペーサ膜 4とシリコン
膜 3を交互に且つ最後にスペーサ膜となる積層膜を成膜
し，積層膜及びエッチングストッパ膜及び層間絶縁膜を
開口して半導体基板を露出するコンタクトホールを形成
し，コンタクトホールの内部を覆って半導体基板上にシ
リコン膜 3を成膜し，コンタクトホールを含む所要部を
エッチングマスクで覆い，反応性イオンエッチング(RI
E) 法により積層膜を異方性エッチングし，エッチング
により積層膜が所要部を残してパターニングされる。
【０００５】図３(B) において，フッ酸水溶液を用いて
スペーサ膜 4をエッチング除去して，ポリシリコン膜 3
からなるフィン構造を形成する。このフィン構造を用い
てキャパシタを形成する場合は，この後通常の工程によ
り, セル電極となるフィン構造のポリシリコン膜 3の露
出した表面に誘電体膜を介して対向電極を形成してキャ
パシタを形成する。
スペーサ膜 4をエッチング除去して，ポリシリコン膜 3
からなるフィン構造を形成する。このフィン構造を用い
てキャパシタを形成する場合は，この後通常の工程によ
り, セル電極となるフィン構造のポリシリコン膜 3の露
出した表面に誘電体膜を介して対向電極を形成してキャ
パシタを形成する。
【０００６】
【発明が解決しようとする課題】フィン構造の形成に際
し, スペーサ膜のSiO2膜とポリシリコン膜を別々の装置
でエッチング加工する場合には，フィン構造の処理層数
の増加が即工程数の増加となり，また１層ごとに余分の
オーバエッチを必要とするため全体の処理時間が増し，
それに加えてエッチングマスクとなるレジスト膜の耐性
が問題となってくる。
し, スペーサ膜のSiO2膜とポリシリコン膜を別々の装置
でエッチング加工する場合には，フィン構造の処理層数
の増加が即工程数の増加となり，また１層ごとに余分の
オーバエッチを必要とするため全体の処理時間が増し，
それに加えてエッチングマスクとなるレジスト膜の耐性
が問題となってくる。
【０００７】また，スペーサ膜のSiO2膜はフッ酸処理等
の等方性エッチングにより除去するが，このときに層間
絶縁膜のSiO2膜を除去しないように, その上にSi3N4 膜
をエッチングストッパとして被着しているが，この膜の
存在は後工程で層間絶縁膜を開口するとき等において障
害となるため, その対策のための工程が増加することに
なる等の欠点がある。
の等方性エッチングにより除去するが，このときに層間
絶縁膜のSiO2膜を除去しないように, その上にSi3N4 膜
をエッチングストッパとして被着しているが，この膜の
存在は後工程で層間絶縁膜を開口するとき等において障
害となるため, その対策のための工程が増加することに
なる等の欠点がある。
【０００８】本発明はフィン構造を形成するに際し, 所
要工程数を低減し，且つ積層する層数の増加を容易にし
てキャパシタ容量の増加を図ることを目的とする。
要工程数を低減し，且つ積層する層数の増加を容易にし
てキャパシタ容量の増加を図ることを目的とする。
【０００９】
【課題を解決するための手段】上記課題の解決は， １）半導体基板上に層間絶縁膜を成膜し，その上に金属
シリサイド膜とシリコン膜を交互に且つ最後に金属シリ
サイド膜となる積層膜を成膜する工程と, 該積層膜及び
該層間絶縁膜を開口して該半導体基板を露出するコンタ
クトホールを形成する工程と, 該コンタクトホールの内
部を覆って該半導体基板上に, シリコン膜を成膜する工
程と，該コンタクトホールを含む所要部をエッチングマ
スクで覆い，該積層膜をエッチングする工程とを有し，
該エッチングにより該積層膜を該所要部を残してパター
ニングし，且つ該金属シリサイド膜を除去する半導体装
置の製造方法，あるいは ２）前記エッチングに塩素と酸素の混合ガスを用いる前
記１記載の半導体装置の製造方法により達成される。
シリサイド膜とシリコン膜を交互に且つ最後に金属シリ
サイド膜となる積層膜を成膜する工程と, 該積層膜及び
該層間絶縁膜を開口して該半導体基板を露出するコンタ
クトホールを形成する工程と, 該コンタクトホールの内
部を覆って該半導体基板上に, シリコン膜を成膜する工
程と，該コンタクトホールを含む所要部をエッチングマ
スクで覆い，該積層膜をエッチングする工程とを有し，
該エッチングにより該積層膜を該所要部を残してパター
ニングし，且つ該金属シリサイド膜を除去する半導体装
置の製造方法，あるいは ２）前記エッチングに塩素と酸素の混合ガスを用いる前
記１記載の半導体装置の製造方法により達成される。
【００１０】
【作用】従来例による上記問題点の生ずる原因は次の通
りである。 スペーサ膜のSiO2膜とポリシリコン膜を同時にエッ
チングできない。 配線間の層間絶縁膜とスペーサ膜とが同じSiO2膜で
ある。
りである。 スペーサ膜のSiO2膜とポリシリコン膜を同時にエッ
チングできない。 配線間の層間絶縁膜とスペーサ膜とが同じSiO2膜で
ある。
【００１１】これを解決するためには，ポリシリコンと
同時にパターニングでき, 且つポリシリコンだけを残し
てエッチングできる被膜でなくてはならない。本発明で
は, これらの条件を満足する被膜として金属シリサイド
膜, 例えばタングステンシリサイド膜(WSi) 膜を用い
る。
同時にパターニングでき, 且つポリシリコンだけを残し
てエッチングできる被膜でなくてはならない。本発明で
は, これらの条件を満足する被膜として金属シリサイド
膜, 例えばタングステンシリサイド膜(WSi) 膜を用い
る。
【００１２】図１は本発明の原理説明図である。図にお
いて， 1はSi基板, 2は層間絶縁膜でSiO2膜, 3はポリ
シリコン膜, 6はスペーサ膜でWSi 膜である。
いて， 1はSi基板, 2は層間絶縁膜でSiO2膜, 3はポリ
シリコン膜, 6はスペーサ膜でWSi 膜である。
【００１３】この構造においては，ポリシリコン膜とWS
i 膜は容易に同時エッチング（パターニング）が可能で
あるため，フィン構造が多数層であっても容易に加工が
できる。
i 膜は容易に同時エッチング（パターニング）が可能で
あるため，フィン構造が多数層であっても容易に加工が
できる。
【００１４】ポリシリコン膜とWSi 膜のエッチングが終
わった後 (あるいは同時に), スペーサ膜のWSi 膜は同
一装置で等方性エッチングを行い除去できる。また，本
発明ではフッ酸処理が不要であるため，エッチングスト
ッパとなるSi3N4 膜の成長は必要でなくなる。
わった後 (あるいは同時に), スペーサ膜のWSi 膜は同
一装置で等方性エッチングを行い除去できる。また，本
発明ではフッ酸処理が不要であるため，エッチングスト
ッパとなるSi3N4 膜の成長は必要でなくなる。
【００１５】以上のようにすれば，かなりの工程数の削
減が可能となる。
減が可能となる。
【００１６】
【実施例】図２(A) 〜(E) は本発明の実施例の説明図で
ある。図２(A) において，Si基板 1の上に層間絶縁膜と
してSiO2膜 2を成長し，この上にスペーサ膜としてWSi
膜 6とポリシリコン膜 3を交互に成長する。ポリシリコ
ン膜 3は必要とするフィン構造の（層数−１）組だけ成
長する。この例では３層のフィン構造を作製するため，
スペーサ膜のWSi 膜を介してポリシリコン膜を２層成長
する（ここで，ポリシリコン膜へのドープは成膜中ある
いは成膜後におこなう）。すなわち, WSi 膜61／ポリシリコン膜31／WSi 膜62／ポリシリコン
膜32／WSi 膜63 の順に成長する。
ある。図２(A) において，Si基板 1の上に層間絶縁膜と
してSiO2膜 2を成長し，この上にスペーサ膜としてWSi
膜 6とポリシリコン膜 3を交互に成長する。ポリシリコ
ン膜 3は必要とするフィン構造の（層数−１）組だけ成
長する。この例では３層のフィン構造を作製するため，
スペーサ膜のWSi 膜を介してポリシリコン膜を２層成長
する（ここで，ポリシリコン膜へのドープは成膜中ある
いは成膜後におこなう）。すなわち, WSi 膜61／ポリシリコン膜31／WSi 膜62／ポリシリコン
膜32／WSi 膜63 の順に成長する。
【００１７】図２(B) において，２組のWSi 膜／ポリシ
リコン膜及びSiO2膜 2にコンタクトホールを形成し，基
板の表面を露出させる。この場合のWSi 膜／ポリシリコ
ン膜のエッチング条件の一例を次に示す。
リコン膜及びSiO2膜 2にコンタクトホールを形成し，基
板の表面を露出させる。この場合のWSi 膜／ポリシリコ
ン膜のエッチング条件の一例を次に示す。
【００１８】 反応ガス： Cl2： O2 ＝10：(1以下) (流量比) ガス流量： 100 SCCM ガス圧力： 0.5〜 5 mTorr μ波電力： 500〜2000 W 基板温度： −20〜40℃ また，SiO2膜のエッチング条件の一例を次に示す。
【００１９】反応ガス： CF4：CHF3：Ar＝ 3： 2：30 ガス流量： 140 SCCM ガス圧力： 0.2 Torr ＲＦ電力： 800 W 基板温度： 50 〜70℃ 図２(C) において，コンタクトホールの内部を覆って基
板上に, ポリシリコン膜33を成長する。
板上に, ポリシリコン膜33を成長する。
【００２０】図２(D) において，コンタクトホールを含
む所要部をレジストパターンで覆い，WSi 膜／ポリシリ
コン膜の積層膜をエッチングする。シリコン(Si)系のエ
ッチング装置を用いるが, ここでは電子サイクロトロン
共鳴 (ECR)エッチング装置を使用した。この際のエッチ
ング条件は以下の通りである。
む所要部をレジストパターンで覆い，WSi 膜／ポリシリ
コン膜の積層膜をエッチングする。シリコン(Si)系のエ
ッチング装置を用いるが, ここでは電子サイクロトロン
共鳴 (ECR)エッチング装置を使用した。この際のエッチ
ング条件は以下の通りである。
【００２１】 反応ガス： Cl2： O2 ＝10：(1〜2) (流量比) ガス流量： 50 〜200 SCCM ガス圧力： 0.5〜20 mTorr μ波電力： 500〜2000 W 基板温度： 100〜200 ℃ ここで，特に重要な因子は，塩素と酸素の流量比と，基
板温度である。この条件下では，ポリシリコンは異方性
に, WSi は準等方性にエッチングされる。
板温度である。この条件下では，ポリシリコンは異方性
に, WSi は準等方性にエッチングされる。
【００２２】次に, 本発明のエッチングにおいて，異方
性エッチングになる条件と等方性エッチングになる条件
とについて説明する。 WSi の等方性エッチ成分の基板温度依存について 塩素に酸素を添加したガス系で，WSi をECR エッチング
装置を用いてエッチングする際に, 基板温度が 100℃未
満であるとき, 酸素の塩素に対する流量比が10％以上の
場合は, オーバエッチング時も含めて横方向エッチング
(等方性エッチング) はほとんど行われないが，基板温
度が 100℃を越した高温になるとWSi の横方向エッチン
グは急増する。 WSi の等方性エッチ成分のガス流量比依存について 塩素に酸素を添加したガス系で，WSi をECR エッチング
装置を用いてエッチングする際に, 酸素の塩素に対する
流量比が10％未満の場合は横方向のエッチングは見られ
ないが, 流量比を10％以上に増加していくと, 横方向エ
ッチが進むようになる。特に, オーバエッチ時には縦方
向のエッチングが終了しているため，横方向のエッチン
グが急増する。
性エッチングになる条件と等方性エッチングになる条件
とについて説明する。 WSi の等方性エッチ成分の基板温度依存について 塩素に酸素を添加したガス系で，WSi をECR エッチング
装置を用いてエッチングする際に, 基板温度が 100℃未
満であるとき, 酸素の塩素に対する流量比が10％以上の
場合は, オーバエッチング時も含めて横方向エッチング
(等方性エッチング) はほとんど行われないが，基板温
度が 100℃を越した高温になるとWSi の横方向エッチン
グは急増する。 WSi の等方性エッチ成分のガス流量比依存について 塩素に酸素を添加したガス系で，WSi をECR エッチング
装置を用いてエッチングする際に, 酸素の塩素に対する
流量比が10％未満の場合は横方向のエッチングは見られ
ないが, 流量比を10％以上に増加していくと, 横方向エ
ッチが進むようになる。特に, オーバエッチ時には縦方
向のエッチングが終了しているため，横方向のエッチン
グが急増する。
【００２３】図２(E) において，さらにオーバエッチン
グを行い, WSi を完全に除去して，フィン構造の形成を
終わる。このフィン構造を用いてキャパシタを形成する
場合は，この後通常の工程により, セル電極となるフィ
ン構造のポリシリコン膜の露出した表面に誘電体膜を介
して対向電極を形成してキャパシタを形成する。
グを行い, WSi を完全に除去して，フィン構造の形成を
終わる。このフィン構造を用いてキャパシタを形成する
場合は，この後通常の工程により, セル電極となるフィ
ン構造のポリシリコン膜の露出した表面に誘電体膜を介
して対向電極を形成してキャパシタを形成する。
【００２４】実施例では金属シリサイド膜として，WSi
膜を用いたが, これの代わりにMoSi, TiSi, TaSi, CoSi
等を用いても本発明は適用できる。
膜を用いたが, これの代わりにMoSi, TiSi, TaSi, CoSi
等を用いても本発明は適用できる。
【００２５】
【発明の効果】本発明によれば, フィン構造の形成を容
易にし且つ工程数を低減することができる。この結果,
フィンの層数を増加でき, DRAMセルのキャパシタ容量の
増加を図ることができる。
易にし且つ工程数を低減することができる。この結果,
フィンの層数を増加でき, DRAMセルのキャパシタ容量の
増加を図ることができる。
【図１】 本発明の原理説明図
【図２】 本発明の実施例の説明図
【図３】 フィン構造の形成に対する従来例の説明図
1 Si基板 2 層間絶縁膜でSiO2膜 3 ポリシリコン膜 4 スペーサ膜でSiO2膜 5 エッチングストッパ膜でSi3N4 膜 6 スペーサ膜でWSi 膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822
Claims (2)
- 【請求項１】 半導体基板上に層間絶縁膜を成膜し，そ
の上に金属シリサイド膜とシリコン膜を交互に且つ最後
に金属シリサイド膜となる積層膜を成膜する工程と,該
積層膜及び該層間絶縁膜を開口して該半導体基板を露出
するコンタクトホールを形成する工程と,該コンタクト
ホールの内部を覆って該半導体基板上に, シリコン膜を
成膜する工程と，該コンタクトホールを含む所要部をエ
ッチングマスクで覆い，該積層膜をエッチングする工程
とを有し，該エッチングにより該積層膜を該所要部を残
してパターニングし，且つ該金属シリサイド膜を除去す
ることを特徴とする半導体装置の製造方法。 - 【請求項２】 前記エッチングに塩素と酸素の混合ガス
を用いることを特徴とする請求項１記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6233316A JPH0897383A (ja) | 1994-09-28 | 1994-09-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6233316A JPH0897383A (ja) | 1994-09-28 | 1994-09-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0897383A true JPH0897383A (ja) | 1996-04-12 |
Family
ID=16953226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6233316A Withdrawn JPH0897383A (ja) | 1994-09-28 | 1994-09-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0897383A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2837623A1 (fr) * | 2002-03-20 | 2003-09-26 | Memscap | Micro-composant electronique integrant une structure capacitive, et procede de fabrication |
| FR2837624A1 (fr) * | 2002-03-20 | 2003-09-26 | Memscap | Micro-composant electronique integrant une structure capacitive, et procede de fabrication |
| KR100399963B1 (ko) * | 1996-12-24 | 2003-12-24 | 주식회사 하이닉스반도체 | 반도체 장치의 전하저장전극 형성방법 |
| KR100491420B1 (ko) * | 2002-11-06 | 2005-05-25 | 매그나칩 반도체 유한회사 | 반도체 소자의 캐패시터 형성 방법 |
| US20210233931A1 (en) * | 2019-02-12 | 2021-07-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Flash Memory Structure and Method of Forming the Same |
-
1994
- 1994-09-28 JP JP6233316A patent/JPH0897383A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100399963B1 (ko) * | 1996-12-24 | 2003-12-24 | 주식회사 하이닉스반도체 | 반도체 장치의 전하저장전극 형성방법 |
| FR2837623A1 (fr) * | 2002-03-20 | 2003-09-26 | Memscap | Micro-composant electronique integrant une structure capacitive, et procede de fabrication |
| FR2837624A1 (fr) * | 2002-03-20 | 2003-09-26 | Memscap | Micro-composant electronique integrant une structure capacitive, et procede de fabrication |
| KR100491420B1 (ko) * | 2002-11-06 | 2005-05-25 | 매그나칩 반도체 유한회사 | 반도체 소자의 캐패시터 형성 방법 |
| US20210233931A1 (en) * | 2019-02-12 | 2021-07-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Flash Memory Structure and Method of Forming the Same |
| US11856775B2 (en) * | 2019-02-12 | 2023-12-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Flash memory structure and method of forming the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7501672B2 (en) | Method and structure for a self-aligned silicided word line and polysilicon plug during the formation of a semiconductor device | |
| US5707901A (en) | Method utilizing an etch stop layer | |
| JP2001522531A (ja) | 半導体基板上の構造物を選択的にプラズマエッチングするための方法 | |
| US7358568B2 (en) | Low resistance semiconductor process and structures | |
| JP3507271B2 (ja) | 半導体素子の開口部の形成方法と半導体素子の製造方法 | |
| JPH08148558A (ja) | 半導体装置の製造方法 | |
| US5915198A (en) | Contact process using taper contact etching and polycide step | |
| JPH0897383A (ja) | 半導体装置の製造方法 | |
| JP2000021985A (ja) | 半導体装置のコンタクトホ―ル製造方法 | |
| JP3642965B2 (ja) | 半導体装置の製造方法 | |
| JP2708729B2 (ja) | 半導体素子のコンタクトホール形成方法 | |
| US7001842B2 (en) | Methods of fabricating semiconductor devices having salicide | |
| JP3065395B2 (ja) | 半導体素子の製造方法 | |
| JP3369957B2 (ja) | 半導体装置の製造方法 | |
| JPH07230968A (ja) | 半導体装置の製造方法 | |
| JPH05226333A (ja) | 半導体装置の製造方法 | |
| JP3331065B2 (ja) | 半導体デバイスのコンタクトホール形成方法 | |
| KR960004082B1 (ko) | 반도체 장치의 배선형성방법 | |
| JP3350156B2 (ja) | 半導体装置の製造方法 | |
| JP4196898B2 (ja) | 半導体装置の製造方法 | |
| JPH09266252A (ja) | 半導体装置の製造方法 | |
| JPH11168072A (ja) | 半導体装置の製造方法 | |
| KR0135837B1 (ko) | 콘택홀의 공정 여유도를 개선한 반도체장치의 제조방법 | |
| JP3499056B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2001298082A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |