KR100396687B1 - Method for forming metal interconnection of semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 집적 회로의 배선에 관한 것으로, 특히 배선간 연결을 개선한 반도체 장치의 배선형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to wiring of semiconductor integrated circuits, and more particularly, to a wiring forming method of a semiconductor device with improved interconnection between wirings.
일반적으로 알루미늄과 그 합금박막은 전기 전도도가 높고 건식식각에 의한 패턴 형성이 우수한다. 그리고 실리콘 산화막과의 접착성이 우수한 동시에 비교적가격이 저렴하여 반도체 회로의 배선재료로서 널리 사용되어 왔다.In general, aluminum and its alloy thin films have high electrical conductivity and are excellent in pattern formation by dry etching. In addition, it has been widely used as a wiring material of a semiconductor circuit because of its excellent adhesion with a silicon oxide film and relatively low cost.
그러나 집적회로의 집적도가 증가함에 따라 소자의 크기가 감소하고 배선이 미세화 다층화되므로 토폴로지(topology)를 갖는 부분이나 콘택홀(contact hole) 또는 비아홀(Via Hole) 등의 내부에서 단차피복성(stepcoverage)이 중요한 문제로 대두되었다.However, as the degree of integration of integrated circuits increases, the size of the device decreases and the wiring becomes finer and multilayered, so that step coverage within the portion having a topology, a contact hole, or a via hole is increased. This is an important issue.
즉, 기존의 금속배선막 형성방법인 스퍼터링 방법을 이용하면 이와같이 굴곡을 갖는 부근에서는 쉐도우 효과(shadow effect)에 의해 국부적으로 배선막의 두께가 얇게 형성된다.That is, when the sputtering method, which is a conventional metal wiring film forming method, is used, the thickness of the wiring film is locally thinned due to the shadow effect in the vicinity of the curve.
특히 종횡비(aspect ratio)가 1 이상인 접속홀에서 더욱 심하게 나타난다.In particular, it is more severe in connection holes having an aspect ratio of 1 or more.
따라서 이러한 물리적 증착방법 대신에 균일한 두께로 증착할수 있는 화학기상증착법이 도입되어 텅스텐막을 저압화학기상증착(Low Pressure Chemical Vapor Deposition)법으로 형성함으로서 단차피복성을 개선하는 연구가 진행 되었다.Therefore, instead of the physical vapor deposition method, a chemical vapor deposition method capable of depositing a uniform thickness was introduced, and a study of improving step coverage by forming a tungsten film by a low pressure chemical vapor deposition method was performed.
하지만 텅스텐 배선막은 알루미늄 배선막에 비하여 비저항이 2배 이상되므로 배선막으로서의 적용이 어려운 현실이다.However, since the tungsten wiring film has a resistivity twice or more than that of the aluminum wiring film, it is difficult to apply it as a wiring film.
따라서 접속홀에 매몰층(plug)을 형성하는 방법으로서의 개발이 진행되고 있다.Therefore, development as a method of forming a buried layer (plug) in the connection hole is in progress.
매몰층은 선택적 화학기상증착 방법을 적용하여 접속홀안에 노출된 기판을 통하여 선택적으로 텅스텐막을 성장시켜서 형성하거나 베리어 금속막이나 접착층을 형성한 다음 전면에 텅스텐막을 증착하고 증착 두께 이상으로 에치백 하여 형성하는 방법이 있다.The buried layer is formed by selectively growing a tungsten film through a substrate exposed in a connection hole by applying a selective chemical vapor deposition method, or by forming a barrier metal film or an adhesive layer, and then depositing a tungsten film on the entire surface and etching it back to a deposition thickness or more. There is a way.
그러나 이와같은 선택성장법에 있어서는 절연층위에는 성장이 일어나지 않도록 유지하는 것이 쉽지 않다.However, in such a selective growth method, it is not easy to maintain the growth on the insulating layer.
또한 전면 증착 후 에치백 하는 경우에 있어서는 높은 종횡비(aspect ratio)를 갖는 접속홀내에 신뢰성 있는 배리어층이나 접착층을 형성하는 것이 필요하다.In the case of etching back after full deposition, it is necessary to form a reliable barrier layer or adhesive layer in a connection hole having a high aspect ratio.
이를위해서는 콜리메이터(collimator)나 화학기상증착(CVD)법을 이용하여 접속홀의 밑면이나 측벽에 텅스텐의 핵생성이 일어날 수 있는 최소한의 두께를 확보하여야 한다.To this end, a collimator or chemical vapor deposition (CVD) method should be used to ensure the minimum thickness of tungsten nucleation on the bottom or sidewall of the connection hole.
한편, 접속홀의 깊이는 절연층의 평탄화 정도에 따라 달라지므로 접속홀의 표면과 매몰층의 표면은 실질적으로는 같지 않게된다. (일반적으로 매몰층의 표면이 더 낮다.)On the other hand, since the depth of the connection hole depends on the degree of planarization of the insulating layer, the surface of the connection hole and the surface of the buried layer are not substantially the same. (In general, the surface of the investment layer is lower.)
이에대하여 화학기상증착법으로 알루미늄을 위주로하는 배선막을 형성하게 되면 단차피복성이 개선되는 동시에 사진식각공정(photolithography and etching)등 기존의 스퍼터링에 의한 알루미늄 배선막 기술의 주변관련 공정과의 연속성을 유지할 수 있으므로 유리하다.On the other hand, the formation of an aluminum-based wiring film by chemical vapor deposition improves the step coverage and at the same time maintains the continuity with the surrounding process of the aluminum wiring film technology by conventional sputtering such as photolithography and etching. So it is advantageous.
한편 구리(copppr)는 알루미늄에 비하여 비저항이 낮고 전기적물질 이동(Electromigration)이 나 스트레스마이그레이션(stressmigration)특성 이 우수하므로 신뢰성을 더욱 개선할 수 있다. 따라서 구리를 스퍼터링이나 화학기상증착법으로 형성하는 방법이 연구되고 있다.On the other hand, copper (copppr) has a lower specific resistance than aluminum, and excellent electrical property migration (stress migration) or stress migration (stress migration) characteristics can further improve the reliability. Therefore, a method of forming copper by sputtering or chemical vapor deposition has been studied.
그러나 알루미늄을 식각할때 유용한 할로겐 화합물을 구리식각에 적용할 경우에는 상기 할로겐 화합물의 증기압이 낮으므로 적용성 있는 식각비(Etch Rare)를얻기 위해서는 조업온도를 500℃정도로 상승시켜야 한다. 따라서 구리 배선의 경우에는 식각에 의한 집접 패터닝 대신에 배선 패턴의 모양으로 기판에 트랜치를 형성한다.However, when a halogen compound useful for etching aluminum is applied to copper etching, since the vapor pressure of the halogen compound is low, the operating temperature must be increased to about 500 ° C. in order to obtain an applicable etching ratio. Therefore, in the case of copper wiring, instead of etching patterning by etching, trenches are formed in the substrate in the form of wiring patterns.
그리고 구리를 증착한 다음 화학기계적연마(Chemical Mechanical Polishing : CMP)법으로 에치백하여 매몰형 전도선을 형성하거나 콘택홀 또는 비아홀의 하부전도층을 결정인자(Seed)로 하여 수직성장(Vertical Growth)을 통해 선택적으로 플러그를 형성하는 방법이 시도되고 있다.After the copper is deposited, it is etched back by Chemical Mechanical Polishing (CMP) to form a buried conductive line or a vertical growth by using a lower conductive layer of a contact hole or a via hole as a seed. A method of selectively forming a plug through an attempt has been attempted.
구리를 선택적으로 증착하여 배선을 형성하는 방법으로서는 배선형성을 위한 희생막으로서 TEOS산화막의 패턴을 이용하여 구리를 씨드층 위에 선택적으로 증착한 후 TEOS산화막을 제거하고 씨드층을 선택적으로 식각하므로서 구리패턴을 형성하였다.As a method of forming a wiring by selectively depositing copper, a copper pattern is formed by selectively depositing copper on a seed layer using a TEOS oxide film pattern as a sacrificial film for wiring formation, removing the TEOS oxide film, and selectively etching the seed layer. Formed.
이하, 첨부된 도면을 참조하여 종래의 반도체 장치의 금속 배선 형성방법에 대하여 설명하면 다음과 같다.Hereinafter, a metal wire forming method of a conventional semiconductor device will be described with reference to the accompanying drawings.
도 1a 내지 도 1c는 종래의 반도체 장치의 금속 배선 형성방법을 나타낸 공정 단면도이다.1A to 1C are cross-sectional views illustrating a method of forming metal wirings in a conventional semiconductor device.
먼저, 도 1a에 도시한 바와같이 반도체 기판(1)상에 제 1 절연층(2)을 형성하고, 상기 제 1 절연층(2)상에 제 1 금속 배선층(3)을 형성한다. 그리고 상기 제 1 금속 배선층(3)상에 제 2 절연층(4)을 형성한다.First, as shown in FIG. 1A, a first insulating layer 2 is formed on a semiconductor substrate 1, and a first metal wiring layer 3 is formed on the first insulating layer 2. A second insulating layer 4 is formed on the first metal wiring layer 3.
이어, 도 1b에 도시한 바와같이 제 2 절연층(4)을 포함한 전면에 포토레지스트를 증착하고 패터닝하여 제 1 포토레지스트 패턴(5)을 형성한 후, 상기 제 1 포토레지스트 패턴(5)을 마스크로 하여 제 2 절연층(4)을 식각하여 상기 제 1 금속 배선층(3) 표면이 소정부분 노출되도록 콘택홀(6)을 형성한다.Subsequently, as shown in FIG. 1B, after the photoresist is deposited and patterned on the entire surface including the second insulating layer 4 to form the first photoresist pattern 5, the first photoresist pattern 5 is formed. The second insulating layer 4 is etched using a mask to form a contact hole 6 to expose a predetermined portion of the surface of the first metal wiring layer 3.
이어서, 도 1c에 도시한 바와같이 콘택홀(6)을 포함한 제 2 절연층(4)상에 제 2 금속 배선층(7)을 형성한다.Subsequently, as shown in FIG. 1C, the second metal wiring layer 7 is formed on the second insulating layer 4 including the contact hole 6.
여기서 상기 제 1, 제 2 금속 배선층(3)(7) 형성은 금속 덩어리(Target)에서 입자들을 강제로 뜯어내어 절연막상에 형성하는 스퍼터닝(Sputtering) 방법을 사용한다.Here, the first and second metal wiring layers 3 and 7 are formed using a sputtering method of forcibly removing particles from a metal mass and forming them on an insulating film.
이때, 콘택홀(6) 입구에 금속 입자들이 더 많이 증착되어 콘택홀(6) 내부로 금속 입자들이 점점 들어가기가 어렵게 되므로 제 2 절연층(4) 측벽 및 제 1 금속 배선층(3)상에는 상기 제 2 금속 배선층(7)이 얇게 형성된다.At this time, since more metal particles are deposited at the inlet of the contact hole 6, it becomes difficult for the metal particles to gradually enter the contact hole 6, so that the first and second metal layers are disposed on the sidewalls of the second insulating layer 4 and the first metal wiring layer 3. 2 The metal wiring layer 7 is formed thin.
그러나 상기와 같은 종래의 반도체 장치의 금속 배선 형성방법에 있어서는 다음과 같은 문제점이 있었다.However, the above-described conventional metal wiring forming method of the semiconductor device has the following problems.
콘택홀을 통해 배선과 배선연결을 연결시 금속 배선 입자들이 콘택홀 입구에 많이 형성되어 입구가 작아지므로 콘택홀내로 금속 입자들의 진입을 방해한다. 따라서 콘택홀내에서의 연결 배선이 얇아 반도체 소자의 전기적 동작시 과부하가 걸리게 되면 배선이 끊어지게 되어 반도체 동작이 멈추게 된다.When wires and wiring connections are connected through the contact holes, metal wire particles are formed at the contact hole entrances, thereby decreasing the entrances, thereby preventing the entry of metal particles into the contact holes. Therefore, when the connection wiring in the contact hole is thin and an overload occurs during the electrical operation of the semiconductor device, the wiring is broken and the semiconductor operation is stopped.
본 발명은 이와같은 문제점을 해결하기 위하여 안출한 것으로 고온에서 알루미늄을 성장시켜 배선과 배선을 연결하여 배선의 신뢰성을 향상 시키는데 적당한 반도체 장치의 금속 배선 형성방법을 제공하는데 그 목적이 있다.An object of the present invention is to provide a method for forming a metal wiring of a semiconductor device suitable for improving the reliability of wiring by growing aluminum at high temperature and connecting wiring and wiring at high temperature.
도 1a 내지 도 1c는 종래의 반도체 장치의 금속 배선 형성방법을 나타낸 공정 단면도1A to 1C are cross-sectional views illustrating a method of forming metal wirings in a conventional semiconductor device.
도 2a 내지 도 2c는 본 발명의 반도체 장치의 금속 배선 형성방법을 나타낸 공정 단면도2A to 2C are cross-sectional views illustrating a method of forming metal wirings in a semiconductor device of the present invention.
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
20 : 기판 21 : 제 1 절연층20 substrate 21 first insulating layer
22 : 제 1 금속 배선층 23 : 포토레지스트 패턴22: first metal wiring layer 23: photoresist pattern
24 : 알루미늄층 25 : 제 2 절연층24: aluminum layer 25: second insulating layer
26 : 제 2 금속 배선층26: second metal wiring layer
상기와 같은 문제점을 해결하기 위하여 안출한 것으로 본 발명의 반도체 장치의 금속 배선 형성방법은 기판에 콘택부위가 돌출부를 갖는 제 1 배선층을 형성하는 공정과; 상기 돌출부를 제외한 기판 전면에 절연층을 형성하는 공정과; 상기 돌출부를 통해 제 1 배선층과 연결되도록 상기 절연층상에 제 2 배선층을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.In order to solve the above problems, the method for forming a metal wiring of the semiconductor device of the present invention comprises the steps of forming a first wiring layer having a contact portion of the contact portion on the substrate; Forming an insulating layer on the entire surface of the substrate except for the protrusions; And forming a second wiring layer on the insulating layer to be connected to the first wiring layer through the protrusion.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 장치의 금속 배선 형성방법에 대하여 설명하면 다음과 같다.Hereinafter, a metal wiring forming method of a semiconductor device of the present invention will be described with reference to the accompanying drawings.
도 2a 내지 도 2c는 본 발명의 반도체 장치의 금속 배선 형성방법을 나타낸 공정 단면도이다.2A to 2C are cross-sectional views illustrating a method of forming metal wirings in a semiconductor device of the present invention.
도 2a에 도시한 바와같이 반도체 기판(20)상에 제 1 절연층(21)을 형성하고, 상기 제 1 절연층(21)상에 제 1 금속 배선층(22)을 형성한다. 그리고 상기 제 1 금속 배선층(22)상에 포토레지스트를 증착하고 패터닝하여 상기 제 1 금속 배선층(22) 일정영역이 노출되도록 포토레지스트 패턴(23)을 형성한다.As shown in FIG. 2A, a first insulating layer 21 is formed on the semiconductor substrate 20, and a first metal wiring layer 22 is formed on the first insulating layer 21. A photoresist pattern 23 is formed on the first metal wiring layer 22 by depositing and patterning the photoresist to expose a predetermined region of the first metal wiring layer 22.
이어, 도 2b에 도시한 바와같이 포토레지스트 패턴(23)을 마스크로 하여 상기 노출된 제 1 금속 배선층(22)을 일정깊이로 식각한 후, 상기 포토레지스트 패턴(23)을 제거한다. 그리고 상기 제 1 금속 배선층(22)상에 고온에서 알루미늄층(24)을 형성한다.Next, as shown in FIG. 2B, the exposed first metal wiring layer 22 is etched to a predetermined depth using the photoresist pattern 23 as a mask, and then the photoresist pattern 23 is removed. The aluminum layer 24 is formed on the first metal wiring layer 22 at a high temperature.
이때, 알루미늄층(24)이 제 1 금속 배선층(22)의 핵을 중심으로 많이 형성되어 기둥모양의 알루미늄층(24)을 만든다. 여기서 알루미늄 입자들은 표면 확산에의해 핵을 중심으로 표면 장력이 최소화 하기 위해 뭉쳐서 기둥을 만든다.At this time, the aluminum layer 24 is formed around the nucleus of the first metal wiring layer 22 to form a pillar-shaped aluminum layer 24. Here, the aluminum particles are aggregated together to form pillars to minimize the surface tension around the nucleus by surface diffusion.
이어서, 도 2c에 도시한 바와같이 기둥모양의 알루미늄층(24) 표면이 노출되도록 제 2 절연층(25)을 형성하고, 상기 제 2 절연층(25)상에 기둥모양의 알루미늄층(24)과 연결 되도록 제 2 금속 배선층(26)을 형성한다.Subsequently, as illustrated in FIG. 2C, a second insulating layer 25 is formed to expose the surface of the pillar-shaped aluminum layer 24, and the pillar-shaped aluminum layer 24 is formed on the second insulating layer 25. The second metal wiring layer 26 is formed to be connected to the second metal wiring layer 26.
이상에서 설명한 바와같이 본 발명의 반도체 장치의 금속 배선 형성방법에 있어서는 다음과 같은 효과가 있다.As described above, the metal wiring forming method of the semiconductor device of the present invention has the following effects.
첫째, 배선과 배선을 연결하는 배선이 일정한 두께을 지닌 금속 기둥이므로 배선의 신뢰성이 좋아 반도체 수명이 길어진다.First, since the wiring connecting the wiring to the wiring is a metal pillar having a certain thickness, the reliability of the wiring is good and the semiconductor life is extended.
둘째, 배선과 배선의 간격 및 연결 기둥의 크기를 조절할 수 있으므로 배선과 배선간의 연결이 쉽다.Second, because the distance between the wiring and wiring and the size of the connection column can be adjusted, the connection between the wiring is easy.
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| KR1019960062246A KR100396687B1 (en) | 1996-12-06 | 1996-12-06 | Method for forming metal interconnection of semiconductor device |
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1996
- 1996-12-06 KR KR1019960062246A patent/KR100396687B1/en not_active IP Right Cessation
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