KR0179275B1 - Metal interconnector and method therefor in semiconductor device - Google Patents
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Abstract
본 발명은 반도체소자의 금속배선에 관한 것으로 배선의 저항을 감소하고 소자의 신뢰성을 향상시키는데 적당한 반도체소자의 금속배선 구조 및 형성방법을 제공하기 위한 것이다.The present invention relates to a metal wiring of a semiconductor device, and to provide a metal wiring structure and a method of forming a semiconductor device suitable for reducing the resistance of the wiring and improve the reliability of the device.
이를 위한 본 발명의 반도체소자 구조는 콘택홀을 통해 제1전도층과 연결되는 매립플러그, 기둥모양으로 상기 매립플러그와 연속막으로 형성되는 코어패턴, 상기 코어패턴을 포함한 매립플러그상부에 형성되는 제2전도층을 포함하여 이루어지고 본 발명의 반도체소자의 금속배선 형성방법은 반도체기판상에 제1전도층을 형성하는 단계, 전면에 절연막을 증착하고 상기 제1전도층과 연결되도록 콘택홀을 형성하는 단계, 전면에 코어물질을 증착하여 매립플러그 및 상기 매립플러그와 연속막의 코어패턴을 동시에 형성하는 단계, 상기 코어패턴은 포함한 매립플러그 상부에 도전성물질을 선택 증착하여 상부전도선을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.The semiconductor device structure of the present invention for this purpose is a buried plug which is connected to the first conductive layer through a contact hole, a core pattern formed of the buried plug and the continuous film in the shape of a pillar, a first formed on the buried plug including the core pattern In the method for forming a metal wiring of the semiconductor device of the present invention comprising a second conductive layer, forming a first conductive layer on a semiconductor substrate, depositing an insulating film on the front surface and forming a contact hole to be connected to the first conductive layer And depositing a core material on the entire surface to simultaneously form a buried plug and a core pattern of the buried plug and a continuous film, and selectively depositing a conductive material on the buried plug including the core pattern to form an upper conductive line. It is characterized by including the.
Description
제1도는 본 발명의 실시예 1에 따른 반도체소자의 금속배선 구조를 나타낸 단면도.1 is a cross-sectional view showing a metal wiring structure of a semiconductor device according to Embodiment 1 of the present invention.
제2도 (a)∼(e)는 본 발명의 실시예 1에 따른 반도체소자의 금속배선 형성방법을 나타낸 공정단면도．2 (a) to 2 (e) are process cross-sectional views showing a method for forming metal wirings of a semiconductor device according to Embodiment 1 of the present invention.
제3도 (a)~(f)는 본 발명의 실시예 2에 따른 반도체소자의 금속배선 형성방법을 나타낸 공정단면도.3A to 3F are cross-sectional views showing a method for forming metal wirings in a semiconductor device according to Embodiment 2 of the present invention.
제4도 (a)~(e)는 본 발명의 실시예 3에 따른 반도체소자의 금속배선 형성방법을 나타낸 공정단면도.4A to 4E are process cross-sectional views showing a method for forming metal wirings in a semiconductor device according to Embodiment 3 of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 반도체기판 2 : 하부전도선1: semiconductor substrate 2: lower conductive line
3 : 절연막 4 : 콘택홀3: insulating film 4: contact hole
5 : 코어물질 5a : 매립 플러그5: core material 5a: buried plug
6 : 제2감광막 7 : 코어패턴6: second photosensitive film 7: core pattern
8 : 상부전도선 10 : 반사방지막8 upper conductive line 10 antireflection film
본 발명은 반도체소자의 금속배선에 관한 것으로 특히 배선의 저항과 신뢰성을 개선하는데 적당하도록 한 반도체소자의 금속배선 구조 및 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to metallization of semiconductor devices, and more particularly, to a metallization structure and method for forming a semiconductor device suitable for improving resistance and reliability of wiring.
일반적으로 알루미늄과 그 합금박막은 전기 전도도가 높고 건식식각에 의한 패턴 형성이 우수하며 실리콘 산화막과의 접착성이 우수한 동시에 비교적 가격이 저렴하여 반도체 회로의 배선재료로서 널리 사용되어 왔다.In general, aluminum and its alloy thin films have been widely used as wiring materials for semiconductor circuits because of their high electrical conductivity, excellent pattern formation by dry etching, good adhesion with silicon oxide films, and relatively low cost.
그러나 집적회로의 집적도가 증가함에 따라 소자의 크기가 감소하고 배선이 미세화 다층화 되므로 토폴로지(topology)를 갖는 부분이나 콘택홀(contact hole) 또는 비아홀(via hole) 등의 내부에서 단차피복성(stepcoverage)이 중요한 문제로 대두되었다.However, as the degree of integration of integrated circuits increases, the size of the device decreases and the wiring becomes finer and multilayered, thereby increasing the step coverage within a part having a topology, a contact hole, or a via hole. This is an important issue.
즉 기존의 금속배선막 형성방법인 스퍼터링 방법을 이용하면 이와 같이 굴곡을 갖는 부분에서는 쉐도우 효과(shadow effect)에 의해 국부적으로 배선막의 두께가 얇게 형성되며 특히 종횡비가 1 이상인 접속구멍에서 더욱 심하게 나타난다.In other words, when the sputtering method, which is a conventional metal wiring film forming method, is used, the thickness of the wiring film is locally thinned by the shadow effect in the curved portion, and is particularly severe in connection holes having an aspect ratio of 1 or more.
따라서 이러한 물리적 증착방법 대신에 균일한 두께로 증착할수 있는 화학기상증착법이 도입되어 텅스텐막을 저압화학기상증착(Low Pressure Chemical Vapor Deposition)법으로 형성함으로서 단차피복성을 개선하는 연구가 진행되었으나 텅스텐 배선막은 알루미늄 배선막에 비하여 비저항이 2배 이상되므로 배선막으로서의 적용이 어려운 현실이다.Therefore, instead of the physical vapor deposition method, a chemical vapor deposition method capable of depositing a uniform thickness was introduced to form a tungsten film by a low pressure chemical vapor deposition method to improve the step coverage. Since the resistivity is more than twice that of the aluminum wiring film, it is difficult to apply it as a wiring film.
따라서 접속구멍에 매몰층(plug)을 형성하는 방법으로서의 개발이 진행되고 있다. 이에 대하여 화학기상증착법으로 알루미늄을 위주로하는 배선막을 형성하게 되면 단차피복성이 개선되는 동시에 사진식각공정(photolithography and etching)등 기존의 스퍼터링에 의한 알루미늄배선막 기술의 주변관련 공정과의 연속성을 유지할수 있으므로 유리하다.Therefore, development as a method of forming a buried layer (plug) in the connection hole is in progress. On the other hand, if the aluminum-based wiring film is formed by chemical vapor deposition, the step coverage can be improved and the continuity with the surrounding processes of the aluminum wiring film technology by conventional sputtering such as photolithography and etching can be maintained. So it is advantageous.
한편 구리(copper)는 알루미늄에 비하여 비저항이 낮고 전기적물질이동(Electromigration)이나 스트레스마이그레이션(stressmigration)특성이 우수하므로 신뢰성을 더욱 개선할수 있다.Copper, on the other hand, has a lower specific resistance than aluminum, and has excellent electromigration or stress migration characteristics, thereby improving reliability.
따라서 구리를 위주로 하는 배선타 형성기술이 연구되고 있다.Therefore, the interconnector formation technology mainly on copper is researched.
그러나 알루미늄을 식각할때 유용한 할로겐 화합물을 구리식각에 적웅할 경우에는 상기 할로겐 화합물의 증기압이 낮으므로 적용성 있는 식각비(Etch Rate)를 얻기 위해서는 조업온도를 500℃정도로 상승시켜야 한다. 따라서 구리 배선의 경우에는 식각에 의한 직접 패터닝 대신에 배선 패턴의 모양으로 기판에 트랜치를 형성하고 구리를 증착한 다음 화학기계적연마(Chemical Mechanical Polishing: CMP)법으로 에치백하여 매몰형 전도선을 형성하거나 콘택홀 또는 비아홀에 하부전도층을 결정인자(Seed)로 하여 수직성장을 통해 선택적으로 플러그를 형성하는 방법이 시도되고 있다.However, when a halogen compound useful for etching aluminum is applied to copper etching, the vapor pressure of the halogen compound is low, and thus the operating temperature must be raised to about 500 ° C. in order to obtain an applicable etching rate. Therefore, in the case of copper wiring, instead of direct patterning by etching, trenches are formed on the substrate in the form of a wiring pattern, copper is deposited, and then etched back by chemical mechanical polishing (CMP) to form an investment-type conductive line. Alternatively, a method of selectively forming a plug through vertical growth using a lower conductive layer as a seed in a contact hole or a via hole has been attempted.
미국등록 특허 4808552는 플러그 형성을 선택증착이 아닌 전면증착을 한 후 에치백(etch back)하여 형성하는 방법을 기술하였다.U.S. Patent 4808552 describes a method of forming the plug by etching back after the entire deposition rather than selective deposition.
즉, 실리콘질화막을 식각저지층으로 적용하여 콘택홀패턴과 전도선패턴의 트랜치를 형성하고 도전성물질을 화학기상증착법(CVD)을 이용하여 전면증착하고 에치백하는 방법이다. 이때 상기 콘택홀의 트랜치에는 고융점 금속인 텅스텐을 증착한다.In other words, a silicon nitride film is applied as an etch stop layer to form a trench between the contact hole pattern and the conductive line pattern, and the entire surface of the conductive material is deposited and etched back using chemical vapor deposition (CVD). In this case, a high melting point metal, tungsten, is deposited on the trench of the contact hole.
그러나 상기와 같은 종래 반도체소자의 금속배선 형성방법은 매립플러그를 전면증착에 의해 형성하므로 평탄화를 위해서는 에치백공정이 필요하여 공정이 복잡하고 매립플러그의 저항이 증가하여 소자의 신뢰성을 저하시키는 문제점이 있었다.However, since the method of forming the metal wiring of the conventional semiconductor device as described above forms the buried plug by the entire surface deposition, an etch back process is required for the planarization, which is complicated and the resistance of the buried plug increases, thereby reducing the reliability of the device. there was.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 선택증착법을 이용하여 매립플러그를 형성하므로 매립플러그의 저항을 감소시켜 소자의 신뢰성을 향상시키고 플러그 형성에 따른 시간을 효과적으로 감소시킬 수 있는 반도체소자의 금속배선구조 및 형성방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, and since the buried plug is formed using the selective deposition method, the semiconductor device can reduce the resistance of the buried plug to improve the reliability of the device and effectively reduce the time due to the plug formation. Its purpose is to provide a metallization structure and a method for forming the same.
상기의 목적을 달성하기 위한 반도체소자의 금속배선 구조는 콘택홀을 통해 제1전도층과 연결되는 매립플러그, 기둥모양으로 상기 매립플러그와 연속막으로 형성되는 코어패턴, 상기 코어패턴을 포함한 매립플러그상부에 형성되는 제2전도층을 포함하여 이루어지고 본 발명의 반도체소자의 금속배선 형성방법은 반도체기판상에 제1전도층을 형성하는 단계, 전면에 절연막을 증착하고 상기 제1전도층과 연결되도록 콘택홀을 형성하는 단계, 전면에 코어물질을 증착하여 매립플러그 및 상기 매립플러그와 연속막의 코어패턴을 동시에 형성하는 단계, 상기 코어패턴은 포함한 매립플러그 상부에 도전성물질을 선택증착하여 제2전도층을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.In order to achieve the above object, a metal wiring structure of a semiconductor device includes a buried plug connected to a first conductive layer through a contact hole, a core pattern formed of the buried plug and a continuous film in a pillar shape, and a buried plug including the core pattern. The method for forming a metal wiring of a semiconductor device according to an embodiment of the present invention includes forming a first conductive layer on a semiconductor substrate, depositing an insulating film on a front surface thereof, and connecting the first conductive layer to the first conductive layer. Forming a contact hole so that the core material is deposited on the entire surface to simultaneously form the buried plug and the core pattern of the buried plug and the continuous film; and selectively depositing a conductive material on the buried plug including the core pattern to conduct second conduction. And forming a layer.
이하 첨부된 도면을 참조하여 본 발명의 반도체소자의 금속배선 구조 및 형성방법을 설명하면 다음과 같다.Hereinafter, a metal wiring structure and a method of forming the semiconductor device of the present invention will be described with reference to the accompanying drawings.
즉 구리를 전도선으로 적용할 경우에 있어서 먼저 전도선을 위한 코어(Core)패턴을 형성한 후 구리막을 선택증착법으로 형성하여 전도선패턴을 형성하는 방법이다. 이때 상기 코어패턴은 가능한 폭에 대한 높이의 비율을 크게하며 이는 일정한 높이의 배선패턴으로 성장시키는데 걸리는 시간과 패턴사이의 간격을 유지하는데 중요한 요인이 된다. 즉, 코어패턴의 높이가 폭에 비해 높지 않을 경우에는 배선의 저항을 감소시키기 위한 선택성장시키는 시간이 길어지게 되고 그에 따라 폭방향의 성장두께가 증가하므로 인접하는 전도선과의 간격이 좁아지게 된다. 따라서 누설전류나 기생(Parasitic)캐패시턴스가 증가하게 되기 때문이다.That is, in the case of applying copper as a conductive line, first, a core pattern for the conductive line is formed, and then a copper film is formed by a selective deposition method to form a conductive line pattern. At this time, the core pattern increases the ratio of the height to the possible width, which is an important factor in maintaining the interval between the pattern and the time it takes to grow the wiring pattern of a certain height. That is, when the height of the core pattern is not high compared to the width, the selective growth time for reducing the resistance of the wiring becomes long, and the growth thickness in the width direction increases accordingly, so that the interval between adjacent conductive lines becomes narrow. This is because leakage current and parasitic capacitance increase.
한편 코어패턴은 알루미늄과 같이 직접 식각이 가능한 도전성물질을 이용하게 되므로 구리막에 비하여 비저항이 높으나 선택성장이 종료된 구리막의 면적에 비하면 코어패턴이 차지하는 면적의 비율이 매우 작으므로 비저항의 증가는 문제되지 않는다.On the other hand, since the core pattern is made of a conductive material that can be directly etched, such as aluminum, the resistivity is higher than that of the copper film. It doesn't work.
제1도는 본 발명의 실시예 1에 따른 반도체소자의 금속배선 구조를 나타낸 구조단면도이고 제2도 (a)∼(e)는 본 발명의 실시예 1에 따른 반도체소자의 금속배선 형성방법을 나타낸 공정단면도이다.1 is a structural cross-sectional view showing a metal wiring structure of a semiconductor device according to Embodiment 1 of the present invention, and FIGS. 2A to 2E show a method for forming metal wiring of a semiconductor device according to Embodiment 1 of the present invention. Process cross section.
먼저 본 발명의 반도체소자의 금속배선 구조는 제1도에서와 같이 절연막을 통해 하부 전도선과 연결되는 매립플러그, 기둥모양으로 상기 매립플러그와 연속막으로 형성되는 코어패턴, 상기 코어패턴을 포함하여 매립플러그 상부에 선택증착되어 형성되는 상부전도선 물질을 포함하여 이루어진다.First, the metal wiring structure of the semiconductor device of the present invention includes a buried plug connected to the lower conductive line through the insulating film as shown in FIG. 1, a core pattern formed of the buried plug and a continuous film in a pillar shape, and the buried plug including the core pattern. And an upper conductive material formed by selective deposition on the plug.
상기의 구조를 갖는 본 발명의 반도체소자의 금속배선 형성방법은 제2도 (a)에서와 같이 반도체기판(1)상에 하부전도선(2)을 형성하고 상기 하부전도선(2)을 포함한 전면에 전기적 절연을 위한 절연막(3)을 증착한다.In the method of forming a metal wiring of the semiconductor device of the present invention having the above structure, the lower conductive line 2 is formed on the semiconductor substrate 1 and the lower conductive line 2 is formed as shown in FIG. An insulating film 3 for electrical insulation is deposited on the entire surface.
이어 상기 절연막(3)상부에 제1감광막(도시하지않음)을 도포한 후 사진석판술 및 식각공정을 통해 상기 하부전도선(2)의 표면이 노출되도록 상기 절연막(3)을 선택적으로 제거하여 상기 하부전도선(2)과 후 공정에서 형성될 상부전도선과의 전기적연결을 위한 콘택홀(4)을 형성한다.Subsequently, a first photoresist film (not shown) is applied on the insulating film 3, and then the insulating film 3 is selectively removed to expose the surface of the lower conductive line 2 through photolithography and etching. A contact hole 4 for electrical connection between the lower conductive line 2 and the upper conductive line to be formed in a later process is formed.
제2도 (b)에서와 같이 전면에 화학적기상증착법으로 코어(Core)물질(5)을 증착한다. 이때 상기 코어물질(5)은 알루미늄이나 텅스텐등의 금속 또는 금속화합물을 사용한다.As shown in FIG. 2 (b), the core material 5 is deposited on the entire surface by chemical vapor deposition. At this time, the core material 5 uses a metal or metal compound such as aluminum or tungsten.
이어 제2도 (c)에서와 같이 상기 코어물질(5)상부에 제2감광막(6)을 도포한 후 코어패턴 형성을 위해 상기 제2감광막(6)을 패터닝한다.Subsequently, as shown in FIG. 2C, the second photoresist film 6 is coated on the core material 5, and then the second photoresist film 6 is patterned to form a core pattern.
그리고 제2도 (d)에서와 같이 상기 제2감광막(6)패턴을 마스크로 이용하여 상기 코어물질(5)을 선택적으로 제거하므로서 코어패턴(7)을 형성한다.As shown in FIG. 2 (d), the core pattern 5 is formed by selectively removing the core material 5 using the second photoresist film 6 as a mask.
이때 상기 코어패턴(7)은 상기 콘택홀(4)에 매립된 코어물질(5a)(이하, 매립플러그라 칭함)상부에 형성된다. 또한 상기 코어패턴(7)은 폭에 대한 높이의 비율이 크도록 형성한다.In this case, the core pattern 7 is formed on the core material 5a (hereinafter referred to as a buried plug) embedded in the contact hole 4. In addition, the core pattern 7 is formed such that a ratio of height to width is large.
이어서 제2도 (e)에서와 같이 상기 코어패턴(7)의 저항을 감소시키기 위해 화학적기상증착법으로 도전성물질을 선택적으로 증착하여 상부전도선(8)을 형성한다.Subsequently, as shown in FIG. 2E, the conductive material is selectively deposited by chemical vapor deposition to reduce the resistance of the core pattern 7 to form the upper conductive line 8.
한편 제3도(a)∼(f)는 본 발명의 실시예 2에 따른 반도체소자의 금속배선 형성방법을 나타낸 공정단면도이다.3 (a) to 3 (f) are process cross-sectional views showing a method for forming metal wirings of a semiconductor device according to Embodiment 2 of the present invention.
즉 제3도 (a)에서와 같이 반도체기판(11)상에 하부전도선(12)을 형성하고 상기 하부전도선(12)을 포함한 전면에 전기적 절연을 위한 절연막(13)을 증착한다.That is, as shown in FIG. 3A, a lower conductive line 12 is formed on the semiconductor substrate 11, and an insulating layer 13 for electrical insulation is deposited on the entire surface including the lower conductive line 12.
이어 상기 절연막(13)상부에 제1감광막(도시하지않음)을 도포한 후 사진석판술 및 식각공정을 통해 상기 하부전도선(12)의 표면이 노출되도록 상기 절연막(13)을 선택적으로 제거하여 상기 하부선도선(12)과 후 공정에서 형성될 상부전도선과의 전기적연결을 위한 콘택홀(14)을 형성한다.Subsequently, after the first photoresist film (not shown) is applied on the insulating film 13, the insulating film 13 is selectively removed to expose the surface of the lower conductive line 12 through photolithography and etching. A contact hole 14 for electrical connection between the lower lead line 12 and the upper lead line to be formed in a later process is formed.
제3도 (b)에서와 같이 전면에 화학적기상증착법으로 코어(Core)물질(15)을 증착한 후 상기 코어물질(15)상부에 반사방지막(16)을 형성한다. 이때 상기 코어물질(15)은 알루미늄이나 텅스텐등의 금속 또는 금속화합물을 사용한다.As shown in FIG. 3 (b), the core material 15 is deposited on the entire surface by chemical vapor deposition, and then the anti-reflection film 16 is formed on the core material 15. At this time, the core material 15 uses a metal or metal compound such as aluminum or tungsten.
제3도 (c)에서와 같이 상기 반사방지막(16)상부에 제2감광막(17)을 도포한 후 코어패턴을 위해 상기 제2감광막(17)을 패터닝한다.As shown in FIG. 3 (c), the second photoresist film 17 is coated on the antireflection film 16, and then the second photoresist film 17 is patterned for the core pattern.
그리고 상기 제2감광막(17)패턴을 마스크로 이용하여 상기 반사방지막(16)과 코어물질(15)을 선택적으로 제거한다.The anti-reflection film 16 and the core material 15 are selectively removed using the second photoresist film 17 as a mask.
이어 제3도 (d)에서와 같이 상기 제2감광막(17)을 제거한 후 제2도 (e)에서와 같이 상기 반사방지막(16)과 코어물질(15)을 등방성 플라즈마 식각을 통해 보다 얇은 기둥모양의 코어패턴(15a)을 형성한다. 이때 상기 코어물질(15)을 식각할때 상기 매립플러그도 함께 식각된다.Subsequently, the second photoresist film 17 is removed as shown in FIG. 3 (d), and then the antireflection film 16 and the core material 15 are thinner by isotropic plasma etching as shown in FIG. 2 (e). A core pattern 15a of the shape is formed. At this time, when the core material 15 is etched, the buried plug is also etched.
그리고 제3도 (f)에서와 같이 상기 코어패턴(15a)의 저항을 감소시키기 위해 화학적기상증착법으로 도전성물질을 선택적으로 증착하여 상부전도선(18)을 형성한다.As shown in FIG. 3 (f), the conductive material is selectively deposited by chemical vapor deposition to reduce the resistance of the core pattern 15a to form the upper conductive line 18.
이어 제4도 (a)∼(e)는 본 발명의 실시예 3에 따른 반도체소자의 금속배선 형성방법을 나타낸 공정단면도이다.4A to 4E are process cross-sectional views showing a method for forming metal wirings of a semiconductor device according to Embodiment 3 of the present invention.
실시예 3에 따른 반도체소자의 금속배선 형성방법은 매립플러그와 코어물질이 서로다른 물질로서 형성되는 경우로서 코어물질을 알루미늄이나 그 합금막을 사용함에 있어서 코어패턴 형성시 매립플러그의 손상을 방지하기 위한 것이다.In the method of forming a metal wiring of a semiconductor device according to the third embodiment, the buried plug and the core material are formed as different materials to prevent damage of the buried plug when the core pattern is formed by using aluminum or its alloy film as the core material. will be.
즉, 제4도 (a)에서와 같이 반도체기판(21)상에 하부전도선(22)을 형성하고 상기 하부전도선(22)을 포함한 전면에 전기적 절연을 위한 절연막(23)을 형성한다. 그리고 상기 절연막(23)상부에 제1감광막(도시하지않음)을 도포한 후 패터닝하여 상기 하부전도선(22)의 표면이 노출되도록 상기 절연막(23)을 선택적으로 제거하여 후 공정에서 형성될 상부전도선(22)과의 전기적연결을 위한 콘택홀(24)을 형성한다.That is, as shown in FIG. 4A, a lower conductive line 22 is formed on the semiconductor substrate 21, and an insulating film 23 for electrical insulation is formed on the entire surface including the lower conductive line 22. The first photoresist film (not shown) is applied on the insulating film 23, and then patterned to selectively remove the insulating film 23 so that the surface of the lower conductive line 22 is exposed. A contact hole 24 for forming an electrical connection with the conductive line 22 is formed.
이어 제4도 (b)에서와 같이 상기 콘택홀(24) 내부에 화학적기상증착법을 이용한 전면증착 및 선택증착하여 플러그물질(25)을 형성한다. 이때 상기 플러그물질은 텅스텐을 사용한다.Subsequently, as shown in FIG. 4 (b), the plug material 25 is formed by full deposition and selective deposition using chemical vapor deposition in the contact hole 24. At this time, the plug material uses tungsten.
이어서 제4도 (c)에서와 같이 전면에 코어물질(26)을 증착하고 상기 코어물질(26)상부에 제2감광막(27)을 도포한 후 패터닝한다. 그리고 제4도 (d)에서와 같이 상기 제2감광막(27)패턴을 마스크로 하여 상기 코어물질(26)을 등방성 플러즈마 식각을 이용하여 코어패턴(26a)을 형성한다. 이때 상기 코어물질(26)식각시 상기 매립플러그의 표면이 노출되더라도 매립플러그는 식각되지 않는다. 이는 상기 매립플러그와 코어물질의 식각선택비가 다르기 때문이다.Subsequently, as shown in FIG. 4C, the core material 26 is deposited on the entire surface, and the second photoresist layer 27 is coated on the core material 26 and then patterned. As shown in FIG. 4 (d), the core pattern 26a is formed using the core material 26 using isotropic plasma etching using the second photoresist layer 27 as a mask. In this case, the buried plug is not etched even when the surface of the buried plug is exposed when the core material 26 is etched. This is because the etching selectivity of the buried plug and the core material is different.
이어 제4도 (e)에서와 같이 상기 제2감광막(27)패턴을 제거한후 코어패턴(26a)의 저항을 감소시키기 위해 화학적기상증착법(Chemical Vapor Deposition:CVD)으로 도전성물질을 선택적으로 증착하여 상부전도선(28)을 형성한다.Subsequently, after removing the second photoresist layer 27 pattern as shown in FIG. 4 (e), the conductive material is selectively deposited by chemical vapor deposition (CVD) to reduce the resistance of the core pattern 26a. An upper conductive line 28 is formed.
이상 상술한 바와같이 본 발명의 반도체소자의 금속배선 구조 및 형성방법은 폭에 따른 높이의 비율을 크게 한 코어패턴을 이용하여 전도선을 형성하므로 매립플러그의 저항을 감소시켜 소자의 신뢰성을 향상시키고 선택성장에 소요되는 시간을 최소화 할 수 있는 효과가 있다.As described above, the metallization structure and the formation method of the semiconductor device of the present invention form a conductive line using a core pattern having a large ratio of height to width, thereby reducing the resistance of the buried plug to improve the reliability of the device. It has the effect of minimizing the time required for selective growth.
Claims (11)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960003473A KR0179275B1 (en) | 1996-02-13 | 1996-02-13 | Metal interconnector and method therefor in semiconductor device |
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| KR1019960003473A KR0179275B1 (en) | 1996-02-13 | 1996-02-13 | Metal interconnector and method therefor in semiconductor device |
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| KR1019960003473A KR0179275B1 (en) | 1996-02-13 | 1996-02-13 | Metal interconnector and method therefor in semiconductor device |
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-
1996
- 1996-02-13 KR KR1019960003473A patent/KR0179275B1/en not_active IP Right Cessation
Also Published As
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| KR970063488A (en) | 1997-09-12 |
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