KR100422608B1 - 적층칩패키지 - Google Patents

적층칩패키지 Download PDF

Info

Publication number
KR100422608B1
KR100422608B1 KR1019970018062A KR19970018062A KR100422608B1 KR 100422608 B1 KR100422608 B1 KR 100422608B1 KR 1019970018062 A KR1019970018062 A KR 1019970018062A KR 19970018062 A KR19970018062 A KR 19970018062A KR 100422608 B1 KR100422608 B1 KR 100422608B1
Authority
KR
South Korea
Prior art keywords
semiconductor chip
lead
chip package
package
bonding
Prior art date
Application number
KR1019970018062A
Other languages
English (en)
Other versions
KR19980082949A (ko
Inventor
조민교
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1019970018062A priority Critical patent/KR100422608B1/ko
Publication of KR19980082949A publication Critical patent/KR19980082949A/ko
Application granted granted Critical
Publication of KR100422608B1 publication Critical patent/KR100422608B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Geometry (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 발명은 적층 칩 패키지에 관한 것이다. 복수 개의 본딩 패드를 갖는 반도체 칩, 리드의 내측 말단부가 철(凸)자 형상을 갖고 있으며 마주보는 내측 리드간 소정의 공간을 갖는 리드 프레임, 반도체 칩을 고정시켜주기 위하여 리드 말단부의 두께가 얇아진 부분의 하면과 반도체 칩의 하면에 부착되는 절연성 접착 테이프, 본딩 패드와 상기 리드 프레임을 전기적으로 연결하는 본딩 와이어, 및 리드 프레임의 측면이 노출되도록 하며 외부로부터의 환경을 보호하기 위한 수지 봉지재를 갖는 수직으로 적층된 복수의 단위 반도체 칩 패키지; 단위 반도체 칩 패키지의 각각의 리드에 부착되어 수직으로 전기적인 연결을 이루도록 하는 접합 수단;을 포함하는 것을 특징으로 하는 적층 칩 패키지를 제공함으로써, 종래 적층 칩 패키지보다 수직 높이를 감소시켜 패키지 크기 감소를 가능하게 하고, 리드의 굴곡 공정 등과 같은 공정이 생략될 수 있어 그 제조 공정을 진행하는 것이 용이해져 생산에 소요되는 시간을 절약할 수 있을 뿐만 아니라 비용 절감의 효과를 볼 수 있어, 생산성을 향상시키는 효과가 있다.

Description

적층 칩 패키지{Stack chip package}
본 발명은 적층 칩 패키지에 관한 것으로, 더욱 상세하게는 리드의 내측 말단 부분이 철(凸)자 형상을 갖는 단위 반도체 칩 패키지를 이용함으로써, 적층 칩 패키지의 크기를 감소시킬 수 있는 적층 칩 패키지에 관한 것이다.
반도체 소자의 발달과 함께 반도체 소자의 패키징(packaging) 기술은 소형화 및 박형화로 진행되고 있으며, 기능적인 측면에서는 다기능화되고 있다. 특히 메모리 반도체 칩의 경우에 용량이 점점 증가함에 따라 반도체 칩의 크기가 점점 증가하고 있는 추세에 따라서 여러 형태의 반도체 칩 패키지가 개발 적용되고 있다. 특히 단위 반도체 칩 패키지 적층 기술을 이용하여 고밀도화시킨 적층 칩 패키지의 개발도 진행되고 있다. 이러한 적층 칩 패키지의 일 실시예를 소개하면 다음과 같다.
도 1은 종래 기술에 의한 적층 칩 패키지를 나타낸 단면도이다.
도 1을 참조하면, 종래 기술에 의한 적층 칩 패키지(200)는 단위 반도체 칩 패키지(100) 복수 개, 예컨대 4개가 적층되어 있는 구조를 갖고 있다. 적층 칩 패키지(200)의 각 단위 반도체 칩 패키지(100)는 반도체 칩(110)의 하면과 다이패드(120)의 상면이 접착제(도시 안됨)에 의해 접착되어 있고, 그 반도체 칩(110)상에 형성된 본딩패드(도시 안됨)와 그에 대응되는 내부리드(130)가 금선(145)에 의해 전기적으로 연결되어 있으며, 내부리드(130)와 일체형으로 형성된 외부리드(140)가 "J"자 형상을 갖고 있고, 반도체 칩(110)과 다이패드(120)와 내부리드(130)들이 성형 수지(180)에 의해 봉지되어 있는 구조이다. 단위 반도체 칩 패키지(100)들은 외부리드(140)들이 전도성 접착제(190)에 의해 접합되어 전기적으로 연결되어 있다.
그런데, 반도체 칩의 크기가 커지면 패키지의 크기를 증가시키기 않고서는 패키지의 신뢰성을 확보하기가 매우 어렵다. 따라서, 단위 반도체 칩 패키지의 크기가 증가되고 그에 따라 적층 칩 패키지의 크기도 증가하며 적층 면적도 증가하게 된다. 즉, 패키지 및 기판의 경박단소화에 역행하게 되는 것이다.
따라서 본 발명의 목적은 반도체 칩 패키지의 크기를 증가시키지 않으면서도 기존의 적층 칩 패키지가 가지고 있는 여러 장점들을 제공해 주는 적층 칩 패키지를 제공하는 데 있다.
도 1은 종래 기술에 따른 적층 칩 패키지의 일 실시예를 나타낸 단면도.
도 2내지 도 5는 본 발명에 따른 적층 칩 패키지에 사용되는 단위 반도체 칩 패키지의 제조 공정도.
도 6은 본 발명에 따른 적층 칩 패키지의 일 실시예를 나타낸 단면도.
도 7은 본 발명에 따른 적층 칩 패키지의 다른 실시예를 나타낸 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
10,110 : 반도체 칩 11 : 본딩 패드
20 : 리드 프레임 21 : 리드
30 : 절연성 접착 필름 32,145 : 본딩 와이어
34 : 수지 봉지재 36,190 : 솔더
40 ; 절단 장치 50,100 : 단위 반도체 칩 패키지
60 : 절연층 70,200 : 적층 칩 패키지
130 : 내부 리드 140 : 외부 리드
상기 목적을 달성하기 위한 본 발명에 따른 적층 칩 패키지는 복수 개의 본딩 패드를 갖는 반도체 칩, 리드의 내측 말단부가 철(凸)자 형상을 갖고 있으며 마주보는 내측 리드간 소정의 공간을 갖는 리드 프레임, 반도체 칩을 고정시켜주기 위하여 리드 말단부의 두께가 얇아진 부분의 하면과 반도체 칩의 하면에 부착되는 절연성 접착 테이프, 본딩 패드와 상기 리드 프레임을 전기적으로 연결하는 본딩 와이어, 및 리드 프레임의 측면이 노출되도록 하며 외부로부터의 환경을 보호하기 위한 수지 봉지재를 갖는 수직으로 적층된 복수의 단위 반도체 칩 패키지; 단위 반도체 칩 패키지의 각각의 리드에 부착되어 수직으로 전기적인 연결을 이루도록 하는 접합 수단;을 포함하는 것을 특징으로 한다.
이하 첨부 도면을 참조하여 본 발명에 따른 적층 칩 패키지를 보다 상세하게설명하고자 한다.
도 2내지 도 5는 본 발명에 따른 적층 칩 패키지에 사용되는 단위 반도체 칩 패키지의 제조 공정도이다.
본 발명에 따른 적층 칩 패키지를 구현하기 위한 단위 반도체 칩 패키지는 다음과 같이 제조된다. 도 2내조 도 5를 참조하기로 한다. 먼저, 복수의 본딩 패드(11)를 갖는 반도체 칩(10)과 리드(21)의 내측 말단이 철(凸)자 형상을 갖는 리드 프레임(20)을 준비한다. 철(凸)자 형상의 리드(21)를 갖는 리드 프레임(20)은 일반적인 리드 프레임에 대한 하프-에칭(half-etching)법 또는 기계적인 펀칭법 등을 진행하여 만들어질 수 있다.
그리고, 일반적인 리드 온 칩(lead on chip) 기술에서 사용되는 절연성의 접착 필름(30)을 반도체 칩(10)의 하면과 리드(21)의 내측 말단의 하면에 부착시킴으로써 반도체 칩(10)을 리드(21)에 고정시킨다. 이때, 절연성 접착 필름(30)과 부착되는 리드(21)부분은 철(凸)자 형상에서 두께가 감소된 부분이다. 반도체 칩(10)이 리드(21)에 고정되면, 금선과 같은 전도성의 금속선인 본딩 와이어(32)를 본딩 패드(11)와 리드(21)에 각각 접합시켜 전기적으로 상호 연결시킨다.
그리고, 와이어 본딩된 부분과 반도체 칩(10)을 감싸도록 하여 에폭시 성형수지와 같은 수지 봉지재(34)로 봉지한다. 다음에, 절단 장치(40)를 이용하여 리드(21)를 절단한다. 이 절단되고 남은 리드(21) 부분이 외부 접속 단자의 역할을 하게 된다. 절단까지 완료되면, 단위 반도체 칩 패키지(50)의 제조가 완료된다.
도 6은 본 발명에 따른 적층 칩 패키지의 일 실시예를 나타낸 단면도이고,도 7은 본 발명에 따른 적층 칩 패키지의 다른 실시예를 나타낸 단면도이다.
도 6과 도 7을 참조하면, 상기한 작업에 의해 제조되는 단위 반도체 칩 패키지(50)를 이용하여 적층 칩 패키지(70)를 제조하기 위해, 동일한 기능의 단위 반도체 칩 패키지(50)를 수직으로 적층하는 작업을 진행하게 된다. 준비된 단위 반도체 칩 패키지(50)의 리드(21) 하면에 리플로우 솔더링(reflow soldering)을 위해 접합수단인 솔더(solder;36)를 도포하고, 이 단위 반도체 칩 패키지(50)들을 리드(21)와 리드(21)가 전기적으로 연결되도록 하여 수직으로 적층한다. 이러한 상태를 유지하기 위하여 소정의 치공구를 이용하여 적층된 상태를 고정시킨 후에 리플로우 퍼니스(reflow furnace)를 통과시켜 리플로우하므로써, 외부 단자인 리드(21)를 상하로 전기적으로 상호 연결되는 상태를 만들어 주면 적층 칩 패키지(70)가 된다. 리드와 리드의 접합부분에는 저융점 금속(Sn, Solder Alloy 등)을 미리 도금하여 상하 단위 반도체 칩 패키지의 접합부가 저온에서 직접 리플로우 솔더링 될 수 있도록 하거나, 솔더 볼을 이용할 수 있다.
이상과 같은 적층 칩 패키지는 각각의 단위 반도체 칩 패키지의 리드 상하면에 외부 단자 역할을 하는 수단들을 선택적 또는 모두 형성시켜 줄 수 있기 때문에 적층하기에 용이하고, 적층 칩 패키지를 구성한 다음에라도 리드 상하면을 이용하여 테스트가 가능하게 된다. 만약, 최상층의 단위 반도체 칩 패키지의 경우 리드가 노출되어 전기적인 단락의 가능성이 있을 경우에는 도 7에서와 같이 적층 칩 패키지(70)의 리드를 보호하도록 리드(21) 외벽에 절연층(60)이 형성된 구조를 갖도록 하는 것도 가능하다.
이상과 같은 적층 칩 패키지는 종래에 적층 칩 패키지를 제조하기 위하여 단위 반도체 칩 패키지의 리드들을 수직으로 전기적으로 연결할 때, 리드가 "J"자 형상 등으로 굴곡되어 상하 접합되었기 때문에 수직 높이가 상승되었으나, 리드가 굴곡된 부분이 없고, 또한 리드 내측 말단부가 철(凸)자 형상을 갖고 있음으로 해서 리드 하면보다 내측에서 반도체 칩의 실장이 일어나기 때문에 수직 높이가 크게 감소될 수 있다. 또한, 리드들이 외부로 노출되어 있기 때문에 열 방출 또는 방열 효과가 우수하다. 전체적인 리드의 길이도 축소되어 전기적 경로가 짧아지기 때문에 전기적 특성이 향상되어 고속 소자에 실장할 수도 있게 된다.
따라서 본 발명에 의한 적층 칩 패키지 구조에 따르면, 종래 적층 칩 패키지보다 수직 높이를 감소시켜 패키지 크기 감소를 가능하게 하고, 리드의 굴곡 공정 등과 같은 공정이 생략될 수 있어 그 제조 공정을 진행하는 것이 용이해져 생산에 소요되는 시간을 절약할 수 있을 뿐만 아니라 비용 절감의 효과를 볼 수 있어, 생산성을 향상시킬 수 있는 이점(利點)이 있다.

Claims (2)

  1. 복수 개의 본딩 패드를 갖는 반도체 칩, 리드의 내측 말단부가 철(凸)자 형상을 갖고 있으며 마주보는 내측 리드간 소정의 공간을 갖는 리드 프레임, 상기 반도체 칩을 고정시켜주기 위하여 상기 리드 말단부의 두께가 얇아진 부분을 하면과 상기 반도체 칩의 하면에 부착되는 절연성 접착 테이프, 상기 본딩 패드와 상기 리드 프레임을 전기적으로 연결하는 본딩 와이어, 및 상기 리드 프레임의 측면이 노출되도록 하며 외부로부터의 환경을 보호하기 위한 수지 봉지재를 갖는 수직으로 적층된 복수의 단위 반도체 칩 패키지; 상기 단위 반도체 칩 패키지의 각각의 리드에 부착되어 수직으로 전기적인 연결을 이루도록 하는 접합 수단;을 포함하는 것을 특징으로 하는 적층 칩 패키지.
  2. 제 1항에 있어서, 상기 접합 수단이 솔더인 것을 특징으로 하는 적층 칩 패키지.
KR1019970018062A 1997-05-10 1997-05-10 적층칩패키지 KR100422608B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970018062A KR100422608B1 (ko) 1997-05-10 1997-05-10 적층칩패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970018062A KR100422608B1 (ko) 1997-05-10 1997-05-10 적층칩패키지

Publications (2)

Publication Number Publication Date
KR19980082949A KR19980082949A (ko) 1998-12-05
KR100422608B1 true KR100422608B1 (ko) 2004-06-04

Family

ID=37329089

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970018062A KR100422608B1 (ko) 1997-05-10 1997-05-10 적층칩패키지

Country Status (1)

Country Link
KR (1) KR100422608B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100344927B1 (ko) 1999-09-27 2002-07-19 삼성전자 주식회사 적층 패키지 및 그의 제조 방법
KR100401145B1 (ko) * 2000-11-02 2003-10-10 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조방법
KR20030054589A (ko) * 2001-12-26 2003-07-02 동부전자 주식회사 반도체 장치의 멀티 칩 모듈 구조 및 그 제조방법
KR101115586B1 (ko) * 2010-11-25 2012-03-05 하나 마이크론(주) 반도체 패키지 및 이의 제조 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60194548A (ja) * 1984-03-16 1985-10-03 Nec Corp チツプキヤリヤ
JPH02134859A (ja) * 1988-11-16 1990-05-23 Hitachi Ltd マルチチップ半導体装置とその製造方法
JPH0430561A (ja) * 1990-05-28 1992-02-03 Hitachi Ltd 半導体集積回路装置およびその実装構造
JPH0637248A (ja) * 1992-05-26 1994-02-10 Motorola Inc 積み重ね半導体マルチチップモジュールおよびその製造方法
JPH0851127A (ja) * 1994-06-09 1996-02-20 Samsung Electron Co Ltd 積層半導体パッケージ
US5579207A (en) * 1994-10-20 1996-11-26 Hughes Electronics Three-dimensional integrated circuit stacking

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60194548A (ja) * 1984-03-16 1985-10-03 Nec Corp チツプキヤリヤ
JPH02134859A (ja) * 1988-11-16 1990-05-23 Hitachi Ltd マルチチップ半導体装置とその製造方法
JPH0430561A (ja) * 1990-05-28 1992-02-03 Hitachi Ltd 半導体集積回路装置およびその実装構造
JPH0637248A (ja) * 1992-05-26 1994-02-10 Motorola Inc 積み重ね半導体マルチチップモジュールおよびその製造方法
JPH0851127A (ja) * 1994-06-09 1996-02-20 Samsung Electron Co Ltd 積層半導体パッケージ
US5579207A (en) * 1994-10-20 1996-11-26 Hughes Electronics Three-dimensional integrated circuit stacking

Also Published As

Publication number Publication date
KR19980082949A (ko) 1998-12-05

Similar Documents

Publication Publication Date Title
US7723839B2 (en) Semiconductor device, stacked semiconductor device, and manufacturing method for semiconductor device
US6864566B2 (en) Duel die package
US6753599B2 (en) Semiconductor package and mounting structure on substrate thereof and stack structure thereof
US7834469B2 (en) Stacked type chip package structure including a chip package and a chip that are stacked on a lead frame
KR20030018642A (ko) 스택 칩 모듈
US7173341B2 (en) High performance thermally enhanced package and method of fabricating the same
KR100391094B1 (ko) 듀얼 다이 패키지와 그 제조 방법
KR100422608B1 (ko) 적층칩패키지
KR100788341B1 (ko) 칩 적층형 반도체 패키지
KR100437821B1 (ko) 반도체 패키지 및 그 제조방법
KR100726762B1 (ko) 반도체 리드프레임과 이를 채용한 반도체 패키지
KR100639700B1 (ko) 칩 스케일 적층 칩 패키지
KR100340862B1 (ko) 스택패키지및그의제조방법
KR20050000972A (ko) 칩 스택 패키지
KR100379092B1 (ko) 반도체패키지 및 그 제조 방법
KR100566780B1 (ko) 적층형 멀티 칩 패키지 제조 방법 및 이를 이용한 적층형 멀티 칩 패키지
KR19990026494A (ko) 듀얼 적층패키지 및 그 제조방법
KR100351925B1 (ko) 적층형 반도체 패키지
KR20040013736A (ko) 반도체 패키지 제조방법
KR20030055834A (ko) 리드프레임을 이용하는 볼 그리드 어레이형 반도체 칩패키지와 적층 패키지
JPH07326690A (ja) 半導体装置用パッケージおよび半導体装置
KR19980034119A (ko) 반도체 칩 적층형 패키지
JPH06244313A (ja) 半導体パッケージ及び実装方法
KR20010060875A (ko) 듀얼 다이 패키지
KR20010018965A (ko) 멀티 칩 패키지 실장 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080303

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee