KR100386203B1 - 전기광학장치및그제조방법 - Google Patents

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Abstract

높은 개구 비율을 갖는 액티브 매트릭스 액정 디스플레이가 제공된다. 유기 수지 재료 또는 무기 재료로 이루어진 절연 층(dielectric layer)을 통해 블랙 매트릭스(black matrix)와 픽셀(pixel) 전극 사이에 보유 캐패시터(retaining capacitor)가 생성된다. TFT를 덮는 이러한 블랙 매트릭스의 영역은 전부 사용된다. 그러므로, 이전보다 더 넓은 영역이 영상을 디스플레이하는데 사용될 수 있다. 본 발명에서는 다른 절연 층간의 상대 유전 상수의 차이가 사용된다. 그러므로, 기생 용량(parasitic capacitance)을 고려할 필요없이 보유 캐패시터가 생성될 수 있다.

Description

전기 광학 장치 및 그 제조 방법{Electro-optical device and Method of fabricating same}
발명의 분야
본 발명은 결정체 실리콘 막으로 구성되고 세어 장치들로 동작하는 반도체 장치들을 포함하는 액정 디스플레이 구조에 관한 것으로, 특히 액티브 매트릭스 액정 디스플레이에서 픽셀 영역들의 구조에 관한 것이다.
종래 기술의 설명
최근에는 액티브 매트릭스 액정 디스플레이들에 대한 요구가 증가되기 때문에 값싼 유리 기판들에 박막 트랜지스터들(TFTs)을 제조하는 기술이 빠르게 발전되고 있다.
액티브 매트릭스 액정 디스플레이에는 수 백만 개의 픽셀들이 행들과 열들로 배열된다. 이러한 픽셀들 각각에는 적어도 하나의 TFT가 배치된다. 각 픽셀 전극에 인가 및 인출되는 전하는 TFT의 스위칭 기능에 의해 제어된다.
한 종류의 캐패시터를 형성하기 위해서는 각 픽셀 전극과 카운터 전극간에 액정 재료가 샌드위치형으로 배치된다. 따라서, 액정 재료의 전기 광학적 특성은 TFT에 의해 캐피시터에 인가 및 인출되는 전하의 이동을 제어함으로서 변화될 수 있다. 따라서, 액정 패널을 통해 전달되는 광이 제어될 수 있다. 그 결과, 영상이 디스플레이될 수 있다.
이러한 구조의 캐패시터에서, 유지되는 전압은 누설 및 다른 원인으로 점차 감하된다. 이는 액정 재료의 전기 광학적 특성을 변화시켜 디스플레이되는 영상의콘트라스트를 손상시킨다.
따라서, 보유 캐패시터(retaining capacitor)라 칭하여지는 분리 캐패시터를 액정 재료를 구성하는 캐패시터와 직렬로 놓는 것이 일반적이다. 이는 누설 등으로 인한 액정 재료를 구성하는 캐패시터로부터 손실된 전하를 보충한다.
종래 기술의 액티브 매트릭스 액정 디스플레이 중 픽셀 영역들의 구조가 도 1A에 도시되는데, 여기서 게이트 선들(101) 및 게이트 선들에 평행하게 뻗어나가는 캐패시터선들(102)은 매트릭스와 같이 데이터 선들(103)과 교차된다. 픽셀 전극들(104)은 이러한 선들으로 둘러싸인 영역들 내부(이후 픽셀 영역들이라 칭함)에 배치된다. 캐패시터선들(102)과 픽셀 전극들(104)은 다른 레벨들에 위치하고 제 1 및 제 2 층간 절연 막들(interlayer dielectric films)을 통해 서로 겹쳐져, 보유 캐패시터들을 형성한다.
반도체층(105)은 TFT의 액티브 층을 형성한다. 데이터 선들 및 픽셀 전극들에 대한 접점들은 각각 (106)과 (107)로 나타내진다.
도 1A에서, 직각으로 서로 교차하는 게이트 선들(101)과 데이터 선들(103)로 둘러싸인 픽셀 영역들은 영상을 디스플레이하는 동작을 한다. 이러한 픽셀 영역의 면적은 가능한 클 것을 요구한다.
도 1A에 도시된 구조에서, 상기 영역들 내에 캐패시터 선들(102)을 형성하는 것이 필수적이다. 따라서, 이는 픽셀 영역을 좁게 만든다. 즉, 종래 구조는 개구 비율을 낮추는 단점을 갖는다.
또한, 도 1A에 도시된 바와 같이, 픽셀 전극들(104)은 게이트 선들(101)이나데이터 선들(103)과 겹치지 않도록 형성된다. 그렇지 않은 경우, 기생 캐패시턴스(parasitic capacitance)가 발생되어 액정 디스플레이에 악영향을 준다. 예를 들면, 액정 디스플레이의 동작 속도가 느려진다.
전압이 인가될 때, 픽셀 전극들(104)의 모서리들이 전기장을 방해하여 영상의 흐릿해짐과 같이 디스플레이된 영상을 변형시킨다. 그러므로, 모서리들은 관찰 필드 밖에 위치한다. 즉, 모서리들을 마스크하기 위한 몇몇 고안이 필요하다.
더욱이, TFT의 액티브 층을 형성하는 반도체층(105)은 다음의 이유로 외부 광에 대해 차폐될 필요가 있다. 광이 반도체층에 부딪치면, 광여기 상태로 인해 도전성이 변한다.
이러한 광 차폐를 제공하기 위해, TFT 기판이나 카운터 기판 상에 블랙 매트릭스(black matrix)(BM)가 일반적으로 형성된다. 블랙 매트릭스가 배치될 때 관찰 필드내의 영역이 도 1B에 도시된다.
도 1B를 참조하면, 게이트 선들(101), 캐패시터 선들(102), 데이터 선들(103), 및 반도체층(105) 모두가 관찰 필드 내에 놓이지 않도록 블랙 매트릭스로 덮힌다. 결과적으로, (108)로 표시된 영역이 실효 영상 디스플레이 영역이다.
상술된 바와 같이, 캐패시터 선들(102)은 픽셀 영역을 과도하게 좁히게 되어 개구 비율을 악화시킨다.
본 발명의 요약
본 발명은 상기 종래 기술의 문제점을 해결하기 위한 기술을 제공하도록 의도된다. 즉, 본 발명의 목적은 높은 개구 비율을 갖는 픽셀 영역들을 제조하는 기술을 제공하는 것이다.
본 발명은 동일한 기판 상에 행들과 열들로 배열된 게이트 선들과 데이터 선들, 상기 게이트선들 및 상기 게이트 선들의 교차점들에 위치하는 픽셀 전극들, 및 픽셀 전극들과 연결된 TFT들을 갖는 액정 디스플레이를 제공한다. 액정 디스플레이는 게이트 선들을 덮는 제 1 층간 절연 막, 데이터 선들을 덮기 위해 LPD(liquid phase deposition)에 의해 형성된 제 2 층간 절연 막, 제 2 층간 절연 막을 통해 TFT에 걸쳐 형성된 블랙 매트릭스, 블랙 매트릭스를 덮도록 LPD로 형성된 제 3 층간 절연 막, 및 제 3 층간 절연 막에 형성된 픽셀 전극들을 구비한다. 보유 캐패시턴스는 제 3 층간 절연 막을 통해 각 픽셀 전극과 블랙 매트릭스 사이에 생성된다.
또한, 본 발명은 동일한 기판 상에 행들과 열들로 배열된 게이트 선들과 데이터 선들, 게이트 선들 및 게이트 선들의 교차점들에 위치하는 픽셀 전극들, 및 픽셀 전극들과 연결된 TFT들을 갖는 액정 디스플레이를 제공한다. 액정 디스플레이는 게이트 선들을 덮는 제 1 층간 절연 막, 데이터 선들을 덮기 위해, LPD(liquid phase deposition)에 의해 형성된 제 2 층간 절연 막, 제 2 층간 절연 막을 통해 TFT, 게이트 선들, 및 데이터 선들에 걸쳐 형성된 블랙 매트릭스, 블랙 매트릭스를 덮도록 LPD로 형성된 제 3 층간 절연 막, 및 제 3 층간 절연 막에 형성된 픽셀 전극을 구비한다. 보유 캐패시턴스는 제 3 층간 절연 막을 통해 각 픽셀 전극과 블랙 매트릭스 사이에 생긴다. 제 2 층간 절연 막은 하나 이상의 유기 수지 재료층으로 구성된다. 제 3 층간 절연 막은 하나 이상의 유기 수지 재료 또는 무기 재료층으로구성된다. 제 3 층간 절연 막은 제 2 층간 절연 막보다 큰 상대 유전 상수를 갖는다.
더욱이, 본 발명은 동일한 기판 상에 행들과 열들로 배열된 게이트 선들과 데이터 선들, 게이트 선들 및 데이터 선들의 교차점들에 배치되는 픽셀 전극들, 및 픽셀 전극들과 연결된 TFT들을 갖는 액정 디스플레이를 제조하는 방법을 제공한다. 이 방법은 게이트 선들을 덮는 제 1 층간 절연 막을 형성하는 단계, 데이터 선들을 덮도록 LPD에 의해 유기 수지 재료로 제 2 층간 절연 막을 형성하는 단계, 제 2 층간 절연 막에 걸쳐 재료로 블랙 매트릭스 막을 형성하는 단계, 블랙 매트릭스 막을 덮도록 LPD에 의해 유기 수지 재료 또는 무기 재료로 제 3 층간 절연 막을 형성하는 단계, 제 2 및 제 3 막에 접점 홀들(contact holes)을 형성하는 단계, 및 제 3 층간 절연 막 상에 투명 도전 막으로 픽셀 전극을 형성하는 단계를 구비한다. 보유 캐패시턴스는 제 3 층간 절연 막을 통해 각 픽셀 전극과 블랙 매트릭스 사이에 형성된다.
본래, 블랙 매트릭스 막은 광차단 층으로 동작한다. 본 발명은 블랙 매트릭스 막이 또한 보유 캐패시터를 생성하는 전극을 형성하도록 동작하는 것을 특징으로 한다. 본 발명의 또 다른 특성에서, 층간 절연 막은 LPD에 의해 유기 수지 재료로 형성되는데, 이는 또한 액체 위상 퇴적 또는 스핀 코팅(spin coating)으로 공지된다.
도 2A는 본 발명에 따라 제조된 액정 디스플레이에서 픽셀 영역의 상면도이다. 이 도면에서는 영상 신호를 전달하기 위한 데이터 선들(202)과 게이트 전극으로부터 확장된 게이트 선들(201)이 도시된다.
게이트 선들(201)과 데이터 선들(202)은 동일한 기판 상에서 행들과 열들로 배열된다. TFT는 이러한 두 종류의 선들의 교차점에 배치된다. 반도체층(203)은 이러한 TFT의 액티브 층을 형성한다.
블랙 매트릭스(204)는 차폐하도록 게이트 선들(201), 데이터 선들(202), 및 반도체층(203)에 걸쳐 배치된다. 데이터 선들(202)은 0.1 내지 5.0μm의 두께를 갖는 제 2 층간 절연 막에 의해 블랙 매트릭스(204)로부터 전기적으로 절연된다. 이 제 2 층간 절연 막은 LPD에 의해 유기 수지 재료로 형성된 하나 이상의 층으로 구성된다.
픽셀 전극들(205)은 하나 이상의 유기 수지 재료 또는 무기 재료의 층으로 구성된 제 3 층간 절연 막을 통해 블랙 매트릭스(204)에 위에 형성된다. 제 3 층간 절연 막은 LPD에 의해 0.1 내지 0.3μm의 두께로 형성된다.
이러한 구조에서, 픽셀 전극(205)과 블랙 매트릭스(204)는 다른 레벨에 있고 영역(206)에서 제 3 층간 절연 막을 통해 서로 겹치므로, 캐패시턴스를 형성한다. 본 발명에서 이러한 캐패시턴스는 보유 캐패시터로 사용된다.
본 발명의 한 주요 특징에서, 제 3 층간 절연 층은 제 2 층간 절연 층보다 더 큰 상대 유전 상수를 갖는다. 제 2 및 제 3 층간 절연 층의 상대 유전 상수간의 차이가 증가함에 따라, 더 바람직한 결과가 발생한다.
제 2 층간 절연 막은 약 2.0 내지 4.0의 더 작은 상대 유전 상수를 갖고 제 3 층간 절연 막은 3.0 내지 30, 양호하게 대략 5 내지 20인 더 큰 상대 유전 상수를 갖는 것으로 가정된다. 약 5 내지 20의 상대 유전 상수를 갖는 재료의 전형적인 예는 SOG, BSG, 및 PSG로 구성된 산화 실리콘 기본의 절연 막을 포함한다.
상술된 구조의 이점이 다음에 간략하게 설명된다. 각 게이트 선들(201) 및 데이터 선들(202)과 블랙 매트릭스(204)간에 형성된 기생 용량은 제 2 층간 절연막의 상대 유전 상수를 줄임으로서 최소로 감소될 수 있다.
더욱이, 블랙 매트릭스(204)와 픽셀 전극(205)간에 생성된 보유 캐패시터의 캐패시턴스는 제 3 층간 절연 막의 상대 유전 상수를 증가시킴로써 증가될 수 있다.
따라서, 제 2 및 제 3 층간 절연 막들이 같은 재료로 이루어지면, 기생 용량들은 감소될 수 있고, 보유 캐패시터들은 이들 두 개의 절연 막이 서로 다른 상대 유전 상수를 가지게 함으로써 증가될 수 있다.
상술된 바와 같은 본 발명의 구조는 이후 양호한 실시예와 연관되어 더 상세히 설명된다.
도 1A 및 도 1B는 액정 디스플레이에서 픽셀 영역의 구성을 설명하는 도면.
도 2A 및 도 2B는 액정 디스플레이에서 픽셀 영역의 구성을 설명하는 도면.
도 3A 내지 도 3D는 픽셀 TFT를 제조하는 처리 순차를 설명하는 도면.
도 4A 및 도 4B는 픽셀 TFT를 제조하는 처리 순차를 설명하는 도면.
도 5는 액정 디스플레이에서 픽셀 영역의 구성을 설명하는 도면.
도 6은 액정 디스플레이에서 픽셀 영역의 구성을 설명하는 도면.
도 7A 및 도 7B는 액정 디스플레이에서 보조 캐패시터의 구성을 설명하는 도면.
도 8A 내지 도 8C는 후면측 노출 방법을 설명하는 도면.
♥도면의 주요 부분에 대한 부호의 설명 ♥
101, 201 : 게이트 선들 102 : 캐패시터 선들
103, 202 : 데이터 선들 104, 205 : 픽셀 전극
105, 203, 302 : 반도체 층 204 : 블랙 매트릭스
301 : 유리 기판 303 : 실리콘 막
실시예1
본 실시예는 도 2A에 도시된 구조를 갖는 픽셀 영역이 본 발명을 사용해 제조된 예를 나타낸다. 블랙 매트릭스와 픽셀 전극에 의해 보유 캐패시터를 생성하는 기술이 상세하게 설명된다.
도 3A 내지 도 3D는 도 2A에 도시된 픽셀 영역을 형성하는 픽셀 TFT를 제조하기 위한 처리 과정 순차를 설명한다. 유리 기판(301)은 버퍼층(buffer layer)으로 2000Å의 두께를 갖는 절연 막을 갖는다. 먼저, 기판 상에는 비결정질의 실리콘막(도시되지 않은)이 200 내지 500Å의 두께로 형성된다. 절연 막은 플라스마(plasma) CVD, LPCVD, 스퍼터링(sputtering), 또는 다른 방법에 의해 산화 실리콘(SiO2), 질산화 실리콘(SiOXNY), 질화 실리콘(SiN), 또는 다른 재료로부터 형성된다.
이때, 비결정질의 실리콘 막(도시되지 않은)은 가열이나 가열 냉각 또는 둘 모두를 이용해 결정화된다. 결정화를 증진시키기 위한 재료 소자가 부가되어 결정화가 효과적으로 실행된다.
결정화가 완료되면, 결정화된 실리콘 막(도시되지 않은)은 1200Å의 두께를 갖는 산화 실리콘 막(303)의 형성으로 이어지는 반도체층(302)의 아일랜드(island)를 형성하도록 패터닝된다. 이 산화 실리콘 막(303)은 나중에 게이트 절연 막으로 동작한다. 물론, 막(303)은 질산화 실리콘이나 질화 실리콘으로 구성될 수 있다.
이어서, 2000 내지 2500Å의 두께로 도전성 코팅(coating)(304)이 주어진다. 본 실시예에서는 0.2% 무게의 스칸듐을 포함하는 알루미늄 막이 코팅(304)으로 사용된다. 스칸듐은 열처리나 다른 처리 단계 동안 알루미늄 표면상에 만들어지게 되는 둔덕, 차로, 및 다른 돌출을 억제하는 동작을 한다. 이 알루미늄 막(304)은 나중에 게이트 전극으로 동작한다.
이러한 방법으로 도 3A에 도시된 상태가 얻어진다. 이때, 양극화는 양극으로 알루미늄 막(304)을 이용해 전해 용액 내에서 이루어진다. 전해 용액은 pH가 6.92로 조절되도록 3% 타르타르산의 에틸렌 글리콜 용액을 암모니아수로 중화함으로서 주어진다.
백금 음극이 사용된다. 5mA의 전류가 흐른다. 전압은 10V까지 증가된다.
이러한 방법으로 조밀하고 얇은 양극 산화 막(도시되지 않은)이 형성된다. 이러한 양극 산화 막은 알루미늄 막(304)이 패터닝될 때 나중에 퇴적되는 포토레지스트(photoresist)에 대한 부착을 개선하도록 동작한다. 막의 두께는 전압 인가 시간을 제어함으로서 제어될 수 있다.
이어서, 알루미늄 막(304)이 게이트 전극(도시되지 않은)을 형성하도록 패터닝된다. 그러나, 게이트 전극으로 실제 동작하는 것은 양극 산화 단계(추후 기술될)를 통과한 후에 최종적으로 남는 재료의 벌크(bulk) 부분임을 알 수 있다.
이어서, 다공질의 양극 산화 막(305)(도 3B)을 형성하도록 2차 양극화가 실행된다. 3% 옥살산의 수용액이 전해 용액으로 사용된다. 백금 음극이 사용된다. 2 내지 3mA의 전류가 흐른다. 전압은 8V까지 증가된다.
이때, 양극화는 기판에 평행한 방향으로 진행된다. 다공질의 양극 산화 막(305)의 길이는 전압 응용 시간을 제어함으로서 제어될 수 있다.
알루미늄 막을 패터닝하는데 사용된 포토레지스트(도시되지 않은)는 제 3 양극화의 실행으로 이어지는 독점 스트립핑(stripping) 용액으로 제거된다. 그래서, 도 3B에 도시된 상태가 얻어진다.
이때, 사용된 전해 용액은 pH가 6.92로 조절되도록 3% 타르타르산의 에틸렌글리콜 용액을 암모니아수로 중화함으로서 주어진다. 백금 음극이 사용된다. 5 내지 6mA의 전류가 흐른다. 전압은 40 내지 100V까지 증가된다.
이때 형성된 양극 산화 막(306)은 매우 조밀하고 거칠다. 그러므로, 이러한 막은 도핑 단계와 같은 순차적인 처리 단계에서 열과 손상에 대해 게이트 전극(307)을 보호한다. 산화 막(306)의 두께는 500 내지 1500Å이다.
도펀트(dopant)는 이온 도핑에 의해 반도체층의 아일랜드(302)로 주입된다. N-채널 TFT가 제조되는 경우, P+ 이온이 도펀트로 제안된다. P-채널 TFT가 제조되는 경우에는 B+ 이온이 도펀트로 주어진다.
도 3B의 상태하에서, 1차 이온 주입이 실행된다. 본 실시예에서는 P+ 이온이 1 x 1015atoms/cm2의 선량(dose)으로 80kV의 가속 전압에서 주입된다.
그 결과로, 소스/드레인 영역이 되는 영역 (308) 및 (309)가 자기 정렬 기술로 형성되고, 게이트 전극(307) 및 다공질의 양극 산화 막(305)이 마스크(mask)로 사용된다(도 3C).
도 3C에 도시된 바와 같이, 다공질의 양극 산화 막(305)이 제거된다. 2차 이온 주입은 P+ 이온을 이용해 80kV의 가속 전압에서 1 x 1014atoms/cm2의 선량으로 행해진다.
게이트 전극(307)은 마스크로 동작된다. 소스 영역(308)과 드레인 영역(309)보다 더 낮은 도핑 레벨로 가볍게 도핑된 영역 (310) 및 (311)은 자기 정렬 기술로 형성된다.
동시에, 게이트 전극(307)하에는 즉시 도펀트가 전혀 주입되지 않기 때문에TFT의 채널로 동작하는 영역(312)이 자기 정렬 기술로 형성된다.
가볍게 도핑된 영역(LDD 영역이라 칭하여지는)(311)은 채널 영역(312)과 드레인 영역(309) 사이의 고전기장의 확장을 억제하도록 동작한다.
KrF 엑시머 레이저(excimer laser)광은 주입된 P+ 이온을 활성화하도록 200 내지 300 mJ/cm2의 에너지 밀도로 조사된다. 활성화는 또한 300 내지 450℃에서 2시간동안 열 가열 냉각 처리함으로서 실행될 수 있다. 레이저 가열 냉각 및 열 가열 냉각 처리가 접합되어(조합되어) 사용될 수 있다.
이어서, 플라스마 CVD에 의해 제 1 층간 절연 막(313)이 형성된다. 이 막(313)은 산화 실리콘, 질산화 실리콘, 질화 실리콘, 또는 다른 재료로 구성될 수 있다. 두께는 0.5 내지 1.0μm이다.
제 1 절연 막(313)을 형성한 후에 접점 홀이 소스 영역(308)에 형성되고, 알루미늄 막(도시되지 않은)이 3000Å의 두께로 퇴적된다. 이 알루미늄 막(도시되지 않은)은 소스 전극(314)을 형성하도록 패터닝된다(도 3D).
소스 전극(314)을 덮도록 제 2 층간 절연 막(315)이 0.1 내지 5.0μm의 두께로 형성된다. 본 실시예에서는 두께가 1.5μm이다. 이러한 제 2 층간 절연 막(315)은 유기 수지 재료로 구성된다. 본 실시예에서는 2.8의 상대 유전 상수를 갖는 투명 폴리이미드(polyimide)가 LPD에 의해 유기 수지 재료로 퇴적된다.
이러한 유기 수지 재료가 LPD에 의해 퇴적되므로, 코팅이 쉽게 형성될 수 있다. 더욱이, 큰 막 두께가 용이하게 얻어진다. 제 2 층간 절연 막은 장치 토포그래피(topography)로 인한 불규칙성을 완화시킨다. 결과적으로, 뛰어난 표면의 평평함이 이루어질 수 있다.
예를 들면 2.1 내지 2.2의 더 작은 상대 유전 상수를 갖는 플루오르 기본의 수지 재료를 사용하는 것이 가능하다. 이러한 경우, 블랙 매트릭스(나중에 형성되는)와 소스/게이트 상호 연결 사이의 기생 용량이 보다 효과적으로 줄어들 수 있다.
제 2 층간 절연 막(315)에는 블랙 매트릭스(316)로 티타늄 막이 1000Å의 두께로 퇴적된다. 물론, 크롬이나 알루미늄과 같은 다른 금속의 막이 사용될 수 있다(도 4A).
도 4A의 상태를 얻은 후에 블랙 매트릭스(316)를 덮도록 제 3 층간 절연 막(317)이 0.1 내지 0.3μm의 두께로 형성된다. 제 3 층간 절연 막(317)은 유기 수지 재료로 구성되지만, 제 3 층간 절연 막(317)은 제 2 층간 절연 막(315)보다 더 큰 상대 유전 상수를 갖는 것이 중요하다. 본 발명에서는 4.1의 상대 유전 상수를 갖는 투명 폴리이미드가 LPD에 의해 퇴적된다.
제 3 층간 절연 막(317)의 재료는 유기 수지에 제한되지 않는다. 더 큰 상대 유전 상수를 갖는 무기질 절연 막이 또한 사용될 수도 있다. 양호하게, LPD에 의해 퇴적될 수 있는 산화 실리콘 기본의 절연 막이 이러한 무기질 절연 막으로 사용된다. 이 경우에는 약 5 내지 20의 매우 큰 상대 유전 상수가 얻어질 수 있다.
드레인 영역(309)과의 연결을 허용하도록 접점 홀이 형성된다. ITO 등의 투명 도전 막으로 구성된 픽셀 전극(318)이 형성된다. 픽셀 전극(318)의 두께는 1000내지 1200Å이다. 이러한 픽셀 전극은 구현가능한 최대 면적에서 블랙 매트릭스(316)와 겹치도록 배열된다.
이러한 경우, 제 3 층간 절연 막(317)의 표면은 아주 좋은 상태의 평평함을 나타낸다. 그러므로, 형성된 픽셀 전극(318)도 또한 아주 좋은 상태의 평평함을 나타낸다. 이는 셀(cell)의 조립 동안의 불충분한 러빙(rubbing)과 액정으로 인가되는 전기장의 방해를 제거한다.
도 4B에 도시된 픽셀 TFT는 기술된 바와 같은 처리 단계를 통해 제조된다. 이때, 도 4B에서 점선들로 둘러싸인 픽셀 TFT 영역(319)은 도 2B에서 (206)으로 나타내진 영역에 대응한다. 즉, 이 영역(319)은 전하를 보유하도록 동작한다. 이 보유 캐패시터의 캐패시턴스는 제 3 층간 절연 막(317)의 상대 유전 상수에 비례하고 막 두께에 반비례한다.
픽셀 전극(318)에서 픽셀 TFT에 걸쳐 보유 캐패시터를 생성하지 않는 드레인 전극(309)과의 접점의 우측에 위치하는 영역(도 4B)은 영상이 디스플레이되는 픽셀 영역까지 확장된다.
보유 캐패시턴스는 블랙 매트릭스(316)가 픽셀 전극(318)과 겹치는 모든 영역(도 4B에 도시된 영역(319)을 포함하는)에서 생성된다. 이러한 영역은 블랙 매트릭스(204)가 픽셀 전극(205)과 겹치는 도 2B의 영역에 대응한다.
그러므로, 원하는 캐패시턴스를 갖는 보유 캐패시터는 제 3 층간 절연 막(317)의 두께 및 상대 유전 상수뿐만 아니라 픽셀 전극(318)과 겹치는 블랙 매트릭스(316)의 면적을 계산함으로서 설계될 수 있다.
제 2 층간 절연 막(315)은 작은 상대 유전 상수를 갖고, 두께는 0.1 내지 5.0 ㎛로 크게 설정될 수 있다. 결과적으로, 블랙 매트릭스(316)와 게이트 및 데이터 선들 사이에 생성되는 기생 용량은 무시할 수 있는 레벨로 감소될 수 있다.
이러한 구조는 종래 캐패시턴스 선들을 제거한다. 블랙 매트릭스를 이용하여 보유 캐패시터가 형성될 수 있다. 이를 위해 다음의 요구 사항이 만족되어야 한다:
(1) 최소의 상대 유전 상수를 갖는 절연 막이 제 2 층간 절연 막으로 사용된다. 이 막의 두께는 크게 설정된다.
(2) 최대의 상대 유전 상수를 갖는 절연 막이 제 3 층간 절연 막으로 사용된다. 이 막의 두께는 작게 설정된다.
상술된 구조의 장점으로 인해, 개구 비율을 희생시키지 않고 기생 용량을 억제하면서 최소의 필요한 캐패시턴스를 갖는 보유 캐패시터가 생성될 수 있다.
비록 본 실시예에서는 설명되지 않았지만, 구동기 회로가 같은 기판 상에 설치되는 경우 구동기 TFT와 픽셀 TFT는 동시에 제조된다. 예를 들어, 구동기 회로가 본 실시예에서와 같이 액티브 매트릭스 액정 디스플레이에 결합된다고 고려하면, CMOS 구조, 즉 상보적으로 조합된 N- 및 P-채널 TFT가 구동기 회로로 사용된다. 본 실시예에서 설명된 바와 같은 픽셀 TFT는 픽셀 영역에 배치된다.
본 발명이 이러한 액정 디스플레이에 적용되는 경우에는 9 또는 10 패턴 마스크를 필요로 한다. 그러므로, 처리 과정이 복잡하지 않다.
상술된 구동기 TFT는 픽셀 TFT의 제조에서 사용된 것과 같은 처리 단계로 제조된다. 그러나, 픽셀 전극은 필요하지 않다. 구동기 TFT는 도 3D에서의 소스 전극과 동시에 드레인 전극을 제조함으로서 완성된다.
실시예2
본 실시예는 블랙 매트릭스가 TFT 위에만 형성되는 점에서 도2에 도시된 구성과 다르다. 본 실시예의 가장 큰 특성은 블랙 매트릭스가 게이트 선들 및 데이터 선들에 의해 대체되는 것이다.
도 5에 도시된 구성에서는 게이트 선들(501), 데이터 선들(502), TFT의 액티브 층을 형성하는 반도체층(503), 블랙 매트릭스(504), 픽셀 전극(505), 및 반도체층(503)과 픽셀 전극들(505)간의 접점(506)이 도시된다.
본 실시예에서는 픽셀 전극(505)의 모서리가 게이트 선들(501) 및 데이터 선들(502)과 겹치는 것을 알 수 있다. 이러한 경우, 일반적으로 게이트 선들(501)과 픽셀 전극(505)의 사이와, 데이터 선들(502)과 픽셀 전극(505)의 사이에 생성되는 기생 용량은 문제점을 제공한다.
본 실시예에서는 각 기생 캐패시터(parasitic capacitance)의 절연 층으로 동작하는 제 2 층간 절연 막(315)이 작은 상대 유전 상수를 갖는 재료로 구성된다. 더욱이, 제 2 층간 절연 막은 두껍게 구성될 수 있다. 그러므로, 기생 용량은 악영향이 발생되지 않는 레벨로 감소될 수 있다.
보유 캐패시턴스는 제 3 층간 절연 막(317)을 통해 블랙 매트릭스(504)와 픽셀 전극(505) 사이에 생성된다. 상술된 바와 같이, 제 3 층간 절연 막(317)은 0.1 내지 0.3 ㎛로 얇고 제 2 층간 절연 막(315)보다 더 큰 상대 유전 상수를 갖는다. 결과적으로, 캐패시턴스는 보유 캐패시턴스로 동작하기에 충분할 정도로 크다.
블랙 매트릭스(504)가 안쪽으로 픽셀 영역을 좁히지 않으므로, 더 높은 개구 비율이 이루어질 수 있다.
실시예3
본 실시예에서는 실시예1에서 제 2 또는 제 3 층간 절연 막을 제조하는데 사용된 LPD(liquid phase deposition)이 설명된다. LPD는 유기 수지 재료 또는 무기 재료를 용매에 녹이고, 처리되는 기판에 결과의 용액을 인가하고, 또한 인가된 용액에 열을 가함으로써 원하는 막을 얻는 수단이다. 픽셀 TFT와 구동기 TFT를 제조하는 처리 순차는 이미 실시예1에서 설명되었으므로 여기서는 설명되지 않는다.
LPD에 의해 막이 형성되는 방법이 이후 간략하게 설명된다. 이후 기술되는 설명에서, 막은 무기 재료인 산화 실리콘 기본의 재료(SiOx)로 구성된다. 무기 재료막의 또 다른 예는 3.2 내지 3.3의 상대 유전 상수를 갖는 SiOF이다. 2.8 내지 3.4의 상대 유전 상수를 갖는 투명 폴리이미드가 유기 수지 재료로 사용될 수 있다.
먼저, H2SiF6용액이 용매로 주어진다. SiO2:xH2O가 용액에 부가되고 3시간 동안 젓는다. 이때, 처리 온도는 30℃를 유지한다. 이어서, 용액은 필터를 통과하고 원하는 농도를 얻도록 조절된다. 조절이 완료되면, 용액은 50℃에 이를 때까지 욕조 등으로 데워지면서 저어진다.
이러한 방법으로 인가되는 용액의 준비가 이루어진다 예를 들어, H3BO3가 이 용액에 부가되면, B+ 이온을 포함하는 산화 실리콘 기본의 막(소위 BSG로 구성된 막)이 형성될 수 있다.
상술된 과정으로 준비된 용액에 처리되는 기판을 담근 후, 기판을 DI수(정제수)에서 헹구고 말리거나 열을 가하면 막이 완성된다. 산화 실리콘 기본의 절연 막은 약 5 내지 20의 큰 유전 상수를 갖는 재료를 포함한다. 이러한 재료가 제 3 층간 절연 막으로 사용되면, 더 큰 캐패시턴스를 갖는 보조 캐패시터들이 보장될 수 있다.
유기 수지 재료가 인가되어야 하면, 원하는 인가될 용액이 준비되고, 막을 형성하도록 LPD에 의해 용액이 인가된다. 막이 유기 수지 재료로부터 형성되는 경우, 용액은 처리되는 기판에 인가되고 기판은 스핀너(spinner) 상에 유지된다. 이 스핀너는 2000 rpm으로 회전된다. 막은 질을 개선하도록 300℃에서 30분 동안 열이 가해지거나 소결 처리된다.
LPD가 사용되는 경우, 원하는 막은 상술된 바와 같이 비교적 쉽게 제조될 수 있다. 즉, 작업 처리량이 상당히 개선될 수 있다. 막의 두께는 침전 시간 (스핀너가 사용되는 경우에는 회전 속도 등) 또는 용액의 농도에 의해 의지대로 조절될 수 있으므로, 두껍고 평평한 막이 용이하게 형성될 수 있다.
제 3 층간 절연 막을 형성하는데 CVD가 사용되는 경우에는 제 2 층간 절연막을 형성하는 유기 수지 재료가 노출되면서 기판이 CVD 챔버(chamber)에 놓이는 것이 이어진다. 이는 유기 재료로 인해 챔버 내부에 오염을 초래하여 바람직하지 않은 결과를 낳게되는 경향이 있다. 그러나, 제 3 층간 절연 막이 LPD에 의해 형성되면 이러한 문제점은 피하게 된다.
실시예4
본 실시예에서는 본 발명에 따른 보유 캐패시턴스(여기서 제 1 보유 캐패시턴스라 칭하여지는)에 부가하여 제 2 보유 캐패시턴스가 사용된다. 이러한 제 2 보유 캐패시턴스는 본 연구를 근거로 발명되었다.
이러한 제 2 보유 캐패시턴스는 제 1 층간 절연 막을 통해 게이트 선들과 픽셀 전극에 의해 형성된다. 이는 도 6을 참조로 상세히 설명된다.
도 6은 본 발명에 따른 제 1 보유 캐패시턴스(점선들(601)로 둘러싸인 영역)와 본 발명에 따른 상기의 제 2 보유 캐패시턴스(점선들(602)로 둘러싸인 영역)가 접합(조합)되어 사용되는 픽셀 영역의 상면도이다.
이 도면에서는 게이트 선들(603), 데이터 선들(604), 및 TFT의 액티브 층을 형성하는 반도체층(605)이 도시된다.
제 1 보유 캐패시턴스(601)에 대한 제조 순차는 실시예1에서 이미 설명되었다. 제 2 보유 캐패시턴스(602)에 대한 처리 순차는 도7을 참조로 간략하게 설명된다. TFT를 형성하는 부분은 실시예1에서 대응하는 부분과 유사하므로, 이후 상세히 설명되지 않는다. 요구되는 부분만이 실시예1에서 사용되는 것과 같은 참조 번호로 표시된다.
도 7A 및 도 7B는 도 6의 점선들 A-A'을 따라 취해진 단면도이다.
실시예1의 처리 순차는 제 3 층간 절연 막이 형성될 때까지 실행되므로, 도 7A에 도시된 상태가 얻어진다. 티타늄 막(606)이 블랙 매트릭스를 형성한다. 게이트 선들(603)은 게이트 전극들(307)로부터 연장된다.
이러한 조건하에서, 제 1 층간 절연 막(313), 제 2 층간 절연 막(315), 및제 3 층간 절연 막(317)이 게이트선들(603)상에 적층된다. 게이트 선들(603) 위에 놓인 제 3 층간 절연 막(317)과 제 2 층간 절연 막(315)은 윈도우 홀(window hole)을 형성하도록 에칭되어 픽셀 전극(607)을 생성한다. 인접한 픽셀 영역에 배열된 픽셀 전극의 모서리는 (608)로 나타내진다.
이때, 제 1 보유 캐패시턴스(601)가 제 3 층간 절연 막(317)을 통해 블랙 매트릭스(606)과 픽셀 전극(607) 사이에 형성된다. 제 2 보유 캐패시턴스(602)는 게이트 선들(603)과 픽셀 전극(607) 사이에서 제 1 층간 절연 막(313)을 통해 게이트 선들(603)에 걸쳐 형성된다.
제 2 보유 캐패시턴스(602)는 작은 상대 유전 상수와 큰 막 두께를 갖는 제 2 층간 절연 막(315)에서 벗어난다. 그러므로, 제 1 층간 절연 층(313)만이 절연 층으로 사용될 수 있다. 그래서, 제 1 층간 절연 막(313)으로서 큰 상대 유전 상수의 재료를 선택하고 막 두께를 감소시킴으로서 충분한 캐패시턴스를 갖는 보유 캐패시터가 형성될 수 있다.
더욱이, 본 실시예에서는 게이트 선들(603)과 데이터 선들(604)이 실시예2에서 이미 설명된 바와 같이 블랙 매트릭스로 사용될 수 있다. 실시예2와 다르게, 블랙 매트릭스와 픽셀 전극으로 형성된 제 1 보유 캐패시턴스에 부가하여 게이트 선들과 픽셀 전극으로 형성된 제 2 보유 캐패시턴스가 형성된다. 그러므로, 충분한 캐패시턴스가 보장될 수 있다.
설명된 바와 같이, 충분한 캐패시턴스의 보유 캐패시터가 생성될 수 있다. 더욱이, 높은 개구 비율의 픽셀 영역이 이루어질 수 있다.
실시예5
본 실시예는 픽셀 전극을 제조하는데 후방 노출법이 사용되는 것을 제외하면 실시예1 또는 실시예4와 유사하다. 이는 도 8A 내지 도 8C를 참조로 설명된다.
실시예1의 처리 순차는 제 3 층간 절연 막이 형성될 때까지 실행된다. 픽셀 전극이 되는 ITO막은 제 3 층간 절연 막에 퇴적된다. ITO막은 벗겨질 때(peeled) 노출 영역이 뒤에 남는 것을 특징으로 하는 음의 레지스트 마스크(negative resist mask)로 패터닝된다.
후면이 광에 노출된 상태가 도 8A 내지 도 8C를 참조로 설명되는데, 여기서는 게이트 선들(또는 데이터 선들)(801), 제 2 층간 절연 막(802), 및 블랙 매트릭스(803)가 도시된다. 블랙 매트릭스(803)는 제 2 층간 절연 막(802)에 의해 게이트 선들(801)으로부터 전기적으로 고립된다.
블랙 매트릭스(803)는 제 3 층간 절연 막(804)으로 덮힌다. 픽셀 전극이 되는 ITO막(805)은 제 3 층간 절연 막(804) 상에 퇴적된다. 상술된 음의 레지스트 마스크는 (806)으로 나타내진다(도 8A).
이러한 조건하에서, 노출 방사(807)가 조사된다. 도 8B에 도시된 바와 같이, 레지스트 마스크(806)는 노출되어 현상된다. 레지스트 마스크(806) 중 노출 방사(807)로 조사된 영역들(808)은 나중의 인장 단계(peeling step) 동안 뒤에 남을 것이다. 노출 방사(807)로 조사되지 않은 영역들(809)은 인장 단계에 의해 벗겨지게 된다.
본 실시예에서는 보조 캐패시터가 되는 영역이 광의 회절을 이용해 보장되는것을 알 수 있다. 본 실시예에서와 같이 후면 노출이 실제로 행해질 때, 방사는 블랙 매트릭스(803)의 후방측에 이르러 블랙 매트릭스(803)보다 더 좁은 영역(809)을 만들게 된다.
또한, 본 발명에서는 제 3 층간 절연 막(805)이 0.1 내지 0.3 ㎛로 얇다. 그러므로, 회절된 광의 스캐터링(scattering)이 방지된다. 그렇지 않은 경우 영역(808)과 (809)간의 경계가 번지게 된다. 부가하여, 영역(809)은 균일한 폭을 갖게 된다.
노출후, 노출되지 않은 영역(809)은 독점 스트립핑 용액(proprietary stripping solution) 등으로 제거된다. 노출되어 남겨진 영역(808)을 마스크로 이용하여 ITO막이 에칭되므로, 도 8C에 도시된 상태를 얻게 된다.
도 8C에서, 패터닝된 ITO막(810)은 픽셀 전극으로 동작한다. 블랙 매트릭스(803)와 픽셀 전극(810)은 제 3 층간 절연 막(805)을 통해 영역(811)과 겹치므로, 보조 캐패시턴스로 동작하는 영역을 생성한다. 이러한 영역(811)의 폭은 블랙 매트릭스(803)와 영역(809)간의 폭 차이에 대응한다.
이러한 방법으로 형성되고 보조 캐패시턴스로 동작하는 영역(811)은 후면 노출에 의한 자기 정렬 기술에 의해 형성된다. 더욱이, 이는 상술된 이유로 블랙 매트릭스(803)의 반대 끝부분에서 정확히 같은 폭으로 형성된다. 즉, 보조 캐패시터의 캐패시턴스에서의 변화가 제거될 수 있다.
실시예6
본 실시예는 본 발명을 비결정체 및 슈퍼-멀티도메인(super-multidomain) AMLCD에 적용한 예이다. 이러한 경우에는 액정 재료로 널리 사용되는 TN 재료에 광학적 활성 재료가 부가된다. 그래서, 러빙(rubbing) 단계가 불필요하게 된다.
실시예7
본 실시예는 본 발명을 전계 효과 모드 액정 디스플레이에 적용한 예이다. 이러한 모드는 5개의 모드로 분류될 수 있다: TN(twisted-nematic) 모드, STN(supertwisted nematic) 모드, ECB(electric field control birefringence) 모드, PC(phase transition) 모드, 및 GH(guest-host) 모드.
이러한 동작 모드는 작은 전력량만을 소모한다. 또한, 더 낮은 구동 전압이 사용된다. 그러므로, 이러한 동작 모드는 저전력 소모로 특징화된다. 이러한 특성때문에, 가장 널리 수용되어 사용된다.
실시예8
본 실시예는 본 발명을 동적 산란(dynamic scattering) 모드 액정 디스플레이에 적용한 예이다. 이러한 모드는 전계 효과를 사용한다. 부가하여, 흐름 방해로 발생된 광의 산란(scattering)이 디스플레이를 제공하는데 사용되고, 그 방해는 액정 재료에 주어지는 부가 이온의 존재로 인한 것이다.
실시예9
본 실시예는 본 발명을 열효과 모드 액정 디스플레이에 적용한 예이다. 이러한 모드에서는 온도로 인한 액정 재료의 위상 전이가 열처리에 의해 제어된다. 결과의 광학적 특성 변화는 디스플레이를 제공하는데 사용된다.
여기서 설명된 본 발명에 따라, 다음의 이유로 차폐막으로 사용되는 블랙 매트릭스를 이용함으로서 보유 캐패시터를 형성하는 것이 용이하다.
첫째, 블랙 매트릭스는 작은 상대 유전 상수와 큰 막 두께를 갖는 제 2 층간 절연 막 상에 형성된다. 그래서, 블랙 매트릭스 및 게이트 선들 사이와 블랙 매트릭스 및 데이터 선들 사이에 생성된 기생 용량이 억제될 수 있다.
두 번째, 큰 상대 유전 상수와 작은 막 두께를 갖는 제 3 층간 절연 막이 블랙 매트릭스 상에 형성된다. 결과적으로, 충분한 캐패시턴스를 갖는 보유 캐패시터가 제 3 층간 절연 막 상에 생성된 픽셀 전극 및 블랙 매트릭스 사이에 형성될 수 있다.
기술된 바와 같은 본 발명은 다음의 이점들을 제공한다. 블랙 매트릭스를 사용함으로써 종래 기술의 캐패시턴스 선들 없이 보유 캐패시턴스가 생성될 수 있다. 그러므로, 높은 개구 비율을 갖는 액정 디스플레이가 픽셀 영역들을 최적으로 이용하여 제조될 수 있다.

Claims (35)

  1. 공통 기판 위에 행들과 열들로 배열된 게이트 선들 및 데이터 선들과, 상기 게이트 선들 및 데이터 선들의 교점들에 배치된 픽셀 전극들과, 상기 픽셀 전극들에 접속된 TFT들을 갖는 표시 장치(display device)로서,
    상기 게이트 선들을 덮는 제 1 층간 절연 막;
    상기 데이터 선들을 덮도록 LPD(liquid phase deposition)에 의해 형성된 제 2 층간 절연 막;
    상기 제 2 층간 절연 막을 통해 상기 TFT들 위에 형성된 블랙 매트릭스;
    상기 블랙 매트릭스를 덮도록 LPD에 의해 형성된 제 3 층간 절연 막; 및
    상기 제 3 층간 절연 막 위에 형성된 픽셀 전극들을 포함하며, 이에 의해, 상기 제 3 층간 절연 막을 통해 상기 블랙 매트릭스와 상기 픽셀 전극들 사이에 보유 캐패시터들(retaining capacitors)이 생성되는, 표시 장치.
  2. 제 1 항에 있어서,
    상기 제 2 층간 절연 막은 2.0 내지 4.0의 상대 유전 상수를 가지며, 상기 제 3 층간 절연 막은 3.0 내지 20의 상대 유전 상수를 갖는, 표시 장치.
  3. 제 1 항에 있어서,
    상기 제 2 층간 절연 막은 0.1 내지 5.0 ㎛의 두께를 갖고, 상기 제 3 층간절연 막은 0.1 내지 0.3 ㎛의 두께를 갖는, 표시 장치.
  4. 제 1 항에 있어서,
    상기 제 3 층간 절연 막은 5 내지 20의 상대 유전 상수를 갖는 무기 재료로 이루어지는, 표시 장치.
  5. 제 1 항에 있어서,
    상기 LPD는 용액을 얻기 위해 유기 수지 재료 또는 무기 재료를 용매에 녹이고, 상기 용액을 처리될 기판에 인가하고, 원하는 막을 얻도록 상기 용액에 열을 가하는(baking) 수단인, 표시 장치.
  6. 공통 기판 위에 행들과 열들로 배열된 게이트 선들 및 데이터 선들과, 상기 게이트 선들 및 데이터 선들의 교점들에 배치된 픽셀 전극들과, 상기 픽셀 전극들과 접속된 TFT들을 갖는 표시 장치로서,
    상기 게이트 선들을 덮는 제 1 층간 절연 막;
    상기 데이터 선들을 덮도록 LPD에 의해 형성되고, 유기 수지 재료의 하나 이상의 층들로 이루어지는 제 2 층간 절연 막;
    상기 제 2 층간 절연 막을 통해 상기 TFT들, 게이트 선들 및 데이터 선들 위에 형성된 블랙 매트릭스;
    상기 블랙 매트릭스를 덮도록 LPD에 의해 형성되고, 유기 수지 재료 또는 무기 재료의 하나 이상의 층들로 이루어지고, 상기 제 2 층간 절연 막의 것보다 더 큰 상대 유전 상수를 갖는 제 3 층간 절연 막; 및
    상기 제 3 층간 절연 막 위에 형성된 픽셀 전극들을 포함하며, 이에 의해, 상기 제 3 층간 절연 막을 통해 상기 블랙 매트릭스와 상기 픽셀 전극들 사이에 보유 캐패시터들이 생성되는, 표시 장치.
  7. 제 6 항에 있어서,
    상기 제 2 층간 절연 막은 2.0 내지 4.0의 상대 유전 상수를 가지며, 상기 제 3 층간 절연 막은 3.0 내지 20의 상대 유전 상수를 갖는, 표시 장치.
  8. 제 6 항에 있어서,
    상기 제 2 층간 절연 막은 0.1 내지 5.0 ㎛의 두께를 가지며, 상기 제 3 층간 절연 막은 0.1 내지 0.3 ㎛의 두께를 갖는, 표시 장치.
  9. 제 6 항에 있어서,
    상기 제 3 층간 절연 막은 5 내지 20의 상대 유전 상수를 갖는 무기 재료로 이루어지는, 표시 장치.
  10. 제 6 항에 있어서,
    상기 LPD는 용액을 얻도록 유기 수지 재료 또는 무기 재료를 용매에 녹이고,상기 용액을 처리될 기판에 인가하고, 원하는 막을 얻도록 상기 용액에 열을 가하는 수단인, 표시 장치.
  11. 공통 기판 위에 행들과 열들로 배열된 게이트 선들 및 데이터 선들과, 상기 게이트 선들 및 데이터 선들의 교점들에 배치된 픽셀 전극들과, 상기 픽셀 전극들에 접속된 TFT들을 갖는 표시 장치로서,
    상기 게이트 선들을 덮는 제 1 층간 절연 막;
    상기 데이터 선들을 덮도록 형성된 제 2 층간 절연 막;
    상기 제 2 층간 절연 막을 통해 상기 TFT들 위에 형성된 블랙 매트릭스;
    상기 블랙 매트릭스를 덮도록 형성된 제 3 층간 절연 막; 및
    상기 제 3 층간 절연 막 위에 형성된 픽셀 전극들을 포함하며, 이에 의해, 상기 제 3 층간 절연 막을 통해 상기 블랙 매트릭스와 상기 픽셀 전극들 사이에 보유 캐패시터들이 생성되는, 표시 장치.
  12. 공통 기판 위에 행들과 열들로 배열된 게이트 선들 및 데이터 선들과, 상기 게이트 선들 및 데이터 선들의 교점들에 배치된 픽셀 전극들과, 상기 픽셀 전극들에 접속된 TFT들을 갖는 표시 장치 제조 방법으로서,
    상기 게이트 선들을 덮는 제 1 층간 절연 막을 형성하는 단계;
    상기 데이터 선들을 덮도록 LPD에 의해 유기 수지 재료로부터 제 2 층간 절연 막을 형성하는 단계;
    블랙 매트릭스를 형성하도록 상기 제 2 층간 절연 막 위에 금속의 층을 형성하는 단계;
    상기 블랙 매트릭스를 덮도록 LPD에 의해 유기 수지 재료 또는 무기 재료로부터 제 3 층간 절연 막을 형성하는 단계;
    상기 제 2 및 제 3 층간 절연 막들에 접점 홀들을 형성하는 단계; 및
    상기 제 3 층간 절연 막 위에 투명 도전 막으로 픽셀 전극들을 형성하는 단계를 포함하며, 이에 의해, 상기 제 3 층간 절연 막을 통해 상기 블랙 매트릭스와 상기 픽셀 전극들 사이에 보유 캐패시터들을 생성하는, 표시 장치 제조 방법.
  13. 제 12 항에 있어서,
    상기 제 3 층간 절연 막은 상기 제 2 층간 절연 막의 것보다 더 큰 상대 유전 상수를 갖는, 표시 장치 제조 방법.
  14. 제 12 항에 있어서,
    상기 제 2 층간 절연 막은 2.0 내지 4.0의 상대 유전 상수를 가지며, 상기 제 3 층간 절연 막은 3.0 내지 20의 상대 유전 상수를 갖는, 표시 장치 제조 방법.
  15. 제 12 항에 있어서,
    상기 제 2 층간 절연 막은 0.1 내지 5.0 ㎛의 두께를 갖고, 상기 제 3 층간 절연 막은 0.1 내지 0.3 ㎛의 두께를 갖는, 표시 장치 제조 방법.
  16. 제 12 항에 있어서,
    상기 제 3 층간 절연 막은 5 내지 20의 상대 유전 상수를 갖는 무기 재료로 이루어지는, 표시 장치 제조 방법.
  17. 제 12 항에 있어서,
    상기 LPD는 용액을 얻도록 유기 수지 재료 또는 무기 재료를 용매에 녹이고, 상기 용액을 처리될 기판에 인가하고, 원하는 막을 얻도록 상기 용액에 열을 가하는 수단인, 표시 장치 제조 방법.
  18. 표시 장치로서,
    데이터 선;
    상기 데이터 선 위에 제공된 블랙 매트릭스;
    상기 블랙 매트릭스 위에 제공된 층간 절연 막; 및
    상기 층간 절연 막 위에 제공된 픽셀 전극을 포함하고,
    상기 블랙 매트릭스와 상기 층간 절연 막과 상기 픽셀 전극은 보유 캐패시터를 구성하는, 표시 장치.
  19. 제 18 항에 있어서,
    상기 블랙 매트릭스는 티타늄, 크롬 또는 알루미늄을 포함하는, 표시 장치.
  20. 제 18 항에 있어서,
    상기 층간 절연 막은 LPD(liquid phase deposition)에 의해 형성되는, 표시 장치.
  21. 제 18 항에 있어서,
    상기 표시 장치는 트위스트된 네마틱 모드 액정 디스플레이, 슈퍼트위스트된 네마틱 모드 액정 디스플레이, 전계 제어 복굴절 모드 액정 디스플레이, 위상 천이 모드 액정 디스플레이, 게스트-호스트 모드 액정 디스플레이 또는 열-효과 모드 액정 디스플레이인, 표시 장치.
  22. 제 18 항에 있어서,
    상기 픽셀 전극은 투명 도전 막을 포함하는, 표시 장치.
  23. 표시 장치에서,
    블랙 매트릭스;
    상기 블랙 매트릭스 위에 제공된 수지 층; 및
    상기 수지 층위에 제공된 픽셀 전극을 포함하며,
    상기 블랙 매트릭스, 상기 수기 층 및 상기 픽셀 전극은 보유 캐패시터를 구성하는, 표시 장치.
  24. 제 23 항에 있어서,
    상기 수지 층은 층간 절연 막인, 표시 장치.
  25. 제 23 항에 있어서,
    상기 블랙 매트릭스는 티타늄, 크롬 또는 알루미늄을 포함하는, 표시 장치.
  26. 제 23 항에 있어서,
    상기 수지 층은 LPD에 의해 형성되는, 표시 장치.
  27. 제 23 항에 있어서,
    상기 표시 장치는 트위스트된 네마틱 모드 액정 디스플레이, 슈퍼트위스트된 네마틱 모드 액정 디스플레이, 전계 제어 복굴절 모드 액정 디스플레이, 위상 천이 모드 액정 디스플레이, 게스트-호스트 모드 액정 디스플레이 또는 열-효과 모드 액정 디스플레이인, 표시 장치.
  28. 제 23 항에 있어서,
    상기 픽셀 전극은 투명 도전 막을 포함하는, 표시 장치.
  29. 표시 장치로서,
    게이트 선;
    상기 게이트 선 위에 제공된 블랙 매트릭스;
    상기 블랙 매트릭스 위에 제공된 층간 절연 막; 및
    상기 층간 절연 막 위에 제공된 픽셀 전극을 포함하며,
    상기 블랙 매트릭스, 상기 층간 절연 막 및 상기 픽셀 전극은 보유 캐패시터를 구성하는, 표시 장치.
  30. 표시 장치로서,
    서로 평행하게 제공되고 서로 인접한 2개의 데이터 선들;
    서로 평행하게 제공되고 서로 인접한 2개의 게이트 선들;
    상기 2개의 데이터 선들 및 상기 2개의 게이트 선들의 부분들에 의해 둘러싸인 픽셀 TFT 영역;
    상기 2개의 데이터 선들 및 상기 2개의 게이트 선들의 상기 부분들 위에 제공된 블랙 매트릭스;
    상기 블랙 매트릭스 위에 제공된 층간 절연 막; 및
    상기 층간 절연 막 위에 제공된 픽셀 전극을 포함하며,
    상기 블랙 매트릭스는 상기 2개의 데이터 선들 및 상기 2개의 게이트 선들의 상기 부분들을 따라 상기 픽셀을 둘러싸며,
    상기 블랙 매트릭스, 상기 층간 절연 막 및 상기 픽셀 전극은 보유 캐패시터를 구성하는, 표시 장치.
  31. 표시 장치로서,
    서로 평행하게 제공되고 서로 인접한 2개의 데이터 선들;
    서로 평행하게 제공되고 서로 인접한 2개의 게이트 선들;
    상기 2개의 데이터 선들 및 상기 2개의 게이트 선들의 부분들에 의해 둘러싸인 픽셀 TFT 영역;
    상기 2개의 데이터 선들 및 상기 2개의 게이트 선들의 상기 부분들 위에 제공된 블랙 매트릭스;
    상기 블랙 매트릭스 위에 제공된 층간 절연 막;
    상기 층간 절연 막 위에 제공된 픽셀 전극; 및
    상기 픽셀 전극에 접속되고 상기 블랙 매트릭스로 덮여진 박막 트랜지스터를 포함하며,
    상기 블랙 매트릭스는 상기 2개의 데이터 선들 및 상기 2개의 게이트 선들의 상기 부분들을 따라 상기 픽셀을 둘러싸며,
    상기 블랙 매트릭스, 상기 층간 절연 막 및 상기 픽셀 전극은 보유 캐패시터를 구성하는, 표시 장치.
  32. 표시 장치로서,
    서로 평행하게 제공되고 서로 인접한 2개의 데이터 선들;
    서로 평행하게 제공되고 서로 인접한 2개의 게이트 선들;
    상기 2개의 데이터 선들 및 상기 2개의 게이트 선들의 부분들에 의해 둘러싸인 픽셀 TFT 영역;
    상기 2개의 데이터 선들 및 상기 2개의 게이트 선들의 상기 부분들 위에 제공된 블랙 매트릭스;
    상기 블랙 매트릭스 위에 제공된 유기 수지 또는 무기 재료를 포함하는 층간 절연 막; 및
    상기 층간 절연 막 위에 제공된 픽셀 전극을 포함하며,
    상기 블랙 매트릭스는 상기 2개의 데이터 선들 및 상기 2개의 게이트 선들의 상기 부분들을 따라 상기 픽셀을 둘러싸며,
    상기 블랙 매트릭스, 상기 층간 절연 막 및 상기 픽셀 전극은 보유 캐패시터를 구성하는, 표시 장치.
  33. 표시 장치로서,
    서로 평행하게 제공되고 서로 인접한 2개의 데이터 선들;
    서로 평행하게 제공되고 서로 인접한 2개의 게이트 선들;
    상기 2개의 데이터 선들 및 상기 2개의 게이트 선들의 부분들에 의해 둘러싸인 픽셀 TFT 영역;
    적어도 하나의 층간 절연 막을 통해 상기 2개의 데이터 선들 및 상기 2개의 게이트 선들의 상기 부분들 위에 제공된 블랙 매트릭스;
    상기 블랙 매트릭스 위에 제공된 다른 층간 절연 막; 및
    상기 다른 층간 절연 막 위에 제공된 픽셀 전극을 포함하며,
    상기 블랙 매트릭스는 상기 2개의 데이터 선들 및 상기 2개의 게이트 선들의 상기 부분들을 따라 상기 픽셀을 둘러싸며,
    상기 블랙 매트릭스, 상기 다른 층간 절연 막 및 상기 픽셀 전극은 보유 캐패시터를 구성하고, 상기 다른 층간 절연 막은 상기 적어도 하나의 층간 절연 막의 것보다 더 큰 상대 유전 상수를 갖는, 표시 장치.
  34. 제 33 항에 있어서,
    상기 적어도 하나의 층간 절연 막은 유기 수지를 포함하는, 표시 장치.
  35. 제 18 항에 있어서,
    상기 블랙 매트릭스, 상기 층간 절연 막 및 상기 픽셀 전극은 보유 캐패시터를 구성하는, 표시 장치.
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