KR100382014B1

KR100382014B1 - 전압 제어 발진기 및 그것을 이용한 ｐｌｌ 회로

Info

Publication number: KR100382014B1
Application number: KR10-2000-0047480A
Authority: KR
Inventors: 마스다노보루; 야마시따히로끼
Original assignee: 가부시키가이샤 히타치세이사쿠쇼
Priority date: 2000-03-08
Filing date: 2000-08-17
Publication date: 2003-05-01
Also published as: KR20010088276A; TW502493B; US6768387B1; JP2001257567A

Abstract

전원 전압이 변동되었을 때 발생하는 지터가 작도록 클럭신호를 공급할 수 있는 PLL 회로 및 전압 제어 발진기에 있어서, 일단은 제1 전원(Vss)에 접속되고 게이트 전극에는 발진 주파수 제어를 위한 제어신호가 접속되는 MOS 트랜지스터, 상기 제1 MOS 트랜지스터의 타단과 제2 전원(Vdd) 사이에 접속된 발진기 및 상기 발진기와 병렬로 접속된 용량소자를 포함하고, 또한 발진 주파수를 최소로 제어하는 부가적 제어 수단을 포함한다.

Description

전압 제어 발진기 및 그것을 이용한 ＰＬＬ 회로{VOLTAGE CONTROLLED OSCILLATOR AND PLL CIRCUIT USING THE SAME}

본 발명은, 반도체 집적 회로 칩 내부에서 클럭신호를 발생시키기 위해 사용되는 PLL(phase-locked loop) 회로와 그 PLL 회로의 구성 요소 중 하나인 전압 제어 발진기에 관한 것으로, 특히, 전원 전압 변동에 의해 발생하는 지터를 저감시키기 위한 회로에 관한 것이다.

종래의 전압 제어 발진기의 일례를 도 2에 나타낸다. 상기 회로는, 1998년 2월 7일에 개최된 ISSCC(International Solid-State Circuit Conference)의 예비 요약 원고집 397페이지에 기재된 회로이다. 상기 회로는, 노드(VCCO)와 전원 (VSSA) 사이에 있는 3단 인버터에 의해 발진기가 구성되고, MOS 트랜지스터(M2)의 게이트 전압을 제어함으로써 상기 발진기의 발진 주파수를 제어하도록 되어 있다. 또한 상기 회로는 외부로부터 인가된 전원 VDDA와 VSSA 간의 전원 전압이 변동되더라도 상기 발진기의 발진 주파수가 즉시 변하지 않도록 컨덴서(C)를 설치하여 노드(VCCO)와 전원(VSSA) 사이의 전압 변동을 지연시키고 있다. 이에 따라, 전원 전압 변동에 의해 발생하는 지터를 저감시키고 있다.

또한, 종래의 전압 제어 발진기의 다른 실시예를 도 3에 나타낸다. 상기 회로는 특개평11-15541의 명세서에서 당사가 개시한 회로이고, 동일 명세서의 도 3과 도 6을 조합한 회로이다. 상기 회로는, 아날로그 제어신호(150)에 의한 조조정(粗調整)과, 디지털 제어신호(151)에 의한 미조정(微調整)에 의해 발진 주파수를 제어하고 있다. 또한 상기 회로에서는 외부로부터 가해지는 전원 Vdd와 Vss 간의 전원 전압이 변동되더라도 발진 주파수가 즉시 변하지 않도록 컨덴서(120)를 설치하여 노드(350)와 전원(Vdd) 사이의 전압 변동을 지연시키고 있다. 이에 따라, 전원 전압 변동에 의해 발생하는 지터를 저감시키고 있다.

도 2의 회로에서는, 상기 문헌의 396페이지에도 기재되어 있는 바와 같이 컨덴서(C)의 용량을 너무 크게 하면 제어의 안정성를 유지할 수 없게 된다. 따라서이 용량을 극력(極力)히 크게 하여 지터를 극력히 저감하기는 어렵다.

도 3의 회로에서는, 발진 주파수를 제어하기 위한 MOS 트랜지스터(321∼325 , 331∼335)와 전원 전압 변동에 대한 안정화를 위한 MOS 트랜지스터(340)가 각각 설치되기 때문에 전원 Vdd와 Vss 사이에는 5개의 MOS 트랜지스터(예컨대, 331, 311, 301, 321, 340)가 직렬로 접속된다. 따라서, 그 하나 하나에 인가되는 전압이 낮아진다. 그런데, MOS 트랜지스터(340)에 인가되는 전압이 낮아지면 상기 MOS 트랜지스터가 포화상태(드레인·소스 간 전압이 변하더라도 전류가 거의 변하지 않는 상태)에서 동작하는 범위가 좁아지게 되고, 따라서 전원 전압 변동을 허용할 수 있는 변동 폭이 좁아지게 된다. 전원 전압 변동의 허용 범위를 확보하기 위해 MOS 트랜지스터(340)에 인가하는 전압을 높히면 노드(350)와 전원(Vdd) 간의 전압(즉, 발진기에 인가하는 전압)이 낮아져서 상한 발진 주파수가 낮아진다.

본 발명이 해결하고자 하는 과제 중 하나는, 전압 제어 발진기의 발진출력에 있어서 전원 전압이 변동되었을 때 발생하는 지터를 저감시키는 것에 있다.

본 발명이 해결하고자 하는 과제 중 다른 하나는, PLL 회로의 발진출력에 있어서 전원 전압이 변동되었을 때 발생하는 지터를 저감시키는 것에 있다.

본 발명이 해결하고자 하는 과제 중 다른 하나는, 반도체 집적 회로 장치의 클럭신호에 있어서 전원 전압이 변동되었을 때 발생하는 지터를 저감시키는 것에 있다.

본 발명의 과제 중 하나는, 일단이 제1 전원에 접속된 MOS 트랜지스터, 상기 MOS 트랜지스터의 타단과 제2 전원 간에 병렬로 접속된 발진기 및 용량소자를 포함하고, 상기 MOS 트랜지스터의 게이트 전압을 제어함으로써 상기 발진기의 발진 주파수를 제어하도록 구성된 전압 제어 발진기에 있어서, 상기 MOS 트랜지스터와는 별개로 상기 발진기의 발진 주파수를 제어하는 제2 수단을 포함함으로써 해결할 수 있다.

또한, 본 발명의 과제 중 다른 하나는, 상기한 바와 같은 전압 제어 발진기를 이용하여 PLL 회로를 구성함으로써 해결할 수 있다.

또한, 본 발명의 과제 중 다른 하나는, 상기한 바와 같은 PLL 회로를 이용하여 반도체 집적 회로 장치를 구성함으로써 해결할 수 있다.

도 1은 본 발명에 따른 전압 제어 발진기의 실시예를 나타내는 회로도.

도 2는 종래의 전압 제어 발진기의 실시예를 나타내는 회로도.

도 3은 종래의 전압 제어 발진기의 다른 실시예를 나타내는 회로도.

도 4는 도 1의 실시예에 있어서 레벨 시프트 회로를 나타내는 회로도.

도 5는 도 1의 실시예에 이용할 수 있는 레벨 시프트 회로에 대한 변형예를 나타내는 회로도.

도 6은 본 발명에 따른 전압 제어 발진기의 다른 실시예를 나타내는 회로도.

도 7은 본 발명에 따른 전압 제어 발진기의 또 다른 실시예를 나타내는 회로도.

도 8은 본 발명에 따른 PLL 회로의 실시예를 나타내는 회로도.

도 9는 도 8의 실시예에 있어서 디지털 제어회로를 나타내는 회로도.

도 10은 도 8의 실시예에 있어서 차지 펌프를 나타내는 회로도.

도 11은 도 8의 실시예에 이용할 수 있는 차지 펌프에 대한 변형예를 나타내는 회로도.

도 12는 도 8의 실시예에 있어서 위상 비교기를 나타내는 회로도.

도 13은 도 8의 실시예에 있어서 주파수 비교기를 나타내는 회로도.

도 14는 본 발명에 따른 반도체 집적 회로 장치의 실시예를 나타내는 배치도.

<도면의 주요 부분에 대한 부호의 설명>

100, 101, 102, 103 : NMOS

111, 112, 113, 114, 115 : PMOS

120, 121, 122 : 용량소자

131 : 버퍼회로

132 : 레벨 시프트 회로

150 : 아날로그 제어신호

151 : 디지털 제어신호

160 : 발진출력

170, 171, 172, 173, 174 : 노드

본 발명에 따른 전압 제어 발진기의 실시예를 도 1에 나타낸다. 도 1에 있어서, 참조 부호 100∼103은 N채널형의 MOS 트랜지스터(이하 NMOS로 칭함), 참조 부호 111∼115는 P채널형의 MOS 트랜지스터(이하 PMOS라 칭함), 참조 부호 120∼ 122는 용량소자, 참조 부호 131은 버퍼회로, 참조 부호 132는 레벨 시프트 회로를 나타낸다. 또한, 참조 부호 Vdd는 고전위 측의 전원 및 그 단자, 참조 부호 Vss는 저전위 측의 전원 및 그 단자, 참조 부호 150은 아날로그 제어신호 및 그 입력 단자, 참조 부호 151은 디지털 제어신호 및 그 입력 단자, 참조 부호 160은 발진출력 및 그 출력 단자, 참조 부호 170∼174는 내부 신호 및 그 노드를 나타낸다.

또, 상기한 용량소자(120∼122)는 PMOS 또는 NMOS의 소스 전극 및 드레인 전극과 게이트 전극 간의 용량을 사용하여 구성하면 비교적 작은 면적에서 실현할 수 있다. 또한, 버퍼회로(131)를 구성하는 NMOS(101∼103) 혹은 NMOS의 역 바이어스전압으로 노드(170)에 전압을 인가한다.

상기 회로에서는, NMOS(101∼103) 및 PMOS(111∼113)로 이루어진 부분, 즉 참조 부호 130으로 나타낸 부분이 발진기이다. 이 발진기는 NMOS(101) 및 PMOS (111), NMOS(102) 및 PMOS(112), NMOS(103) 및 PMOS(113) 각각이 인버터를 구성하며, 이 3개의 인버터 출력과 입력을 순차 접속한 소위 링 발진기라 불리는 구성을 갖는다.

이 발진기의 발진 주파수는 아날로그 제어신호(150)에 의한 조조정과, 디지털 제어신호(151)에 의한 미조정에 의해 제어된다.

아날로그 제어신호(150)에 의한 조조정은 NMOS(100)에 흐르는 전류를 제어함으로써 행해진다. 예를 들어, 제어신호(150)의 전압을 높히면 NMOS(100)에 흐르는 전류가 증가하여 노드(170) 전압이 내려가고 전원 Vdd와 노드(170) 간의 전압, 즉 발진기(130)에 걸린 전압이 높아진다. 그로 인해, 이 발진기의 발진 주파수는 높아진다. 제어신호(l50)의 전압을 낮추면 상기한 역 작용으로 인해 상기 발진기의 발진 주파수는 낮아진다.

또, NMOS(100)에서는 발진기(130)에 흐르는 전류 및 버퍼회로(131)에 흐르는 전류 즉 양방향으로 흐르기 때문에 큰 전류를 흐르게 할 필요가 있다. 또한, 후술한 바와 같이 NMOS(100)는 포화상태(드레인 전극과 소스 전극 간의 전압 변화에 대해 MOS를 흐르는 전류가 거의 변화되지 않는 상태)로 하는 것이 바람직하다. 그래서, NMOS(100)는 다수의 NMOS를 병렬로 접속하여 그 게이트 폭의 총합이 NMOS(101∼103) 등의 게이트 폭보다 훨씬 크도록(예를 들면 100배 이상으로) 구성한다.

디지털 제어신호(151)에 의한 미조정은 발진기의 내부 신호인 노드(171)에 부가되는 부하의 양을 제어함으로써 행해진다. PMOS(115)가 항상 도통하기 때문에 노드(171, 174)는 항상 접속되어 있다. 따라서, 제어신호(151)가 예컨대 로우 레벨인 경우 PMOS(114)가 도통하기 때문에 용량소자(121)가 노드(174 혹은 171)에 접속된다.

그 때, 노드(171)에 부가되는 부하는 용량소자(121)의 용량만큼 높아진다. 제어신호(151)가 하이 레벨인 경우 PMOS(114)가 차단되고 노드(171)에 부가되는 부하는 용량소자(121)의 용량만큼 낮아진다. 따라서, 제어신호(151)가 로우 레벨일 때에는 발진 주파수가 낮아지고 하이 레벨일 때에는 높아진다.

이 제어신호(151)에 의한 발진 주파수의 변화량은 용량소자(121)의 용량에 의해 변화된다. 또한 PMOS(115)가 없더라도 동일하게 동작하지만 이 실시예에서는 제어신호(151)가 변화되었을 때에 노드(174)에 야기되는 커플링 노이즈가 노드 (171)에 미치는 영향을 저감시키기 위해 상기 PMOS(115)를 설치하였다.

이어서, 전원 Vdd와 Vss 간의 전원 전압이 변화되었을 때의 동작을 설명한다. 단, 용량소자(120)의 용량은 충분히 크게 한다. 또한, NMOS(100)의 게이트 폭(복수의 NMOS로 구성한 경우에는 그 게이트 폭의 총합)은 충분히 크게 하여 포화상태가 되게 한다.

전원 전압이 변동된 직후에는, 용량소자(120)의 용량이 크기 때문에 발진기 (130)에 걸리는 전압은 거의 변하지 않는다. 따라서, NMOS(100)에 걸리는 전압이 전원 전압의 변화 폭과 거의 같은 정도로 변하지만, 그 변화된 후의 전압도 NMOS(100)가 포화상태로 되는 범위이면 NMOS(100)에 흐르는 전류는 전원 전압의 변화 전후로 거의 변하지 않는다. 그리고, 그 약간의 전류 변화의 대부분은 용량소자 (120)의 충·방전에 의해 보충되고, 발진기(130)에 흐르는 전류나 버퍼회로 (131)에 흐르는 전류 변화 또한 작다. 따라서, 전원 전압이 갑자기 변하더라도, NMOS (100)가 포화상태로 되는 범위이면 그 직후의 발진 주파수는 거의 변하지 않는다.

이어서, 전원 전압이 변하고 나서 조금 시간이 경과한 후의 동작을 설명한다. NMOS(100)가 포화상태이더라도 NMOS(100)에 인가되는 전압이 변하면 NMOS (100)에 흐르는 전류가 약간은 변하게 된다. 그리고 그 변화량의 대부분은 용량소자(120)의 충·방전에 의해 보충되지만, 그 때 용량소자(120)에 걸리는 전압은 약간 변하게 된다. 용량소자(120)에 걸리는 전압은 발진기(130)에 걸리는 전압과 같고, 그 변화에 의해 발진 주파수가 약간 변하게 된다.

그런데, 이 전압 제어 발진기를 PLL 회로 등에 사용한 경우 그 발진 주파수의 변화가 크지 않은 동안 검출된다. 이 경우, 그 결과를 즉시 제어신호(151)에 반영하여 발진 주파수를 보정할 수 있다.

정상 상태에 있을 때에는, 제어신호(151)가 하이 레벨인 상태와 로우 레벨인 상태를 거의 동일 빈도로 반복함으로써 발진 주파수의 평균값을 소정의 주파수로 유지하지만, 전원 전압이 변동되고 나서 조금 경과한 후에는 제어신호(151)가 하이 레벨인 상태와 로우 레벨인 상태의 빈도를 변화시킴으로써 발진 주파수의 평균값이 소정의 주파수가 되도록 제어할 수 있다.

그리고, 전원 전압이 변동되고 나서 시간이 경과하면 제어신호(151)의 하이레벨과 로우 레벨의 빈도 차를 근거로 제어신호(150)의 전압을 조금씩 변화시켜 갈 수 있다. 그리고, 제어신호(150)가 변하여 NMOS(100)에 흐르는 전류가 전원 전압이 변동되기 직전의 전류값과 동일한 전압이 되었을 때, 용량소자(120)의 충·방전에 의한 보충은 없어진다. 이후, 제어신호(150)의 변화가 조금 지나친 경우 복귀하는 것과 같은 진동을 반복하게 되는데 최종적으로는 발진기(130)나 용량소자 (120)에 걸리는 전압이 최초의 전압으로 되돌아 가게 된다.

또한, 용량소자(122)는 제어신호(150)의 전압을 조금씩 변화시키기 위해 그리고 크로스 토크 노이즈 등에 의해 제어신호(150)의 전압이 급격하게 변화되는 것을 억제하기 위해서 설치된다.

여기서, 용량소자(120)의 용량이 충분히 커지도록 설계하면 발진기(130)에 걸리는 전압의 변화를 충분히 지연할 수 있다. 따라서, 상기한 일련의 동작에 있어서 발진 주파수가 소정의 주파수로부터 어긋나는 최대의 변동폭은 제어신호 (151)에 의한 미조정의 폭 이하로 할 수 있다. 또한, 이들 일련의 동작 도중에 다시 전원 전압이 변하는 경우에는 그 시점으로부터 새롭게 상기한 동작이 발생된다.

도 2의 종래 예에서는, 본 발명에 따른 제어신호(151)에 의한 제어에 대응하는 기구(즉, 용량소자(120)의 용량에 상관없이 고속으로 제어할 수 있는 기구)는 설치되어 있지 않다. 이 때문에, 발진 주파수의 변화가 검출된 경우, 본 발명의 제어신호(150)에 의한 제어에 상응하는 기구(즉, 용량소자(120)의 용량이 커지면 제어의 응답이 지연되는 기구)에 의해 보정해야만 했다. 따라서, 제어의 안정성을 유지하기 위해서는 용량소자(120)에 상당하는 용량소자의 용량을 크게 할 수 없었다.

본 발명에서는, 용량소자(120)의 용량에 관계없이 고속으로 제어할 수 있는 기구를 설치했기 때문에 용량소자(120)의 용량을 충분히 크게 할 수 있다. 따라서, 동일 전원 전압 변동이 발생한 경우 발진기에 걸리는 전압의 변동은 도 2의 종래 예보다 본 발명의 경우 작게 할 수 있고 그로 의해 지터를 작게 할 수 있다.

또한, 도 3의 종래 예에서는, 전원 전압 변동 대책에 사용하는 NMOS(340)와 발진 주파수의 조조정에 사용하는 NMOS(321) 등이 전원 사이에 직렬로 구비되어 있기 때문에 NMOS(340)에 걸리는 전압이 작고 NMOS(340)가 포화상태로 동작할 수 있는 범위가 좁았다. 따라서, 지터 저감의 효과를 얻을 수 있는 전원 전압 변동의 허용 범위 역시 좁았다. 본 발명에서는, 전원 전압 변동 대책에 사용하는 MOS와 발진 주파수의 조조정에 사용하는 MOS를 공통으로 1개의 NMOS(100)로만 했기 때문에, NMOS(100)에 걸리는 전압을 도 3의 종래 예보다 크게 할 수 있다. 따라서, NMOS (100)가 포화상태로 동작하는 범위는 도 3의 종래 예보다 넓고, 지터 저감의 효과를 얻을 수 있는 전원 전압 변동의 허용 범위 역시 넓다.

즉, 본 발명에 따르면 도 2의 종래 예와 도 3의 종래 예가 각각 갖는 지터 저감 효과를 정합한 이상적인 지터 저감 효과를 끌어 낼 수 있다.

도 4에는, 도 1에 따른 실시예의 구성 요소인 버퍼회로(131) 및 레벨 시프트 회로(132)의 구체적인 구성에 대한 실시예를 나타낸다. 상기 도면에 있어서, 참조 부호 401∼405 및 참조 부호 420∼423은 NMOS, 참조 부호 411∼415 및 참조 부호 431∼433은 PMOS, 참조 부호 440은 용량소자, 참조 부호 441 및 참조 부호 442는저항소자를 나타낸다.

또한, 참조 부호 450 및 참조 부호 451은 버퍼회로(131)와 레벨 시프트 회로 (132) 간의 신호 및 그 노드, 참조 부호 452는 내부 신호 및 그 노드를 나타낸다.

버퍼회로(131)는 발진기(130)에 큰 부하가 걸리지 않도록 발진기(130)로부터 신호(173)를 추출하는 회로이다. 또한, 이 실시예의 버퍼회로(131)는 차동신호 (450, 451)를 출력하도록 구성된다.

구체적으로는, NMOS(401∼405) 및 PMOS(411∼415)에 의한 복수의 인버터에 의해 구성되고, 신호(173)가 짝수단의 인버터를 경유하여 신호(450)로 출력되고, 홀수단의 인버터를 경유하여 신호(451)로 출력되도록 구성된다. 또한, 각 단의 인버터를 구성하는 MOS를 적당한 크기로 설계함으로써, 차동신호(450, 451)를 위상차가 대강 180도인 차동신호(즉, 한 쪽의 상승 시각과 다른 쪽의 하강 시각이 거의 일치하는 차동신호)로 한다.

레벨 시프트 회로(132)는 전원(Vdd)의 전압과 내부 노드(170)의 전압 사이에서 발진되는 차동신호(450, 451)를 전원(Vdd, Vss) 전압 사이의 풀 진폭에서 발진되는 신호(160)로 변환하는 회로이다. 상기 회로는, NMOS(420∼422) 및 PMOS(431 , 432)에 의한 전류 스위치 회로와 NMOS(423) 및 PMOS(433)에 의한 인버터로 구성된다. 전류 스위치 회로에 의해 내부 신호(452)의 신호 진폭을 넓힘과 동시에 그 중심 전압을 전원(Vdd, Vss) 전압의 가운데 쯤으로 하여, 인버터에서 거의 풀 진폭으로 넓히도록 동작한다. 용량소자(440)는 전원 전압이 변동되었을 때 NMOS(420)의 게이트 및 소스 간 전압이 급격히 변하지 않게 하기 위해 설치된다. 저항소자(441, 442)는 NMOS(420)의 게이트 전극에 인가되는 바이어스 전압을 발생시키기 위한 저항 분압 회로이다.

도 5에는, 도 4 이외의 레벨 시프트 회로(132)에 대한 실시예를 나타낸다. 상기 도면에 있어서, 참조 부호 501 및 참조 부호 502는 NMOS, 참조 부호 511은 PMOS, 참조 부호 540은 용량소자를 나타낸다. 또한, 참조 부호 560은 출력 신호 중 하나를 나타낸다. 이 출력 신호(560)는 출력 신호(160)와 함께 차동신호를 구성한다.

이러한 레벨 시프트 회로(132)를 사용하면, 도 1에 따른 실시예의 전압 제어 발진기 출력을 차동신호로 추출할 수도 있다. 또한, NMOS(420)의 게이트 전극에 인가되는 바이어스 전압은 도 4에서 처럼 저항 분압 회로를 사용하여 발생시킬 수도 있고, 도 5에서 처럼 NMOS(501, 502) 및 PMOS(511)로 분압하는 회로를 사용하여 발생시킬 수도 있다. MOS로 분압하는 회로를 사용하면 NMOS(501, 502) 및 PMOS (51l)의 게이트 폭의 비를 NMOS(420)의 게이트 폭의 절반 그리고 NMOS(421) 및 PMOS(431)의 게이트 폭의 비와 일치하도록 설계함으로써 출력 신호(160, 560)가 전원(Vdd, Vss) 간 전압의 중간 쯤에서 발진되도록 하는 것이 용이하다.

또한, 용량소자 540는 용량소자 440와 마찬가지로 전원 전압이 변동되었을 때 PMOS(431 혹은 432)의 게이트 소스 간 전압이 급격하게 변하지 않도록 설치된다.

도 6에는, 도 1 이외의 본 발명에 따른 전압 제어 발진기에 대한 실시예를 나타낸다. 상기 도면은, 도 1의 실시예에 NMOS(604, 605)와 PMOS(6l4, 615)를 추가하고 발진기(130)의 일부를 5단 인버터에 의한 링 발진기로 구성한 예를 나타낸다. 여기서, 링 발진기 인버터의 단수는 홀수이지만 이론적으로는 몇 단이든 관계없다.

인버터의 단수를 증가시키면 발진의 상한 주파수가 내려가지만, 버퍼회로 (131)를 구성하는 인버터 1단당 지연 시간에 대한 발진 주기의 비가 커지므로, 버퍼회로(131)의 출력을 위상차가 대강 180도인 차동신호로 하기가 용이해진다.

도 7에는, 본 발명에 따른 전압 제어 발진기의 또 다른 실시예 중 하나를 나타낸다. 상기 도면은, 도 1의 실시예에 있어서 제어신호(151)에 의해 발진 주파수를 제어하는 부분에 변경을 가한 회로이다. 구체적으로는, PMOS(714, 715)를 추가하여 상기 PMOS(714, 715)에 흐르는 전류가 PMOS(111)에 흐르는 전류에 가세할 수 있는 구성으로 되어 있다. 이 가세하는 전류를 흘릴지의 여부는 제어신호(751)에 의해 제어할 수 있게 되지만, 제어신호(751)의 극성은 제어신호(151)의 극성과 반대가 된다. 즉, 제어신호(751)가 로우 레벨일 때에는 상기한 전류를 흘림으로써 발진 주파수가 높아지게 되고 하이 레벨일 때에는 발진 주파수가 낮아진다.

도 8에는, 본 발명에 따른 전압 제어 발진기를 사용하여 구성한 PLL 회로의 실시예를 나타낸다. 도 8에 있어서, 참조 부호 800은 위상 비교기, 참조 부호 801은 주파수 비교기, 참조 부호 802는 분주기, 참조 부호 803은 디지털 제어회로, 참조 부호 804는 차지 펌프, 참조 부호 805는 본 발명의 전압 제어 발진기, 참조 부호 806은 클럭 분배 회로를 나타낸다. 또한, 참조 부호 870은 상기 PLL 회로 출력인 클럭신호 및 그 출력 단자, 참조 부호 850은 클럭신호의 위상 기준이 되는 기준신호 및 그 입력 단자, 참조 부호 851∼854 및 참조 부호 860∼864는 내부 신호 및 그 노드를 나타낸다.

전압 제어 발진기(805)의 발진출력(160)이 클럭 분배 회로(806)를 통해 다수의 분배 영역에 클럭신호(870)로 분배된다. 그 중 하나가 분주기(802)에 입력되어 신호(860)로 출력된다. 그리고, 신호(860)와 기준신호(850)의 위상 및 주파수가 위상 비교기(800)와 주파수 비교기(801)에 의해 비교되고, 그 결과가 신호(151, 852, 862)로 출력된다. 단, 위상 비교기(800)에 입력하는 신호의 위상이 상기 회로의 부하 변동 등의 영향을 받지 않도록 하기 위해 위상 비교기(800)에 신호(860)와 기준신호(850)를 직접 입력하고 주파수 비교기(801)에는 버퍼를 통과한 신호 (861, 851)를 입력한다. 또한, 신호 861 보다 신호 851의 주파수가 높을 경우 신호 852가 하이 레벨이 되고, 신호 851 보다 신호 861 주파수가 높을 경우 신호 862가 하이 레벨이 되도록 주파수 비교기(801)를 구성한다.

이들의 비교 결과는 디지털 제어회로(803)에 입력된다. 디지털 제어회로 (803)는 버퍼를 통과한 기준신호(851)와 동기하여 작동하는 디지털 회로이며, 상기한 비교 결과를 근거로 하여 차지 펌프(804)를 구동하는 신호(853, 854, 863, 864)를 생성한다. 차지 펌프(804)는 상기 신호에 구동되어 단자(150)에 전하를 보내주거나 단자(150)로부터 전하를 인출하기도 하는 회로이다.

그 결과, 전압 제어 발진기(805)의 입력 단자(150)에 접속된 용량소자(122) (도 1 참조)에 축적된 전하량이 변하게 되고 제어신호(150)의 전압이 변한다. 이 제어신호(150) 및 위상 비교기(800)로부터 직접 공급되는 제어신호(151)에 의해 전압 제어 발진기(805)의 발진 주파수가 제어된다. 또한 그 결과가 분주기(802)를 통해 신호(860)으로 피드백되고 최종적으로는 신호(860)와 기준신호(850)의 주파수와 위상이 일치하게 된다.

도 9에는, 도 8의 실시예의 구성 요소인 디지털 제어회로(803)의 구체적인 구성에 대한 실시예를 나타낸다. 상기 도면에 있어서, 참조 부호 900∼902는 엣지 트리거형의 플립플롭, 참조 부호 903은 세트 리세트형의 플립플롭, 참조 부호 904는 2 비트 카운터, 참조 부호 905는 OR 회로, 참조 부호 906 및 참조 부호 910 및 참조 부호 911은 AND 회로, 참조 부호 907은 복수 또한 홀수의 인버터, 참조 부호 908은 NOR 회로, 참조 부호 909는 인버터를 나타낸다. 또한, 참조 부호 950∼952는 내부 신호 및 그 노드를 나타낸다. 이 중, 2비트 카운터(904)는 버퍼를 통과한 기준신호(851)에 펄스가 가해질 때마다 카운트가 진행되고 신호(950)가 하이 레벨로 되면 리세트되도록 구성된다.

이어서, 상기 회로의 동작을 설명한다. 플립플롭(900∼902)은 버퍼를 통과한 기준신호(851)와 동기하여 비교기의 출력인 신호(151, 852, 862)를 수신하기 위해 설치된다. 그리고, 주파수 비교 결과를 나타내는 신호(852 혹은 862)가 하이 레벨일 경우 상기 신호는 신호(853 혹은 863)로 출력됨과 동시에 내부 신호(950)가 하이 레벨이 된다. 그 경우, 플립플롭(903)이 리세트되고 내부 신호(951)가 로우 레벨이 되어 출력되는 신호(854, 864) 역시 로우 레벨이 된다. 또한, 이 때 2비트 카운터(904)의 카운트도 리세트된다.

주파수 비교 결과를 나타내는 신호(852, 862)가 동시에 로우 레벨이 되면 출력되는 신호(853, 863)가 로우 레벨이 됨과 동시에 내부 신호(950)가 로우 레벨이 되어 신호(851)에 펄스가 가해질 때마다 2비트 카운터(904)의 카운트가 진행된다. 그리고 4카운트 진행되는 사이에 신호(852, 862)가 한번도 하이 레벨로 되지 않으면 플립플롭(903)이 세팅되어 내부 신호(951)가 하이 레벨이 된다. 한편, 내부 신호(952)에는 신호(851)에 펄스가 가해질 때마다 인버터(907) 지연 시간의 총합으로 결정되는 펄스 폭을 갖는 펄스가 나타난다. 그 때, 위상 비교 결과를 나타내는 신호(151)에 의해 결정되는 신호(854 혹은 864)가 내부 신호(952)에 나타나는 펄스 신호의 펄스 폭 사이에서 하이 레벨이 된다.

이상, 상기 디지털 제어회로의 동작을 정리하면 이하와 같다. 주파수 비교 결과를 나타내는 신호(852 혹은 862) 중 어느 하나가 하이 레벨일 경우 그 어느 하나에 따라 신호(853 혹은 863)가 하이 레벨이 됨과 동시에 신호(854, 864)가 양쪽 모두 로우 레벨이 된다. 주파수 비교 결과를 나타내는 신호(852, 862) 모두가 로우 레벨인 상태가 4사이클 이상 계속되면 위상 비교 결과를 나타내는 신호(151)에 따라 신호(854, 864) 중 어느 하나에 펄스가 출력된다.

여기서, 주파수 비교 결과에 근거하여 출력되는 신호(853, 863)와 위상 비교 결과에 근거하여 출력되는 신호(854, 864)를 분리한 목적은 주파수가 일치하지 않을 때에는 큰 제어를 걸어 빨리 처리함과 동시에 주파수가 일치하고 위상만 어긋나 있을 때에는 제어량을 작게 하여 큰 지터가 발생하지 않도록 하기 위해서이다. 그 때문에 각각의 신호를 사용하여 제어한다.

또한, 주파수 비교 결과에 근거하여 출력되는 신호(853, 863)는 1사이클 동안 하이 레벨을 유지하며, 위상 비교 결과에 근거하여 출력되는 신호(854, 864)는 펄스가 되도록 구성하였다. 이에 따라, 제어시간도 변화시킬 수 있다.

또한, 2비트 카운터(904)를 설치한 목적은 주파수 비교 결과가 출력되지 않은 직후 위상 비교 결과에 근거하여 제어되는 것을 피하기 위해서이다. 즉, 주파수 비교 결과가 출력되지 않은 직후에는 올바른 위상 비교가 행해지기 어려운 경우가 많다. 따라서, 그 때의 위상 비교 결과에 근거하여 제어하면 역 제어가 걸리는 경우가 많다. 그러므로, 2비트 카운터를 설치하여 4사이클 대기한 후 위상 비교 결과에 근거하여 제어를 시작하도록 구성하였다.

도 10에는, 도 8에 따른 실시예의 구성 요소인 차지 펌프(804)에 대한 구체적인 구성의 실시예를 나타낸다. 상기 도면에 있어서, 참조 부호 1000∼1003은 NMOS, 참조 부호 1010∼1013은 PMOS, 참조 부호 1020 및 참조 부호 1021은 저항소자, 참조 부호 1030 및 참조 부호 1031은 인버터를 나타낸다. 또한, 참조 부호 1050∼1052는 내부 신호 및 그 노드를 나타낸다.

상기 회로는, 신호(853)가 하이 레벨이 되었을 때 PMOS(1013)가 도통하여 Vdd로부터 노드(1052)에 전류가 유입되고, 신호(863)가 하이 레벨이 되었을 때 NMOS(1003)가 도통하여 노드(1052)로부터 Vss로 전류가 유출된다. 그리고 노드 (1052)는 저항소자(1021)를 통해 제어신호(150)의 단자에 접속되어 있기 때문에 상기 전류가 도 1 등에 도시한 전압 제어 발진기 내의 용량소자(122)를 충·방전한다. 저항소자(1021)는 용량소자(122)의 기생 저항으로 인해 노드(150)의 전위가 일시적으로 지나치게 상승하거나 하강하는 것을 방지하기 위해서 설치된다.

신호(854, 864)가 하이 레벨이 되었을 때에도 마찬가지의 충·방전이 행해진다. 단, NMOS(1002) 및 PMOS(1012)에 흐르는 전류는 NMOS(1001) 및 PMOS(1011)에 의해 제한되기 때문에 신호(853, 863)에 의한 충·방전의 경우보다 전류값을 작게 할 수 있다. 그 때의 전류값은 NMOS(1000, 1001)의 게이트 폭의 비 혹은 PMOS (1010, 1011)의 게이트 폭의 비에 의해, 또한 저항소자(1020)의 저항값에 의해 상당히 자유롭게 설정될 수 있다.

또한, 신호(853, 863)에 의한 충·방전의 전류값도 NMOS(1003)나 PMOS(1013)의 게이트 폭에 의해 어느 정도 자유롭게 설정될 수 있다.

적어도 주파수 비교기 출력에 의한 1사이클 내에서의 전압 변화(150)는 위상 비교기 출력에 의한 1사이클 내에서의 전압 변화(150) 보다 크게 설정될 수 있다.

또한, 신호(853, 863)에 의한 충·방전 회로 역시 신호(854, 864)에 의한 충·방전의 회로와 마찬가지로 다른 MOS에서 전류를 제한하는 것과 같은 구성으로 하며 게이트 폭 등에 의해 전류값을 설정하는 것도 물론 가능하다.

도 9의 디지털 제어회로와 도 10의 차지 펌프의 조합에서는 주파수 비교 결과에 의한 제어계통(신호(853, 863)에 의한 충·방전)과 위상 비교 결과에 의한 제어계통(신호(854, 864)에 의한 충·방전)인 2개의 제어계통을 설치하였지만, 이것을 3개의 제어계통 이상으로 하여 주파수 차가 큰 경우와 작은 경우에 따라 제어의 세기를 변화시키는 것도 가능하다.

즉, 주파수가 2배 이상 차이가 나는 경우에는 주파수 비교 회로의 출력(852 혹은 862)이 연속하여 하이 레벨이 되지만, 주파수의 비가 2배 미만인 경우 주파수비교 회로의 출력(852 혹은 862)이 연속하여 하이 레벨이 되는 경우는 없다. 또한, 1.5배 미만인 경우 주파수 비교 회로의 출력(852 혹은 862)은 3사이클 이상마다 1회씩 하이 레벨이 된다. 디지털 회로에서는 이것을 검출하는 것은 용이하다.

그리고, 도 10의 실시예에서 충·방전 회로는 2개의 제어계통 밖에 설치되어 있지 않지만 이것을 3개의 제어계통으로 설치하여 각각의 계통마다 전류값을 변화시키고 주파수의 차가 큰 경우에는 가장 큰 전류값으로 충·방전하고, 주파수의 차가 있지만 작은 경우에는 중간 정도의 전류값으로 충·방전하며, 위상 비교 결과에 의해 제어할 때에는 가장 작은 전류값으로 충·방전하도록 구성하는 것 또한 용이하다. 4개의 제어계통 이상으로 설치하는 것도 물론 가능하다.

도 11에는, 도 10 이외의 차지 펌프(804)에 대한 실시예를 나타낸다. 상기 도면에 있어서, 참조 부호 1100∼1107은 NMOS, 참조 부호 1110∼1l19는 PMOS, 참조 부호 1130∼1132는 용량소자, 참조 부호 1140∼1143은 저항소자를 나타낸다. 또한,참조 부호 1150∼1154는 내부 신호 및 그 노드를 나타낸다.

상기 회로는, 제어신호(150)의 전압이 전압 Vss에 근접한 경우, 구동 신호(854)에 의해 유입되는 전하량과 구동 신호(864)에 의해 유출되는 전하량의 균형을 유지하기 위해 도 10의 회로를 개량한 회로이다. 즉, 도 10의 회로에 있어서 제어신호(150)의 전압이 전압 Vss에 근접한 경우 PMOS(1011 혹은 1012)에는 충분한 소스 드레인 간 전압이 걸리는 것에 반해 NMOS(1001 혹은 1002)의 소스 드레인 간에 걸리는 전압은 불충분하다. 따라서, 1회의 구동 신호에 의해 유출되는 전하량은 유입되는 전하량에 비해 꽤 작아진다. 이것을 개선한 것이 도 11의 실시예이다.

도 11의 회로는, 저항소자(1140)와 용량소자(1130)에 의한 저역 통과 필터를 통해 제어신호(150)의 전압이 노드(1150)에 접속되고, 상기 전압과 노드(1153) 전압이 PMOS(1115, 11l6) 등에 의한 전류 스위치에서 비교되는 구성으로 되어 있다. 그리고 그 결과를 PMOS(1118, 1119) 등에 의한 전류 스위치에서 증폭하고 NMOS (1106)에 의한 소스 팔로워 회로에 가한다.

그리고 그 소스 팔로워 회로의 출력(1152) 전압을 저항소자(1141∼1143)에의한 저항 분압 회로에서 분압하고 노드(1153)로 피드백한다. 그 때, 노드(1153) 전압이 노드(1150) 전압 즉 제어신호(150)의 전압과 동일하게 되었을 경우가 최적이다. 여기서 저항소자(1141, 1142)의 저항값이 동일해지도록 하면, 노드(1152) 전압과 제어신호(150)의 전압 차는 제어신호(150)의 전압과 노드(1154)의 전압 차와 대략 동일해지고, NMOS(1107)가 도통될 경우 유입되는 전하량과 NMOS(1002)가 도통될 경우 유출되는 전하량을 거의 동일하게 할 수 있다. 또, 상기 회로는 제어신호 (150)의 전압이나 노드(1052)의 전압이 전압(Vss)에 근접한 경우 유용하므로 신호(854)로 구동하는 MOS(1107)로 NMOS를 사용한다.

도 12에는, 도 8의 실시예의 구성 요소인 위상 비교기(800)에 대한 구체적인 구성의 실시예를 나타낸다. 상기 회로는 특개평09-74352의 명세서에 개시되어 있다. 상기 회로는, 신호(850, 860) 중 어느 것이 먼저 상승하는지를 NAND 회로 (1200, 1201)로 구성된 플립플롭이 비교하고, 그 결과를 플립플롭(1202)이 수신하여 신호(151)로 출력한다.

도 13에는, 도 8의 실시예의 구성 요소인 주파수 비교기(801)에 대한 구체적인 구성의 실시예를 나타낸다. 상기 회로 역시 특개평09-74352 명세서에 개시되어 있다. 상기 회로에서는, 신호(851)의 상승과 신호(861)의 하강이 교대로 나타나는지의 여부를 비교하여 어느 하나가 2회 이상 연속하여 나타나면 연속하여 나타난 측의 출력 신호(852 혹은 862)가 하이 레벨이 된다.

상술한 PLL 회로를 사용하면 전원 전압이 변동했을 때에 발생하는 지터가 작은, 본 발명에 따른 전압 제어 발진기를 자유자재로 구현할 수 있다.

도 14에는, 본 발명에 따른 PLL 회로를 사용하여 구성한 반도체 집적 회로 장치의 실시예에 있어서 그 배치를 나타낸다. 도 14에서, 참조 부호 1400은 반도체 집적 회로 장치, 참조 부호 1401은 본 발명의 전압 제어 발진기를 포함하는 PLL 회로의 주요 부분을 탑재하는 위치, 참조 부호 1402∼1404는 클럭 분배 회로(806)를 구성하는 드라이버를 분산하여 탑재하는 위치, 참조 부호 1410은 외부로부터 공급되는 기준신호를 수신하는 입력 회로를 탑재하는 위치를 나타낸다. 또한, 참조 부호 1450∼1453은 이들 간을 접속하는 배선을 나타내고, 참조 부호 1460은 각 분배 영역에 클럭신호(870)를 공급하는 배선을 나타낸다.

본 발명의 전압 제어 발진기를 사용하면 전원 전압이 변동되었을 때 발생하는 지터가 작으므로 전압 제어 발진기를 포함하는 PLL 회로의 구성 요소를 전원 전압 변동에 대해 신경쓰지 않고 반도체 집적 회로 장치 내의 임의의 위치에 탑재할 수 있다.

본 발명에 따른 전압 제어 발진기에 따르면, 전원 전압이 변동되었을 때 발생하는 지터를 저감할 수 있다.

또한, 본 발명에 따른 PLL 회로에 따르면 전원 전압이 변동되었을 때 발생하는 지터가 작게 되는 PLL 회로를 실현할 수 있다.

또한, 본 발명에 따른 반도체 집적 회로 장치에 의하면, 전원 전압이 변동되었을 때 발생하는 지터를 작게하는 클럭 신호를 제공할 수 있다.

Claims

전압 제어 발진기에 있어서,

제1 전압을 가진 제1 전원에 접속하는 제1 접속점과,

제2 전압을 가진 제2 전원에 접속하는 제2 접속점과,

제1 MOS 트랜지스터와,

제3 접속점과 제4 접속점을 가진 제1 용량소자와,

제5 접속점과 제6 접속점과 제어 신호 입력단과 발진 주파수 출력단을 가진 발진기

를 가지며,

상기 제1 MOS 트랜지스터의 소스를 상기 제2 접속점에 접속하고,

상기 제1 MOS 트랜지스터의 드레인을 상기 제4 접속점과 상기 제6 접속점에 접속하고,

상기 제1 접속점을 상기 제3 접속점과 상기 제5 접속점에 접속하고,

상기 제1 MOS 트랜지스터의 게이트에 아날로그 제어 신호를 인가하는 것과,

상기 제어 신호 입력단에 디지털 제어 신호를 인가함으로써 발진 주파수를 제어하는 것을 특징으로 하는 전압 제어 발진기.
제1항에 있어서,

상기 발진기는 제2 용량 소자와,

상기 제2 용량 소자로의 접속점을 가져,

상기 디지털 신호를 상기 제어 신호 입력단에 입력함으로써 제2 용량 소자로의 접속, 비접속을 선택하는 전압 제어 발진기.
제1항에 있어서,

상기 발진기는 제3 용량 소자와,

제2 MOS 트랜지스터를 가져,

상기 제어 신호 입력단이 상기 제2 MOS 트랜지스터의 게이트에 대응하고,

상기 제2 MOS 트랜지스터를 상기 제3 용량 소자로의 스위치로서 이용하고,

상기 디지털 신호를 상기 제어 신호 입력단에 입력함으로써 상기 제3 용량소자로의 접속, 비접속을 선택하는 전압 제어 발진기.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 발진기는,

P 채널형의 MOS 트랜지스터의 드레인과, N 채널형의 MOS 트랜지스터의 드레인을 접속하여 구성된 인버터를 적어도 3개 구비하고,

상기 인버터는 각각의 출력 단자와 입력 단자를 순차 접속함으로써 고리(環)형상으로 구성되는 것을 특징으로 하는 전압 제어 발진기.
삭제
PLL 회로에 있어서,

제1항 내지 제3항 중 어느 한 항의 전압 제어 발진기와,

분주기와,

위상 비교기와,

주파수 비교기와,

제어 회로

를 가지며,

상기 분주기는 상기 전압 제어 발진기의 출력 신호를 분주한 분주 출력 신호를 출력하고,

상기 위상 비교기는 기준 신호와 상기 분주 출력 신호를 입력으로 하고, 상기 기준 신호와 상기 분주 출력 신호의 위상을 비교하여 위상차 검출 신호를 출력하고,

상기 주파수 비교기는 상기 기준 신호와 상기 분주 출력 신호를 입력으로 하고, 상기 기준 신호와 상기 분주 출력 신호의 주파수를 비교하여 주파수차 검출 신호를 출력하고,

상기 제어 회로는 상기 위상차 검출 신호와 상기 주파수차 검출 신호를 입력으로 하고, 입력에 대응하는 제어를 행하기 위해 상기 아날로그 제어 신호를 출력하고,

상기 위상차 검출 신호는 상기 디지털 제어 신호에 대응하는 것을 특징으로 하는 PLL 회로.
제6항에 있어서,

상기 제어 회로는 상기 기준 신호도 입력으로 하고,

상기 기준 신호의 1주기 마다, 상기 위상 검출 신호와 상기 주파수 검출 신호에 대응한 제어를 행하고,

상기 주파수차 검출 신호에 대응한 상기 아날로그 제어 신호의 전압 변화는, 상기 위상차 검출 신호에 대응한 상기 아날로그 제어 신호의 전압 변화보다 큰 것을 특징으로 하는 PLL 회로.
제6항에 있어서,

상기 제어 회로는, 상기 기준 신호의 1주기 마다, 상기 위상 검출 신호와 상기 주파수 검출 신호에 대응한 제어를 행하는 제어 주기를 가지며,

상기 주파수 비교기는, 상기 기준 신호와 상기 분주 출력 신호의 주파수를 비교하고, 주파수차를 검출한 것에 대응하는 상기 주파수차 검출 신호를 출력하는 제1 제어 주기 및 상기 제1 제어 주기에 연속하는 소정수의 제어 주기에 있어서는, 상기 위상차 검출 신호에 대응한 상기 아날로그 제어 신호의 전압 변화를 금지하는 수단을 가진 것을 특징으로 하는 PLL 회로.
삭제
삭제
PLL 회로에 있어서,

제4항의 전압 제어 발진기와,

분주기와,

위상 비교기와,

주파수 비교기와,

제어 회로

를 가지며,

상기 분주기는 상기 전압 제어 발진기의 출력 신호를 분주한 분주 출력 신호를 출력하고,

상기 위상 비교기는 기준 신호와 상기 분주 출력 신호를 입력으로 하고, 상기 기준 신호와 상기 분주 출력 신호의 위상을 비교하여 위상차 검출 신호를 출력하고,

상기 주파수 비교기는 상기 기준 신호와 상기 분주 출력 신호를 입력으로 하고, 상기 기준 신호와 상기 분주 출력 신호의 주파수를 비교하여 주파수차 검출 신호를 출력하고,

상기 제어 회로는 상기 위상차 검출 신호와 상기 주파수차 검출 신호를 입력으로 하고, 입력에 대응하는 제어를 행하기 위해 상기 아날로그 제어 신호를 출력하고,

상기 위상차 검출 신호는 상기 디지털 제어 신호에 대응하는 것을 특징으로 하는 PLL 회로.
제11항에 있어서,

상기 제어 회로는 상기 기준 신호도 입력으로 하고,

상기 기준 신호의 1주기 마다, 상기 위상 검출 신호와 상기 주파수 검출 신호에 대응한 제어를 행하고,

상기 주파수차 검출 신호에 대응한 상기 아날로그 제어 신호의 전압 변화는, 상기 위상차 검출 신호에 대응한 상기 아날로그 제어 신호의 전압 변화보다 큰 것을 특징으로 하는 PLL 회로.
제11항에 있어서,

상기 제어 회로는, 상기 기준 신호의 1주기 마다, 상기 위상 검출 신호와 상기 주파수 검출 신호에 대응한 제어를 행하는 제어 주기를 가지며,

상기 주파수 비교기는, 상기 기준 신호와 상기 분주 출력 신호의 주파수를 비교하고, 주파수차를 검출한 것에 대응하는 상기 주파수차 검출 신호를 출력하는 제1 제어 주기 및 상기 제1 제어 주기에 연속하는 소정수의 제어 주기에 있어서는, 상기 위상차 검출 신호에 대응한 상기 아날로그 제어 신호의 전압 변화를 금지하는 수단을 가진 것을 특징으로 하는 PLL 회로.