JPH11234123A - 位相比較回路及び位相比較器 - Google Patents

Abstract

(57)【要約】 【課題】 位相比較器からのＵｐ信号とＤｏｗｎ信号が
同時に同じ期間だけＬｏｗ状態となるように動作させ
て、リファレンスリークの発生や位相ノイズ増加の要因
を排除する。 【解決手段】 位相比較器を２入力ＮＡＮＤ回路１，
２，３，４，５，６と、３入力ＮＡＮＤ回路７，８と、
遅延回路１０，１１とから構成し、Ｕｐ側遅延回路１０
は、ｍ個（ｍは偶数）の直列接続したインバータＱｕ１
〜Ｑｕｍから構成し、Ｄｏｗｎ側遅延回路は、ｎ個（ｎ
は偶数）の直列接続したインバータＱｄ１〜Ｑｄｎから
構成し、Ｕｐ側遅延回路１０及びＤｏｗｎ側遅延回路１
１をそれぞれ構成するインバータＱｕ１〜Ｑｕｍ，イン
バータＱｄ１〜Ｑｄｎの個数ｎとｍ（ｎ，ｍは偶数）を
調整し、チャージポンプ回路１２のＵｐ動作とＤｏｗｎ
動作のスイッチング時間の差を、前記位相比較器から出
力されるＵｐ信号とＤｏｗｎ信号のパルス幅を個別に調
整することにより、補正する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、位相比較器とチャ
ージポンプ回路から構成される位相比較回路と、その位
相比較回路に用いる位相比較器に関する。

【０００２】

【従来の技術】図８は、従来例に係る位相比較器とチャ
ージポンプ回路を組み合わせた位相比較回路を示す回路
図である。図８に示す従来例の位相比較回路に用いる位
相比較器は、入力端子ＳｉｇおよびＲｅｆと出力端子Ｕ
ｐおよびＤｏｗｎを有し、その回路は、２入力ＮＡＮＤ
回路１１，１２，１３，１４，１５，１６と、３入力Ｎ
ＡＮＤ回路１７，１８と、遅延回路２０とから構成され
ている。また、遅延回路２０は、４入力ＮＡＮＤ回路１
９と、インバータＱ１〜Ｑｍ（ｍは偶数）との組み合わ
せから構成されている。

【０００３】図８に示す従来例において、位相比較器の
Ｕｐ端子およびＤｏｗｎ端子が接続されているチャージ
ポンプ回路２１は、電流型もしくは電圧型のチャージポ
ンプ回路であり、位相比較器のＵｐ端子またはＤｏｗｎ
端子から入力される位相差信号を次段発振器を制御する
電圧または電流に変換する回路として機能するようにな
っている。

【０００４】電流型のチャージポンプ回路は、位相比較
器のＵｐ端子からＬｏｗ信号が入力される期間は出力端
子に正の一定電流（以下、Ｕｐ電流という）を出力し、
位相比較器のＤｏｗｎ端子からＬｏｗ信号が入力される
期間は出力端子に負の一定電流（以下、Ｄｏｗｎ電流と
いう）を出力するように動作するものであり、そのＵｐ
電流とＤｏｗｎ電流の大きさは、等しく設定されてい
る。

【０００５】位相比較器とチャージポンプ回路との組み
合わせからなる位相比較回路をＰＬＬ周波数シンセサイ
ザに用いた場合、ＰＬＬループがロック状態となり位相
比較器のＲｅｆ端子とＳｉｇ端子に同相の信号が入力さ
れる状態では、位相比較器のＵｐ信号とＤｏｗｎ信号が
同時にＬｏｗ状態となる期間がある。

【０００６】このとき、理想的なチャージポンプ回路で
あれば、位相比較器のＵｐ電流とＤｏｗｎ電流のＯＮと
ＯＦＦの動作が同時に行われるため、チャージポンプ回
路の出力側では、位相比較器のＵｐ電流とＤｏｗｎ電流
が相殺され、その出力電流は０となる。つまり、次段に
接続されるフィルター回路の出力電圧に変化がなくな
り、ＰＬＬ周波数シンセサイザの電圧制御発振器は、一
定の周波数の下に発振することになる。

【０００７】

【発明が解決しようとする課題】しかしながら、実際の
チャージポンプ回路においては、回路を構成するＮＭＯ
Ｓ及びＰＭＯＳトランジスタのスイッチング特性や周波
数特性の違いにより、Ｕｐ動作とＤｏｗｎ動作のスイッ
チング特性に差が生じ、これが原因となって位相比較器
へのＲｅｆ信号とＳｉｇ信号の位相が同相であるにも拘
らず、チャージポンプ回路の出力が０にならないという
現象が起きる。

【０００８】すなわち、実際のチャージポンプ回路を構
成するＮＭＯＳトランジスタとＰＭＯＳトランジスタの
スイッチング時間や周波数特性に差があるため、図８に
示す従来例に係る位相比較器を用いて同じタイミングで
チャージポンプ回路２１のＵｐ動作とＤｏｗｎ動作を行
ったとしても、チャージポンプ回路２１でのＵｐ電流と
Ｄｏｗｎ電流がＯＮしてからＯＦＦする期間に差が生じ
る。

【０００９】つまり、ＰＬＬループがロック状態とな
り、位相比較器のＲｅｆ信号とＳｉｇ信号が同位相とな
っても、チャージポンプ回路の出力が０にならない状況
が発生する。これが電圧制御発振器の発振周波数の揺れ
となり、リファレンスリークや位相ノイズの原因となっ
ている。

【００１０】このリファレンスリークの発生や位相ノイ
ズ増加の要因を排除するには、位相比較器はＵｐ信号と
Ｄｏｗｎ信号が同時に同じ期間だけＬｏｗ状態となるよ
うに動作する必要があるが、図８に示す位相比較器は、
その動作を行うように構成されておらず、上述したリフ
ァレンスリークの発生や位相ノイズ増加の要因を排除す
るには到っていないのが現状である。

【００１１】本発明の目的は、リファレンスリークの発
生や位相ノイズ増加の要因を排除するためにＵｐ信号と
Ｄｏｗｎ信号が同時に同じ期間だけＬｏｗ状態となるよ
うに動作する位相比較器及びその位相比較器を用いた位
相比較回路を提供することにある。

【００１２】

【課題を解決するための手段】前記目的を達成するた
め、本発明に係る位相比較回路は、位相比較器とチャー
ジポンプ回路から構成される位相比較回路であって、チ
ャージポンプ回路のＵｐ動作とＤｏｗｎ動作のスイッチ
ング時間の特性差を、位相比較器から出力する位相差信
号のパルスの幅をＵｐ側とＤｏｗｎ側で個別に調整して
補正するようにしたものである。

【００１３】また、本発明に係る位相比較回路に用いる
位相比較器は、チャージポンプ回路と組み合わされて位
相比較回路を構成する位相比較器であって前記チャージ
ポンプ回路のＵｐ動作とＤｏｗｎ動作のスイッチング動
作を行うための信号を出力するＵｐ側とＤｏｗｎ側の遅
延回路を有し、前記Ｕｐ側とＤｏｗｎ側の遅延回路を独
立した個別の回路に分離し、位相比較器のＳｉｇ端子と
Ｒｅｆ端子に同相信号が入力された場合に、位相比較器
のＵｐ端子とＤｏｗｎ端子に出力されるパルスの幅をＵ
ｐ側とＤｏｗｎ側で個別に設定するようにしたものであ
る。

【００１４】また、前記Ｕｐ側とＤｏｗｎ側遅延回路の
素子として、外部からの制御で遅延量を連続的に変えら
れるインバータを使用することにより、 位相比較器の
Ｓｉｇ端子とＲｅｆ端子に同相信号が入力された場合
に、位相比較器のＵｐ端子とＤｏｗｎ端子に出力される
パルスの幅をＵｐ側とＤｏｗｎ側で個別に、かつ、連続
的に調整するようにしたものである。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。

【００１６】（実施形態１）図１は、本発明の実施形態
１に係る位相比較回路を示す回路図である。

【００１７】図において、本発明に係る位相比較回路は
基本的構成として、位相比較器とチャージポンプ回路か
ら構成される位相比較回路であって、前記チャージポン
プ回路のＵｐ動作とＤｏｗｎ動作のスイッチング時間の
差を、前記位相比較器から出力されるＵｐ信号とＤｏｗ
ｎ信号のパルス幅を個別に調整することにより、補正す
ることを特徴とするものである。

【００１８】また、本発明に係る位相比較回路に用いる
位相比較器は、ディジタル型の位相比較器であって、Ｕ
ｐ側とＤｏｗｎ側との遅延回路をそれぞれ独立した回路
構成とし、かつ各遅延回路の遅延時間をＵｐ側とＤｏｗ
ｎ側でそれぞれ独立して調整する回路構成とすることに
より、Ｓｉｇ端子とＲｅｆ端子に同相の信号が入力され
た場合にＵｐ端子とＤｏｗｎ端子に出力されるパルス幅
を個別に設定可能としたことを特徴とするものである。

【００１９】次に、本発明の具体例を実施形態１として
図１に基づいて説明する。図１に示す本発明の実施形態
１に係る位相比較回路に用いる位相比較器は、入力端子
ＳｉｇおよびＲｅｆと出力端子ＵｐおよびＤｏｗｎを有
し、その回路は２入力ＮＡＮＤ回路１，２，３，４，
５，６と、３入力ＮＡＮＤ回路７，８と、遅延回路とか
ら構成されている。

【００２０】本発明の実施形態１における遅延回路は、
４入力ＮＡＮＤ回路９と、それぞれ独立した回路構成の
Ｕｐ側遅延回路１０及びＤｏｗｎ側遅延回路１１とから
構成したことを特徴とするものである。

【００２１】Ｕｐ側遅延回路１０は、ｍ個（ｍは偶数）
の直列接続したインバータＱｕ１〜Ｑｕｍから構成され
ており、Ｄｏｗｎ側遅延回路は、ｎ個（ｎは偶数）の直
列接続したインバータＱｄ１〜Ｑｄｎから構成されてい
る。

【００２２】さらに、本発明の実施形態１に係る位相比
較回路は、上述した位相比較器と、該位相比較器のＵｐ
端子およびＤｏｗｎ端子に接続したチャージポンプ回路
１２とから構成したことを特徴とするものである。

【００２３】また、本発明の実施形態１に係る位相比較
回路に用いる位相比較器は、電流型もしくは電圧型のチ
ャージポンプ回路であり、位相比較器のＵｐ端子または
Ｄｏｗｎ端子から入力される位相差信号を次段の発振器
を制御する電圧または電流に変換する回路として機能す
るようになっている。

【００２４】次に、図１に示す本発明の実施形態１に係
る位相比較器の動作について説明する。

【００２５】図１に示す位相比較器は、Ｓｉｇ端子に入
力される信号Ｓの位相がＲｅｆ端子に入力される基準信
号Ｒより進んでいる場合に、位相の進み具合に比例した
期間にＤｏｗｎ端子からＬｏｗレベルの信号を出力し、
Ｓｉｇ端子に入力される信号Ｓの位相がＲｅｆ端子に入
力される基準信号Ｒより遅れている場合に、位相の遅れ
具合に比例した期間にＵｐ端子からＬｏｗレベルの信号
を出力する。

【００２６】また、Ｓｉｇ端子とＲｅｆ端子にそれぞれ
入力される信号ＳとＲとの位相が一致している場合（Ｐ
ＬＬループがロックしている場合）には、Ｕｐ端子とＤ
ｏｗｎ端子の両方からＬｏｗレベルの信号を出力する。
このとき、Ｕｐ端子がＬｏｗレベルの信号を出力する期
間は、Ｕｐ側遅延回路１０を構成するインバータＱｕ１
〜Ｑｕｍの遅延時間Ｔｕで決定され、Ｄｏｗｎ端子がＬ
ｏｗレベルの信号を出力する期間は、Ｄｏｗｎ側遅延回
路１１を構成するインバータＱｄ１〜Ｑｄｎの遅延時間
Ｔｄで決定される。

【００２７】つまり、Ｕｐ側遅延回路１０及びＤｏｗｎ
側遅延回路１１をそれぞれ構成するインバータＱｕ１〜
Ｑｕｍ，インバータＱｄ１〜Ｑｄｎの個数ｎとｍ（ｎ，
ｍは偶数）を調整し、さらにはインバータＱｕ１〜Ｑｕ
ｍ及びインバータＱｄ１〜ＱｄｎがＭＯＳトランジスタ
で構成されている場合には、そのチャネル長やチャネル
幅を変えることにより、Ｕｐ側及びＤｏｗｎ側の遅延回
路１０，１１の延時間を調整することにより、Ｓｉｇ端
子とＲｅｆ端子に同相の信号ＳとＲが入力された場合
に、Ｕｐ端子とＤｏｗｎ端子に出力されるＬｏｗレベル
の信号のパルス幅を決定できる回路構成となっている。

【００２８】次に、図１に示す位相比較器の動作を図２
に示すタイミングチャートによって説明する。この場
合、説明を簡単にするため、論理素子のもつ遅延時間
は、遅延回路１０と１１を構成するインバータだけがも
っているものと仮定する。

【００２９】まず、図１に示す位相比較器の入力端子Ｒ
ｅｆとＳｉｇがＨｉｇレベルの定常状態を説明する。２
入力ＮＡＮＤ回路１と６の出力が共にＬｏｗレベルの状
態であると仮定すると、４入力ＮＡＮＤ回路９は、４つ
の入力のうち２つがＬｏｗレベルであるため、その出力
がＨｉｇｈレベルとなり、インバータＱｕ１とＱｄ１の
出力は共にＨｉｇｈレベルとなる。

【００３０】２入力ＮＡＮＤ回路２と５の入力には、そ
れぞれＮＡＮＤ回路１と６の出力であるＬｏｗレベルが
入力されているため、その出力がＨｉｇｈレベルとな
る。ＮＡＮＤ回路３は、ＮＡＮＤ回路２のＨｉｇｈレベ
ルの出力とインバータＱｕ１のＨｉｇｉレベルの出力が
入力されるため、その出力がＬｏｗレベルとなる。ＮＡ
ＮＤ回路４は、ＮＡＮＤ回路５のＨｉｇｈレベルの出力
とインバータＱｄ１のＨｉｇｉレベルの出力が入力され
るため、その出力がＬｏｗレベルとなる。

【００３１】また、ＮＡＮＤ回路７の入力には、ＮＡＮ
Ｄ回路１のＬｏｗレベルの出力とＮＡＮＤ回路２のＨｉ
ｇｈレベルの出力とインバータＱｕ１のＨｉｇｈレベル
の出力が入力されているため、位相比較器の出力端子Ｕ
ｐはＨｉｇｈレベルとなる。また、ＮＡＮＤ回路８の入
力には、ＮＡＮＤ回路６のＬｏｗレベルの出力とＮＡＮ
Ｄ回路５のＨｉｇｈレベルの出力とインバータＱｄ１の
Ｈｉｇｈレベルの出力が入力されているため、位相比較
器の出力端子Ｄｏｗｎは、Ｈｉｇｈレベルとなり、位相
比較器は、安定した状態に落ち着く。

【００３２】次に、図２に示すように、先ず入力信号Ｒ
が立ち下がり、それからＴ時間だけ遅れて入力信号Ｓが
立ち下がる場合を説明する。

【００３３】入力信号Ｒの立ち下がりを受けて２入力Ｎ
ＡＮＤ回路１の出力がＨｉｇｈレベルに変化するが、４
入力ＮＡＮＤ回路９の入力であるＮＡＮＤ回路６の出力
はＬｏｗレベルであるため、ＮＡＮＤ回路９の出力はＨ
ｉｇｈレベルのまま変化がなく、遅延回路１０と１１の
出力もＨｉｇｈレベルのまま変化しない。

【００３４】また、ＮＡＮＤ回路２の出力は、一方の入
力であるＮＡＮＤ回路１の出力がＨｉｇｈレベルに変化
するが、ＮＡＮＤ回路３の出力がＬｏｗレベルであるた
め、Ｈｉｇｈレベルで変化しない。

【００３５】従って、ＮＡＮＤ回路７の出力は、３つの
入力がすべてＨｉｇｈレベルになるため、位相比較器の
Ｕｐ端子はＬｏｗレベルに変わり、位相比較器のＤｏｗ
ｎ端子は、ＮＡＮＤ回路８の入力状態に変化がないた
め、Ｈｉｇｈレベルのまま保たれる。

【００３６】その後、入力信号ＳがＴ時間遅れて立ち下
がると、２入力ＮＡＮＤ回路６の出力がＨｉｇｈレベル
に変化してＮＡＮＤ回路８の入力が全てＨｉｇｈレベル
になるため、位相比較器のＤｏｗｎ端子は、一旦Ｌｏｗ
レベルに変化する。また、ＮＡＮＤ回路６の出力がＨｉ
ｇｈレベルに変化したため、４入力ＮＡＮＤ９の入力
は、全てＨｉｇｈレベルとなり、その出力がＬｏｗレベ
ルに変化する。

【００３７】４入力ＮＡＮＤ回路９の出力を受けるＤｏ
ｗｎ側遅延回路１１の出力側のインバータＱｄ１の出力
は、直列接続した複数のインバータＱｄ１〜Ｑｄｎのも
つ遅延時間後にＬｏｗとなる。

【００３８】Ｄｏｗｎ側遅延回路１１の出力側のインバ
ータＱｄ１の出力がＬｏｗとなり、ＮＡＮＤ回路６の出
力がＨｉｇｈレベル、ＮＡＮＤ回路５の出力がＨｉｇｈ
レベルであるため、ＮＡＮＤ回路８の出力である位相比
較器のＤｏｗｎ端子は再びＨｉｇｈレベルに変わる。

【００３９】つまり、位相比較器の入力信号ＳがＬｏｗ
となり、位相比較器のＤｏｗｎ端子が一旦Ｌｏｗレベル
になってからＨｉｇｈレベルに戻るまでの時間は、イン
バータＱｄ１〜Ｑｄｎのもつ遅延時間Ｔｄと等しく、位
相比較器のＤｏｗｎ端子へ出力するＬｏｗレベルのパル
ス幅は、Ｔｄとなる。

【００４０】また、４入力ＮＡＮＤ回路９の出力を受け
るＵｐ側遅延回路１０の出力側のインバータＱｕ１の出
力は、直列接続した複数のインバータＱｕ１〜Ｑｕｍの
もつ遅延時間後にＬｏｗとなる。

【００４１】インバータＱｕ１の出力がＬｏｗとなり、
ＮＡＮＤ回路１の出力がＨｉｇｈレベル、ＮＡＮＤ回
路２の出力がＨｉｇｈレベルであるため、ＮＡＮＤ回路
７の出力である位相比較器のＵｐ端子は、Ｈｉｇｈレベ
ルになる。

【００４２】つまり、位相比較器のＵｐ端子がＬｏｗレ
ベルとなっている時間は、入力信号ＲがＬｏｗとなって
から入力信号ＳがＬｏｗとなるまでの時間Ｔと、直列接
続した複数のインバータＱｕ１〜Ｑｕｍのもつ遅延時Ｔ
ｕとの和となり、入力信号ＲとＳの位相差が反映される
ことになる。

【００４３】その後、位相比較器は、次の状態を経て安
定状態となる。すなわち、インバータＱｕ１とインバー
タＱｄ１とのＬｏｗ出力を受けるＮＡＮＤ回路３と４の
出力はＨｉｇｈレベルに変化し、ＮＡＮＤ回路２と５の
出力は２つの入力が共にＨｉｇｈレベルになるため、Ｌ
ｏｗレベルに変化する。

【００４４】そして、ＮＡＮＤ回路１と６の出力がＨｉ
ｇｈレベル、ＮＡＮＤ回路２と５の出力がＬｏｗレベル
になるため、４入力ＮＡＮＤ回路の出力はＨｉｇｈ状態
となり、これを受けるインバータＱｕ１とインバータＱ
ｄ１との出力もＨｉｇｈ状態となり、位相比較器は安定
した状態に落ち着く。

【００４５】次に、位相比較器の入力端子ＲｅｆとＳｉ
ｇが共にＨｉｇｈレベルの安定している状態で、入力信
号ＲとＳが同時にＬｏｗレベルになった場合について説
明する。

【００４６】入力信号ＲとＳが同時にＬｏｗレベルにな
ると、ＮＡＮＤ回路１と６の出力はＬｏｗレベルからＨ
ｉｇｈレベルに変化し、ＮＡＮＤ回路７と８は入力が全
てＨｉｇｈレベルとなるため、位相比較器のＵｐ端子と
Ｄｏｗｎ端子は、一旦ＨｉｇｈレベルからＬｏｗレベル
に変化する。

【００４７】しかし、このときＮＡＮＤ回路９は４つの
入力が全てＨｉｇｈレベルに変化するためため出力がＬ
ｏｗレベルとなり、ＮＡＮＤ回路７の入力にはＱｕ１か
らＱｕ２の持つ遅延時間Ｔｕ後にＬｏｗレベルが入力さ
れ、これによりＵｐ端子は再びＨｉｇｈレベルに変化す
る。

【００４８】また、ＮＡＮＤ回路８の入力には、直列接
続した複数のインバータＱｄ１〜Ｑｄ２のもつ遅延時間
Ｔｄ後にＬｏｗレベルが入力されるため、位相比較器の
Ｄｏｗｎ端子は、再びＨｉｇｈレベルに変化する。

【００４９】つまり、入力信号ＲとＳに同相の信号が入
力された場合、位相比較器のＵｐ端子には、Ｕｐ側遅延
回路１０を構成するインバータＱｕ１〜Ｑｕｍのもつ遅
延時間Ｔｕと等しい幅のＬｏｗレベルのパルスが出力さ
れ、位相比較器のＤｏｗｎ端子には、Ｄｏｗｎ側遅延回
路１１を構成するインバータＱｄ１〜Ｑｄｎのもつ遅延
時間Ｔｄと等しい幅のＬｏｗレベルのパルスが出力され
る。

【００５０】最後に、図１に示す本発明の実施形態１に
係る位相比較器とチャージポンプ回路から構成される位
相比較回路の動作について簡単に説明する。

【００５１】図１に示したチャージポンプ回路１２が電
流型のチャージポンプ回路である場合は、そのチャージ
ポンプ回路１２は、位相比較器のＵｐ端子からＬｏｗ信
号が出力される期間に正の一定電流（以下、Ｕｐ電流と
いう）Ｉｕｐを出力し、位相比較器のＤｏｗｎ端子から
Ｌｏｗ信号が入力される期間に負の一定電流（以下、Ｄ
ｏｗｎ電流という）Ｉｄｏｗｎをそれぞれ出力する。こ
のとき、ＩｕｐとＩｄｏｗｎの電流の大きさは、等しく
設定されている。

【００５２】いま、チャージポンプ回路１２のＵｐ端子
とＤｏｗｎ端子に同じ幅のＬｏｗレベルの信号が入力さ
れた場合に、Ｕｐ電流Ｉｕｐが流れ始めてから流れ終わ
るまでの時間をＴｕｐ、Ｄｏｗｎ電流Ｉｄｏｗｎが流れ
始めてから流れ終わるまでの時間をＴｄｏｗｎとそれぞ
れ定義する。

【００５３】ＴｄｏｗｎよりＴｕｐが長い特性であるな
らば、位相比較器のＤｏｗｎ側遅延回路１１のインバー
タＱｄ１〜Ｑｄｎの個数ｎを増やすことにより、Ｄｏｗ
ｎ側遅延回路１１の遅延時間Ｔｄを増やし、位相比較器
のＤｏｗｎ信号がＬｏｗになる時間を長くする。

【００５４】また、ＴｕｐよりＴｄｏｗｎが長い特性で
あるならば、位相比較器のＵｐ側遅延回路１０のインバ
ータＱｕ１〜Ｑｕｍの個数ｍを増やすことにより、Ｕｐ
側遅延回路１０の遅延時間Ｔｕを増やし、位相比較器の
Ｕｐ信号がＬｏｗになる時間を長くする。

【００５５】つまり、上述した調整を行うことにより、
ＴｕｐとＴｄｏｗｎを等しく設定することが可能であ
る。

【００５６】従って、上記の調整を行えば位相比較器の
Ｒｅｆ端子とＳｉｇ端子に同相の信号が入力される状況
においてのＩｕｐとＩｄｏｗｎの流れる期間が等しくな
り、かつ、ＩｕｐとＩｄｏｗｎは大きさが等しく方向が
逆であるため、チャージポンプ回路１２の出力ではＩｕ
ｐとＩｄｗｏｎが相殺されて０となる。

【００５７】図３は、本発明の実施形態１に係る位相比
較回路をＰＬＬ周波数シンセサイザに用いた場合の構成
の例を示す回路図である。

【００５８】先ず、図１に示す位相比較器のＵｐ側及び
Ｄｏｗｎ側遅延回路１０，１１を構成するインバータＱ
ｕ１〜Ｑｕｍ，Ｑｄ１〜Ｑｄｎの個数ｍとｎが等しい場
合を説明する。

【００５９】図１に示す電流型のチャージポンプ回路１
２は、位相比較器のＵｐ端子からＬｏｗ信号が出力され
る期間に、ドライバー回路１２ａからの制御でＰＭＯＳ
トランジスタＱｐをＯＮ状態にして出力端子に正の一定
電流（以下、Ｕｐ電流という）Ｉｕｐを出力し、位相比
較器のＤｏｗｎ端子からＬｏｗ信号が入力される期間
に、ドライバー回路１２ａからの制御でＮＭＯＳトラン
ジスタＱｎをＯＮ状態にして出力端子から負の一定電流
（以下、Ｄｏｗｎ電流という）Ｉｄｏｗｎをそれぞれ出
力する。

【００６０】このとき、チャージポンプ回路１２の電流
源Ｖ1とＶ2は等しく設定されているため、ＩｕｐとＩｄ
ｏｗｎの電流の大きさも等しい。

【００６１】ＰＬＬループがロック状態となり位相比較
器のＲｅｆ端子とＳｉｇ端子に同相の信号が入力される
状態となると、位相比較器は、Ｕｐ端子とＤｏｗｎ端子
との信号が同時に同じ期間だけＬｏｗ状態となるように
動作する。理想的なチャージポンプ回路１２であれば、
位相比較器のＵｐ電流ＩｕｐとＤｏｗｎ電流Ｉｄｏｗｎ
が同じタイミングでＯＮ／ＯＦＦの動作を行うため、チ
ャージポンプ回路１２の出力側では、ＩｕｐとＩｄｏｗ
ｎが相殺されて０となる。

【００６２】つまり、次段に接続されるフィルター回路
ＬＰＦのコンデンサに充電されている電圧は変化しない
ため、電圧制御発振器ＶＣＯは、一定の周波数の下に発
振する。

【００６３】次に、実際の動作で発生する問題点につい
て説明する。実際のチャージポンプ回路１２において
は、位相比較器からの位相差情報に基づきＵｐ電流Ｉｕ
ｐとＤｏｗｎ電流Ｉｄｏｗｎのスイッチング動作を同じ
タイミングで行っても、 ＰＭＯＳトランジスタＱｐと
ＮＭＯＳトランジスタＱｐのスイッチング時間に差があ
るため、ＩｕｐとＩｄｏｗｎが流れる期間に差が生じ、
位相比較器のＲｅｆ端子とＳｉｇ端子への入力信号Ｓ，
Ｒは同位相であるにも拘らず、チャージポンプ回路１２
の出力電流が０にならない状況が発生する。

【００６４】これがＰＬＬループのロック状態における
電圧制御発振器ＶＣＯの発信周波数の揺れの原因とな
り、リファレンスリークや位相ノイズが増加する要因と
なっている。

【００６５】次に、本発明の実施形態１において、リフ
ァレンスリークや位相ノイズを排除するために、図１に
示す位相比較回路において位相比較器のＵｐ側及びＤｏ
ｗｎ側遅延回路１０，１１を適正に調整する場合につい
て説明する。

【００６６】いま、仮に調整前において、チャージポン
プ回路１２のＵｐ入力端子とＤｏｗｎ入力端子に同じパ
ルス幅のＬｏｗレベルのパルス信号が入力されている場
合には、位相比較器からのＵｐ電流がＯＮしてからＯＦ
Ｆするまでの時間Ｔｕｐが、Ｄｏｗｎ電流がＯＮしてか
らＯＦＦするまでの時間Ｔｄｏｗｎより長い特性である
とする。

【００６７】この場合には、位相比較器のＤｏｗｎ側遅
延回路１１を構成するインバータＱｄ１〜Ｑｄｎの個数
を増やしたり インバータＱｄ１〜ＱｄｎがＭＯＳトラ
ンジスタで構成される場合には、そのチャネル長やチャ
ネル幅を変えることにより、Ｄｏｗｎ側遅延回路１１の
遅延時間Ｔｄを増やし、Ｄｏｗｎ信号がＬｏｗになる時
間を長くし、チャージポンプ回路１２のＵｐ電流とＤｏ
ｗｎ電流がＯＮしている期間ＴｕｐとＴｄｏｗｎが等し
くなるように設定する。

【００６８】このように調整を行えば、ＰＬＬループが
ロックして位相比較器のＳｉｇ端子とＲｅｆ端子の入力
信号Ｓ，Ｒが同相になった場合のチャージポンプ回路１
２出力側の電流は、Ｕｐ電流とＤｏｗｎ電流が相殺され
て０となる。つまり、次段に接続されるフィルター回路
ＬＰＦのコンデンサに充電されている電圧は変化しない
ため、電圧制御発振器ＶＣＯは一定の周波数で発振する
ことになり、リファレンスリークや位相ノイズの低減が
可能となる。

【００６９】（実施形態２）図４及び図５は、本発明の
実施形態２を示す図である。本発明の実施形態２は図４
に示すように、位相比較器のＵｐ側及びＤｏｗｎ側遅延
回路１０，１１の素子として外部からの制御で遅延量を
連続的に変えられるインバータを使用することにより、
位相比較器のＳｉｇ端子とＲｅｆ端子に同相信号が入力
された場合に、位相比較器のＵｐ端子とＤｏｗｎ端子に
出力されるパルスの幅をＵｐ側とＤｏｗｎ側で個別に、
かつ、連続的に調整するようにしたことを特徴とするも
のである。

【００７０】具体的には、図１に示す位相比較器の遅延
回路１０，１１を構成するインバータＱｕ１〜Ｑｕｍお
よびＱｄ１〜Ｑｄｎを、遅延時間可変インバーターＱｕ
１〜ＱｕｍおよびＱｄ１〜Ｑｄｎと電流コントロール回
路１３ａ，１３ｂとの組み合わせに変更したものであ
る。

【００７１】また、図５に示すように、各遅延時間可変
インバーターＱｕ１〜ＱｕｍおよびＱｄ１〜Ｑｄｎは、
トランジスタＱ1，Ｑ2，Ｑ3，Ｑ4，Ｑ5，Ｑ6，Ｑ7と、
電流源Ｉ0との組み合わせからなり、各遅延時間可変イ
ンバーターＱｕ１〜ＱｕｍおよびＱｄ１〜Ｑｄｎは、電
流コントロール回路１３ａ，１３ｂにて動作電流Ｉ0を
制御することにより、遅延時間が図６に示すように可変
する回路構成になっている。また、図５において、電流
値Ｉｐと電流値Ｉｎとは、等しく設定されている。

【００７２】図４及び図５に示すように、本発明の実施
形態２では、遅延時間可変インバーターＱｕ１〜Ｑｕｍ
およびＱｄ１〜Ｑｄｎと電流コントロール回路１３ａ，
１３ｂとを組み合わせた回路を用いて、位相比較器のＵ
ｐ側及びＤｏｗｎ側遅延回路１０，１１構成することに
より、位相比較器のＵｐ側及びＤｏｗｎ側遅延回路１
０，１１の遅延時間を連続的に可変するため、位相比較
器の入力端子ＲｅｆとＳｉｇへの入力信号Ｓ，Ｒの位相
が同相となった場合に、位相比較器の出力端子ＵｐとＤ
ｏｗｎにそれぞれ出力されるＬｏｗレベルのパルスの幅
を外部からの制御で希望の値に設定することが可能とな
る。つまり、チャージポンプ回路１２のＵｐ動作とＤｏ
ｗｎ動作のスイッチング時間の特性差の補正を、外部か
らの制御で行うことができる。

【００７３】図７は、図４に示す位相比較器のシミュレ
ーション結果を示す図である。図７に示すシミュレーシ
ョンは、Ｕｐ側遅延回路１０とＤｏｗｎ側遅延回路１１
の遅延時間可変インバータの個数を６個とし、Ｕｐ側遅
延回路１０のインバータの動作電流Ｉ0を２５μＡ、Ｄ
ｏｗｎ側遅延回路１１のインバータの動作電流Ｉ0を１
００μＡにそれぞれ設定し、位相比較器の入力端子Ｒｅ
ｆとＳｉｇに同相の信号を入力した場合に、位相比較器
の出力端子ＵｐとＤｏｗｎにそれおぞれ出力されるパル
ス波形をシミュレーションした結果である。

【００７４】Ｕｐ側遅延回路１０のインバータの動作電
流Ｉ0をＤｏｗｎ側遅延回路１１の動作電流Ｉ0より小さ
く設定しているため、Ｕｐ側遅延回路１０の遅延量がＤ
ｏｗｎ側遅延回路１１の遅延量より大きくなり、位相比
較器のＤｏｗｎ端子のＬｏｗレベルのパルス幅がＵｐ側
より大きくなっている。

【００７５】

【発明の効果】以上説明したように本発明によれば、チ
ャージポンプ回路のＵｐ動作とＤｏｗｎ動作のスイッチ
ング時間の差を位相比較器から出力されるＵｐ信号とＤ
ｏｗｎ信号のパルス幅を個別に調整して補正するため、
チャージポンプ回路を構成するＮＭＯＳ及びＰＭＯＳト
ランジスタのスイッチング特性や周波数特性の違いによ
り、Ｕｐ動作とＤｏｗｎ動作のスイッチング特性に生じ
る差を吸収し、位相比較器へのＲｅｆ信号とＳｉｇ信号
の位相が同相である場合、チャージポンプ回路の出力を
０にすることができる。

【００７６】位相比較回路に使用するディジタル型の位
相比較器において、Ｕｐ側とＤｏｗｎ側の遅延回路を独
立した回路とし、かつ遅延回路の遅延時間をＵｐ側とＤ
ｏｗｎ側で独立して調整できる回路構成とすることによ
り、位相比較器のＳｉｇ端子とＲｅｆ端子に同相の信号
が入力された場合に、位相比較器のＵｐ端子とＤｏｗｎ
端子に出力されるパルスの幅を個別に設定をすることが
できる。

【図面の簡単な説明】

【図１】本発明の実施形態１に係る位相比較回路を示す
回路図である。

【図２】図１に示す位相比較器の動作を示すタイミング
チャートである。

【図３】本発明の実施形態１に係る位相比較回路をＰＬ
Ｌ周波数シンセサイザに用いた場合の構成の例を示す回
路図である。

【図４】本発明の実施形態２に係る位相比較回路を示す
回路図である。

【図５】図４に示す遅延時間可変インバータを示す回路
図である。

【図６】図５に示す遅延時間可変インバータの特性を示
す図である。

【図７】図４に示す位相比較回路のシミュレーション結
果を示す図である。

【図８】従来例に係る位相比較回路を示す回路図であ
る。

【符号の説明】

１，２，３，４，５，６ ２入力ＮＡＮＤ回路 ７，８ ３入力ＮＡＮＤ回路 ９ ４入力ＮＡＮＤ回路 １０ Ｕｐ側遅延回路 １１ Ｄｏｗｎ側遅延回路 １２ チャージポンプ回路 Ｑｕ１〜Ｑｕｍ，Ｑｄ１〜Ｑｄｎ インバータ １３ａ，１３ｂ 電流コントロール回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 位相比較器とチャージポンプ回路から構
   成される位相比較回路であって、 チャージポンプ回路のＵｐ動作とＤｏｗｎ動作のスイッ
   チング時間の特性差を、位相比較器から出力する位相差
   信号のパルスの幅をＵｐ側とＤｏｗｎ側で個別に調整し
   て補正するようにしたことを特徴とする位相比較回路。
2. 【請求項２】 チャージポンプ回路と組み合わされて位
   相比較回路を構成する位相比較器であって 前記チャージポンプ回路のＵｐ動作とＤｏｗｎ動作のス
   イッチング動作を行うための信号を出力するＵｐ側とＤ
   ｏｗｎ側の遅延回路を有し、 前記Ｕｐ側とＤｏｗｎ側の遅延回路を独立した個別の回
   路に分離し、 位相比較器のＳｉｇ端子とＲｅｆ端子に同相信号が入力
   された場合に、位相比較器のＵｐ端子とＤｏｗｎ端子に
   出力されるパルスの幅をＵｐ側とＤｏｗｎ側で個別に設
   定するようにしたことを特徴とする位相比較器。
3. 【請求項３】 前記Ｕｐ側とＤｏｗｎ側遅延回路の素子
   として、外部からの制御で遅延量を連続的に変えられる
   インバータを使用することにより、 位相比較器のＳｉ
   ｇ端子とＲｅｆ端子に同相信号が入力された場合に、位
   相比較器のＵｐ端子とＤｏｗｎ端子に出力されるパルス
   の幅をＵｐ側とＤｏｗｎ側で個別に、かつ、連続的に調
   整するようにしたことを特徴とする請求項２に記載の位
   相比較器。