JP2009159038A - Pll回路 - Google Patents
Pll回路 Download PDFInfo
- Publication number
- JP2009159038A JP2009159038A JP2007332026A JP2007332026A JP2009159038A JP 2009159038 A JP2009159038 A JP 2009159038A JP 2007332026 A JP2007332026 A JP 2007332026A JP 2007332026 A JP2007332026 A JP 2007332026A JP 2009159038 A JP2009159038 A JP 2009159038A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- phase
- frequency
- steady state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010355 oscillation Effects 0.000 claims abstract description 88
- 230000008859 change Effects 0.000 claims abstract description 18
- 238000001514 detection method Methods 0.000 abstract description 81
- 239000003795 chemical substances by application Substances 0.000 description 32
- 238000010586 diagram Methods 0.000 description 27
- 239000003990 capacitor Substances 0.000 description 15
- 239000013256 coordination polymer Substances 0.000 description 14
- 230000000630 rising effect Effects 0.000 description 12
- 230000003071 parasitic effect Effects 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 7
- 238000007599 discharging Methods 0.000 description 6
- 230000002441 reversible effect Effects 0.000 description 6
- 238000012546 transfer Methods 0.000 description 6
- 101150071739 Tp63 gene Proteins 0.000 description 5
- 238000013461 design Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 101100478290 Arabidopsis thaliana SR30 gene Proteins 0.000 description 4
- 101000596041 Homo sapiens Plastin-1 Proteins 0.000 description 4
- 102100035181 Plastin-1 Human genes 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 4
- 101000596046 Homo sapiens Plastin-2 Proteins 0.000 description 3
- 102100035182 Plastin-2 Human genes 0.000 description 3
- 238000013459 approach Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 101100026165 Drosophila melanogaster ND-75 gene Proteins 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/113—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using frequency discriminator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
- H03K19/018528—Interface arrangements of complementary type, e.g. CMOS with at least one differential stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0895—Details of the current generators
- H03L7/0898—Details of the current generators the source or sink current values being variable
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Abstract
【解決手段】ハイブリッド制御方式PLL回路内の位相比較回路PHASE_COMPの出力S_PHが頻繁に変化しているか否かを判定する定常状態検出回路CONV_DETを設け、位相比較回路の出力S_PHが暫く変化していない時は定常状態に達していないと判定し、頻繁に変化している時は定常状態に達したと判定し、その判定結果に基づいて、電圧制御発振回路VCOの発振周波数をデジタル制御信号S_DGによって制御する制御幅を変更し、もしくは(および)、アナログ制御信号S_AGを変化させる頻度を変更する。これにより、定常状態に達する前の収束性を損なうことなく、定常状態に達した後のデジタル制御信号による発振周波数の制御幅を小さくできる。よって、定常状態における位相ジッタを低減できる。
【選択図】図1
Description
図1は、本発明の実施の形態1によるPLL回路の構成例を示すブロック図である。
前述した実施の形態1では、チャージポンプ回路CPと電圧制御発振回路VCOの間を1本のアナログ制御信号S_AGで接続する構成について述べた。本実施の形態2では、この間を2本のアナログ制御信号S_AG1およびS_AG2で接続する構成について述べる。
前述した実施の形態1では、電圧制御発振回路VCOの中のバッファ回路BUFを2段のインバータで構成する場合について述べた。本実施の形態3では、このバッファ回路BUFを4段のインバータで構成する場合について述べる。
前述した実施の形態1では、周波数比較回路FREQ_COMPおよび位相逆転検出回路REV_DETとチャージポンプ制御回路CP_CNTLの間を直接接続する構成について述べた。本実施の形態4では、この間に信号の時間幅を拡張する回路を設けた構成について述べる。
前述した実施の形態1では、電圧制御発振回路VCOの出力を分周回路DIVで分周してクロック信号CLK_OUTを出力する構成について述べた。本実施の形態5では、図13に示すように電圧制御発振回路VCOから直接クロック信号CLK_OUTを出力する構成について述べる。
前述した実施の形態1では、定常状態検出回路CONV_DETの出力S_CONVを、デジタル制御回路DIG_CNTLとチャージポンプ制御回路CP_CNTLの両方が使用し、デジタル制御信号S_DGによる発振周波数の制御幅とアナログ制御信号S_AGを変化させる頻度を、定常状態に達しているか否かによって両方とも変更する構成について述べた。この他の実施の形態として、デジタル制御信号S_DGによる発振周波数の制御幅のみを定常状態に達しているか否かによって変更する構成や、アナログ制御信号S_AGを変化させる頻度のみを定常状態に達しているか否かによって変更する構成も有り得る。また、デジタル制御信号S_DGのうち定常状態の時にローレベルに固定する1本またはハイレベルに固定する1本を削除し、2ビットで制御する構成も有り得る。いずれの場合も本発明の実施の形態1によるPLL回路に比べて本発明の効果は薄れるが、ある程度は本発明の効果を期待できる。
AG_CTL アナログ制御部
BUF バッファ回路
BUF_N,BUF_P バッファ回路の出力ノード
C 容量
CLK_FB フィードバック信号
CLK_OUT クロック出力信号
CLK_REF リファレンス信号
CLKB_REF 反転リファレンス信号
CONV_DET 定常状態検出回路
COUNTER カウンタ回路
CP チャージポンプ回路
CP_CNTL チャージポンプ制御回路
CT カウンタ回路
DG_CTL デジタル制御部
DIG_CNTL デジタル制御回路
DIV 分周回路
DLY、IV_DLY 遅延回路
FF フリップフロップ回路
FLIP_DET 反転したことを検出する部分
FREQ_COMP 周波数比較回路
IV インバータ回路
LS レベルシフト回路
ND NAND回路
NR NOR回路
OSC リングオシレータ回路
OSC_OUT リングオシレータ回路の出力ノード
PHASE_COMP 位相比較回路
PLS パルス信号
R 抵抗
REV_DET 位相逆転検出回路
S_AG アナログ制御信号
S_CONV,S_REV 検出回路の出力
S_DG デジタル制御信号
S_DH,S_DL,S_UH,S_UL 制御信号
S_ENBL イネーブル信号
S_FB,S_PH,S_REF 比較回路の出力
SR セットリセットラッチ回路
STP ストップ信号
T トランジスタ
TIMER 所定時間が経過したことを検知する部分
Tn NMOSトランジスタ
Tp PMOSトランジスタ
VCO 電圧制御発振回路
VCO_OUT 電圧制御発振回路の出力ノード
Vdd 高電位側電源ノード
Vss 第1低電位側電源ノード
Vss2 第2低電位側電源ノード
Claims (13)
- 第1の範囲に亘って発振周波数を制御するアナログ制御信号と、前記第1の範囲より狭い範囲で発振周波数を制御するデジタル制御信号と、によって制御される電圧制御発振器と、
前記電圧制御発振器の出力の周波数、もしくは前記電圧制御発振器の出力を分周した信号の周波数と、基準信号の周波数と、を比較する周波数比較回路と、
前記電圧制御発振器の出力の位相、もしくは前記電圧制御発振器の出力を分周した信号の位相と、前記基準信号の位相と、を比較する位相比較回路と、を備え、
前記電圧制御発振器の出力、もしくは前記電圧制御発振器の出力を分周した信号と、前記基準信号と、の周波数および位相が一致するように前記電圧制御発振器の発振周波数を制御するように構成されたPLL回路であって、
前記電圧制御発振器の発振周波数の制御が定常状態に達したか否かを判定する第1回路を備え、
前記定常状態に達していないと判定した時にのみ作動する第2回路、または前記定常状態に達したと判定した時にのみ作動する第3回路のうち、少なくとも一方を有することを特徴とするPLL回路。 - 請求項1記載のPLL回路において、
前記第1回路は、前記位相比較回路の比較結果が第1の時間以上同じ状態にあるか否かを判定する機能を有することを特徴とするPLL回路。 - 請求項2記載のPLL回路において、
前記第1の時間は、前記基準信号の4サイクルに相当する時間であることを特徴とするPLL回路。 - 請求項1記載のPLL回路において、
前記第1回路が前記定常状態に達していないと判定した場合には、前記第1回路が前記定常状態に達していると判定した場合に比べ、前記アナログ制御信号を変化させる頻度を下げることを特徴とするPLL回路。 - 請求項2記載のPLL回路において、
前記位相比較回路の比較結果が前記第1の時間以上同じ状態にある場合には、前記位相比較回路の比較結果が前記第1の時間未満に変化している場合に比べ、前記アナログ制御信号を変化させる頻度を下げることを特徴とするPLL回路。 - 請求項3記載のPLL回路において、
前記位相比較回路の比較結果が前記第1の時間以上同じ状態にある場合には、前記位相比較回路の比較結果が前記第1の時間未満に変化している場合に比べ、前記アナログ制御信号を変化させる頻度を下げることを特徴とするPLL回路。 - 請求項4記載のPLL回路において、
前記第1回路が前記定常状態に達していないと判定した場合には、第2の時間ごとに前記アナログ制御信号を変化させ、
前記第1回路が前記定常状態に達していると判定した場合には、前記アナログ制御信号を前記基準信号の1サイクルごとに変化させることを特徴とするPLL回路。 - 請求項5記載のPLL回路において、
前記位相比較回路の比較結果が前記第1の時間以上同じ状態にある場合には、第2の時間ごとに前記アナログ制御信号を変化させ、
前記位相比較回路の比較結果が前記第1の時間未満に変化している場合には、前記アナログ制御信号を前記基準信号の1サイクルごとに変化させることを特徴とするPLL回路。 - 請求項6記載のPLL回路において、
前記位相比較回路の比較結果が前記第1の時間以上同じ状態にある場合には、第2の時間ごとに前記アナログ制御信号を変化させ、
前記位相比較回路の比較結果が前記第1の時間未満に変化している場合には、前記アナログ制御信号を前記基準信号の1サイクルごとに変化させることを特徴とするPLL回路。 - 請求項7記載のPLL回路において、
前記第2の時間は、前記基準信号の8サイクル以上に相当する時間であることを特徴とするPLL回路。 - 請求項8記載のPLL回路において、
前記第2の時間は、前記基準信号の8サイクル以上に相当する時間であることを特徴とするPLL回路。 - 請求項9記載のPLL回路において、
前記第2の時間は、前記基準信号の8サイクル以上に相当する時間であることを特徴とするPLL回路。 - 請求項1〜12のいずれか1項に記載のPLL回路において、
前記デジタル制御信号は2ビット以上のデジタル信号により構成され、
前記第1回路が前記定常状態に達していると判定した場合には、前記デジタル制御信号の内の1ビットのみを前記位相比較回路の比較結果に基づいて変化させると共に他のビットをそれぞれ所定値に固定し、
前記第1回路が前記定常状態に達していないと判定した場合には、少なくとも前記他のビットを前記位相比較回路の比較結果に基づいて変化させることを特徴とするPLL回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007332026A JP2009159038A (ja) | 2007-12-25 | 2007-12-25 | Pll回路 |
US12/068,513 US7541848B1 (en) | 2007-12-25 | 2008-02-07 | PLL circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007332026A JP2009159038A (ja) | 2007-12-25 | 2007-12-25 | Pll回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009159038A true JP2009159038A (ja) | 2009-07-16 |
Family
ID=40672424
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007332026A Pending JP2009159038A (ja) | 2007-12-25 | 2007-12-25 | Pll回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7541848B1 (ja) |
JP (1) | JP2009159038A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011211318A (ja) * | 2010-03-29 | 2011-10-20 | Hitachi Ltd | 半導体装置 |
JP2017509217A (ja) * | 2014-01-27 | 2017-03-30 | クゥアルコム・インコーポレイテッドQualcomm Incorporated | 標準的なデジタルセルを使用する差動バンバン位相検出器 |
Families Citing this family (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8095102B2 (en) | 2008-11-17 | 2012-01-10 | Infineon Technologies Ag | Phase-lock loop |
US8638138B2 (en) * | 2009-09-14 | 2014-01-28 | Achronix Semiconductor Corporation | Hierarchical global clock tree |
US9274149B2 (en) | 2012-04-16 | 2016-03-01 | Hamilton Sundstrand Corporation | Frequency phase detection three phase system |
JP6200389B2 (ja) * | 2014-08-22 | 2017-09-20 | 株式会社東芝 | 無線通信装置、集積回路および無線通信方法 |
US9495285B2 (en) | 2014-09-16 | 2016-11-15 | Integrated Device Technology, Inc. | Initiating operation of a timing device using a read only memory (ROM) or a one time programmable non volatile memory (OTP NVM) |
US9553570B1 (en) | 2014-12-10 | 2017-01-24 | Integrated Device Technology, Inc. | Crystal-less jitter attenuator |
US9369139B1 (en) * | 2015-02-14 | 2016-06-14 | Integrated Device Technology, Inc. | Fractional reference-injection PLL |
US9336896B1 (en) | 2015-03-23 | 2016-05-10 | Integrated Device Technology, Inc. | System and method for voltage regulation of one-time-programmable (OTP) memory programming voltage |
US9455045B1 (en) | 2015-04-20 | 2016-09-27 | Integrated Device Technology, Inc. | Controlling operation of a timing device using an OTP NVM to store timing device configurations in a RAM |
US9362928B1 (en) | 2015-07-08 | 2016-06-07 | Integrated Device Technology, Inc. | Low-spurious fractional N-frequency divider and method of use |
US9954516B1 (en) | 2015-08-19 | 2018-04-24 | Integrated Device Technology, Inc. | Timing device having multi-purpose pin with proactive function |
US9590637B1 (en) | 2015-08-28 | 2017-03-07 | Integrated Device Technology, Inc. | High-speed programmable frequency divider with 50% output duty cycle |
US9847869B1 (en) | 2015-10-23 | 2017-12-19 | Integrated Device Technology, Inc. | Frequency synthesizer with microcode control |
JP5883984B1 (ja) * | 2015-11-26 | 2016-03-15 | イメージニクス株式会社 | 発振回路とpll回路と信号処理装置 |
US9614508B1 (en) | 2015-12-03 | 2017-04-04 | Integrated Device Technology, Inc. | System and method for deskewing output clock signals |
US10075284B1 (en) | 2016-01-21 | 2018-09-11 | Integrated Device Technology, Inc. | Pulse width modulation (PWM) to align clocks across multiple separated cards within a communication system |
US9852039B1 (en) | 2016-02-03 | 2017-12-26 | Integrated Device Technology, Inc | Phase locked loop (PLL) timing device evaluation system and method for evaluating PLL timing devices |
US9859901B1 (en) | 2016-03-08 | 2018-01-02 | Integrated Device Technology, Inc. | Buffer with programmable input/output phase relationship |
US9692394B1 (en) | 2016-03-25 | 2017-06-27 | Integrated Device Technology, Inc. | Programmable low power high-speed current steering logic (LPHCSL) driver and method of use |
US9698787B1 (en) | 2016-03-28 | 2017-07-04 | Integrated Device Technology, Inc. | Integrated low voltage differential signaling (LVDS) and high-speed current steering logic (HCSL) circuit and method of use |
US9581973B1 (en) | 2016-03-29 | 2017-02-28 | Integrated Device Technology, Inc. | Dual mode clock using a common resonator and associated method of use |
US9954541B1 (en) | 2016-03-29 | 2018-04-24 | Integrated Device Technology, Inc. | Bulk acoustic wave resonator based fractional frequency synthesizer and method of use |
US9654121B1 (en) | 2016-06-01 | 2017-05-16 | Integrated Device Technology, Inc. | Calibration method and apparatus for phase locked loop circuit |
CN109389954B (zh) * | 2017-08-14 | 2024-07-09 | 京东方科技集团股份有限公司 | 像素电路、显示面板及其驱动方法和显示装置 |
CN108599746B (zh) * | 2018-06-29 | 2024-04-05 | 长江存储科技有限责任公司 | 自适应脉宽调整电路、快闪存储器 |
CN110830041B (zh) * | 2019-11-25 | 2023-09-15 | 上海华力微电子有限公司 | 占空比50%的连续整数分频器及包括其的锁相环电路 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09270704A (ja) * | 1996-04-02 | 1997-10-14 | Toshiba Corp | 位相同期回路 |
JP2001257567A (ja) * | 2000-03-08 | 2001-09-21 | Hitachi Ltd | 電圧制御発振器およびpll回路および半導体集積回路装置 |
JP2003298424A (ja) * | 2002-04-05 | 2003-10-17 | Matsushita Electric Ind Co Ltd | 信号処理装置およびd/a変換器 |
JP2005064896A (ja) * | 2003-08-13 | 2005-03-10 | Renesas Technology Corp | 同期クロック発生回路 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2793091B1 (fr) * | 1999-04-30 | 2001-06-08 | France Telecom | Dispositif d'asservissement de frequence |
US6806786B1 (en) * | 2001-05-15 | 2004-10-19 | Rf Micro Devices, Inc. | Phase-locked loop with self-selecting multi-band VCO |
US6924678B2 (en) * | 2003-10-21 | 2005-08-02 | Altera Corporation | Programmable phase-locked loop circuitry for programmable logic device |
JP3968525B2 (ja) | 2004-03-04 | 2007-08-29 | ソニー株式会社 | 位相同期回路および情報再生装置 |
-
2007
- 2007-12-25 JP JP2007332026A patent/JP2009159038A/ja active Pending
-
2008
- 2008-02-07 US US12/068,513 patent/US7541848B1/en not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09270704A (ja) * | 1996-04-02 | 1997-10-14 | Toshiba Corp | 位相同期回路 |
JP2001257567A (ja) * | 2000-03-08 | 2001-09-21 | Hitachi Ltd | 電圧制御発振器およびpll回路および半導体集積回路装置 |
JP2003298424A (ja) * | 2002-04-05 | 2003-10-17 | Matsushita Electric Ind Co Ltd | 信号処理装置およびd/a変換器 |
JP2005064896A (ja) * | 2003-08-13 | 2005-03-10 | Renesas Technology Corp | 同期クロック発生回路 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011211318A (ja) * | 2010-03-29 | 2011-10-20 | Hitachi Ltd | 半導体装置 |
JP2017509217A (ja) * | 2014-01-27 | 2017-03-30 | クゥアルコム・インコーポレイテッドQualcomm Incorporated | 標準的なデジタルセルを使用する差動バンバン位相検出器 |
Also Published As
Publication number | Publication date |
---|---|
US20090160508A1 (en) | 2009-06-25 |
US7541848B1 (en) | 2009-06-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2009159038A (ja) | Pll回路 | |
JP4357538B2 (ja) | 半導体集積回路装置 | |
JP6674140B2 (ja) | 注入同期発振器、並びにジッタ及び/又は位相ノイズの制御方法 | |
KR940001724B1 (ko) | 위상동기회로 | |
US9083338B2 (en) | Digital noise protection circuit and method | |
JP4093961B2 (ja) | 位相ロックループ回路、遅延ロックループ回路、タイミング発生器、半導体試験装置及び半導体集積回路 | |
US8253462B2 (en) | Duty cycle correction method and its implementing circuit | |
CN110957998B (zh) | 一种精确校正时钟信号占空比的电路 | |
US6768387B1 (en) | Voltage controlled oscillator and PLL circuit using the same | |
US8232822B2 (en) | Charge pump and phase-detecting apparatus, phase-locked loop and delay-locked loop using the same | |
US7961055B2 (en) | PLL circuit and oscillator device | |
JPWO2006033203A1 (ja) | 遅延ロックループ回路、位相ロックループ回路、タイミング発生器、半導体試験装置及び半導体集積回路 | |
US6366150B1 (en) | Digital delay line | |
US11218141B2 (en) | Correction circuit | |
US20110248786A1 (en) | Oscillator circuit | |
US20110050312A1 (en) | Multi-phase clock generation circuit | |
US6674824B1 (en) | Method and circuitry for controlling a phase-locked loop by analog and digital signals | |
JP3489560B2 (ja) | クロック断検出回路 | |
US9537490B2 (en) | Duty cycle detection circuit and semiconductor apparatus including the same | |
WO2005086353A1 (ja) | ロック検出回路、ロック検出方法 | |
JP3786879B2 (ja) | 出力回路 | |
JP4000215B2 (ja) | 充放電電流発生回路、チャージポンプ回路、pll回路およびパルス幅変調回路 | |
KR20120012386A (ko) | 락 검출 회로 및 이를 포함하는 위상 동기 루프 | |
US20040119544A1 (en) | Differential charge pump and phase locked loop having the same | |
JP2010057006A (ja) | 受信回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091014 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091208 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100208 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101207 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110426 |