KR100379504B1

KR100379504B1 - 비휘발성 메모리 소자

Info

Publication number: KR100379504B1
Application number: KR10-2000-0038002A
Authority: KR
Inventors: 김대한
Original assignee: 주식회사 하이닉스반도체
Priority date: 2000-07-04
Filing date: 2000-07-04
Publication date: 2003-04-10
Also published as: KR20020004268A

Abstract

본 발명은 불필요한 전력 소모를 감소시키기 위한 비휘발성 메모리 소자의 소거 디코딩(Decoding)에 관한 것으로, 복수개의 비휘발성 메모리셀이 행렬모양으로 배열되어 있는 비휘발성 메모리 셀 어레이부; 상기 비휘발성 메모리 셀의 소거라인을 선택하는 스위칭부; 상기 비휘발성 메모리 셀의 소거라인에 인가된 전압을 방전하는 방전부; 상기 스위칭부에 인가되어 상기 비휘발성 메모리 셀의 소거라인을 구동할 제 1 구동부; 상기 스위칭부의 온/오프를 제어하는 제 2 구동부; 상기 제 1, 제 2 구동부에 구동신호를 출력하는 제 3 구동부; 어드레스 및 제어신호를 입력받아 상기 제 1, 제 2, 제 3 구동부 및 상기 방전부에 직접 구동제어를 위한 입력신호를 출력하는 디코더부; 상기 제 1, 제 2, 제 3 구동부에 고전압을 출력하는 고전압 발생부를 포함하여 구성됨을 특징으로 한다.

Description

비휘발성 메모리 소자{NONVOLATILE MEMORY DEVICE}

본 발명은 반도체 메모리 소자에 관한 것으로, 특히 불필요한 전력 소모를 감소시키기 위한 비휘발성 메모리 소자의 소거 디코딩(Decoding)에 관한 것이다.

종래 기술에 따른 비휘발성 메모리 소자는 미국 특허 4,437,174(반도체 메모리 소자)에 관한 것으로, 이하 상기 미국 특허의 일부분을 인용하여 첨부된 도면을 참고하여 간략히 설명하면 다음과 같다.

도 1은 종래의 기술에 따른 비휘발성 메모리 소자를 나타낸 회로도이다.

종래의 기술에 따른 비휘발성 메모리 소자의 구성은 도 1에 도시한 바와 같이, 먼저 메모리 셀 M11에서 Mi1과 M1j에서 Mij는 메모리 행렬로서 행렬 모양으로 행방향으로는 i, 열방향으로는 j로 각각 넘버링(numbering)하여 정렬되어 있다. 각각의 메모리 셀 M11에서 Mij는 제어게이트(CG), 부유게이트(FG), 소거게이트(EG), 드레인(D) 및 소오스(S)가 있고, 모든 메모리 셀의 소오스는 접지되어 있다.

숫자 i번이고 같은 행에 정열된 메모리 셀의 드레인(D)은 디지트(digit) 라인(DL1∼DLj)에 각각 연결되어 있고, 상기 디지트 라인(DL1∼DLj)은 TC1에서 TCj의 모스 트랜지스터를 통하여 칼럼 디코더(COLUMN DECODER)(150)의 각각의 출력라인(CD1∼CDj)에 각각 연결되어 있다.

그리고, TC1에서 TCj인 모스 트랜지스터의 게이트는 신호 Vpm1을 받는다.

이 신호 Vpm1은 데이터가 읽히거나, 쓰여지거나, 데이터 소거가 검출될 때하이레벨에 둔다.

같은 행에서 i로 넘버링한 메모리 셀의 소거게이트(EG)는 j로 넘버링한 소거 라인(E1∼Ej)에 각각 연결되어 있고, 소거라인(E1∼Ej)은 Te1에서 Tej인 모스 트랜지스터를 통해 소거 전압(Ve)을 인가받는 소거단(Er)에 연결되어 있다. 소거라인(E1∼Ej)은 또한 Tre1에서 Trej인 모스 트랜지스터를 통해서 각각 접지되어 있으며, 상기 모스 트랜지스터의 게이트는 데이터 소거가 검출될 때 데이터 소거 체크 신호(Vec)를 받는다. Te1에서 Tej인 트랜지스터의 게이트는 부스터(BS1∼BSj)의 출력단에 연결되어 있으며, 상기 부스터(BS1∼BSj)는 각각 Tl1에서 Tlj인 모스 트랜지스터를 통하여 접지되고 컬럼 디코더(150)의 출력라인(CD1∼CDj)의 전압을 올린다.

게다가, 칼럼 디코더(150)의 라인 L은 센스 증폭기(154)에 연결되어 있다. 상기 센스 증폭기(154)는 선택된 출력라인(CD1∼CDj)중의 하나를 통하여 전류가 흐르는지 아닌지를 검출한다. 센스 증폭기(154)로부터의 출력신호는 리셋되는(resettable) 래치회로(156)에 인가되고 래치(latch)된다.

래치 회로(156)의 출력단(158)은 Tl1에서 Tlj인 모스 트랜지스터의 게이트에 연결되어 있다.

같은 열에 j로 넘버링한 메모리 셀의 제어게이트(CG)는 i로 넘버링한 로우(row) 라인(RL1∼RLi)에 각각 연결되어 있고, 로우 라인(RL1∼RLi)은 Tr1에서 Tri인 모스 트랜지스터를 통해 로우 디코더(ROW DECODER)(152)의 출력단(RD1∼RDi)에 연결되어 있다. 상기 모스 트랜지스터는 각각의 게이트에 신호 Vpm1을 인가받는다.로우 어드레스는 로우 디코더(152)에 입력된다. 로우 디코더(152)의 출력단 중의 하나는 데이터가 읽혀지거나 쓰여질 때 로우 어드레스에 대응하여 선택된다. 하이 레벨의 신호는 로우 디코더(152)의 선택된 출력단으로부터의 출력이고, 반면에 로우 레벨의 신호는 선택되지 않은(non-selected) 출력단 전부로부터의 출력이다.

로우라인(RL1∼RLi)은 T21에서 T2i의 모스 트랜지스터를 통해 각각 부스터(BC1∼BCi)에 연결되어 있다. 신호 Vpm2는 데이터가 읽혀지거나 쓰여질 때 로우(low) 레벨이고, 데이터가 소거되거나 데이터 소거가 검출될 때 하이(high) 레벨이다.

BC1인 부스터는 T11, T12, T13 및 T14인 모스 트랜지스터와 C11인 캐패시터로 구성된다. BC1 부스터는 T1 및 T2 모스 트랜지스터 때문에 +40V의 소거전압(Ve)에서 드롭(drop)을 보상한다.

T12 트랜지스터의 게이트는 신호 Vpm2를 입력받고, T12트랜지스터의 한쪽 단은 소거단(Er), T11 트랜지스터의 게이트 및 T11트랜지스터의 한쪽 단과 연결된다. 게다가, T12 트랜지스터의 다른 한쪽 단은 T13 트랜지스터의 한쪽 단에 연결되고, T13 트랜지스터의 게이트는 T11 트랜지스터의 다른 단과 C11 캐패시터의 한쪽 단에 연결되어 있다. T13 트랜지스터의 다른 단은 C11 캐패시터 다른 한 단과 각각의 T14 및 T21 트랜지스터의 한 단에 연결된다. T14 트랜지스터의 다른 단은 접지되고 T14 트랜지스터의 게이트는 로우 디코더(152)의 출력단(RD1)에 연결된다. BCi 부스터는 BC1 부스터와 동일한 방식으로 배열된다.

다음은 상기와 같은 구조를 가진 비휘발성 메모리 소자의 소거 동작만을 설명하면, 데이터 소거 동작은 메인 셀의 열 방향으로 이루어지며 그것의 디코딩은 칼럼 디코더(150)에서 수행한다. 상기 칼럼 디코더(150)로부터 디코딩된 신호들이 부스터(BS1∼BSj)를 거쳐 Te1∼Tej의 모스 트랜지스터를 스위칭(온/오프)함에 따라 소거 전압인 Ve가 메인 셀에서 선택된 열로 전달되어 선택된 열에 연결된 셀들의 소거 게이트(EG)로 공급되어 소거 동작을 수행한다.

상기 종래의 기술에 따른 비휘발성 메모리 소자의 소거 동작을 좀 더 상세히 설명하면 다음과 같다.

데이터가 소거될 때, 데이터 소거 동작과 데이터 소거 검출 동작은 번갈아 여러번 반복된다. 데이터 소거가 수행될 때, 신호 Vpm1은 로우 레벨, 신호 Vpm2는 하이 레벨, 신호 Vpm3은 로우 레벨이고, 신호 Vec는 로우 레벨이다. 소거 전압 Ve는 +40V에 둔다.

예를 들어, Mi1 메모리 셀이 선택되면, BCi 부스터의 Ti4 모스 트랜지스터가 온(ON)되는 반면 BC1에서 BC(i-1)까지의 다른 부스터의 각각의 T14에서 T(i-1)4까지의 트랜지스터는 부전도(nonconductive)가 된다. 그러므로 로우 레벨의 신호는 Ti4와 T2i 모스 트랜지스터를 통하여 인가되기 때문에 단지 RLi 로우(ROW)라인은 로우(low)레벨에 두고, 다른 로우라인(RL1∼RL(i-1))은 실질적으로 +30V에 둔다.

반면에, 신호 Vpm1은 로우 레벨에 두기 때문에 Tc1에서 Tcj까지의 모스 트랜지스터는 오프되고, 칼럼 디코더(150)로부터의 출력은 각각 BS1에서 BSj까지의 부스터를 통해 Te1에서 Tej까지의 모스 트랜지스터의 게이트에 인가된다. Mi1인 메모리 셀이 선택되면, 전력 소오스 전압(Vcc)은 단지 칼럼 디코더(150)의 출력 라인CD1에 인가된다. 그래서 하이 레벨의 전압은 모스 트랜지스터가 온 되기 위해서 BS1부스터를 통해 Te1 모스 트랜지스터에 인가된다. 게다가 Tre1에서 Trej의 모스 트랜지스터가 부전도 되기 때문에 +40V의 소거 전압(Ve)은 단지 E1 소거 라인에 인가된다. 비록 +40V의 소거전압이 첫 번째 열인 M11에서 Mi1까지의 메모리 셀의 소거 게이트(EG)에 인가될지라도 데이터는 제어게이트(CG)와 부유게이트(FG) 사이의 정전용량(capacitance)의 증가에 의해 단지 Mi1 메모리 셀로부터 소거될 것이고, 다른 메모리 셀(M11∼M(i-1)1)로부터는 소거되지 않는다.

상기 기술된 바와 같이, M11에서 M(i-1)1까지의 메모리 셀의 제어 게이트(CG)는 약 +30V로 두기 때문에 부유게이트(FG)의 전위는 전자가 M11에서 M(i-1)1 메모리 셀의 부유게이트로부터 방전되지 않기 위해서 높게 된다. 반면에 Mi1 메모리 셀의 제어 게이트(CG)의 전위는 로우 레벨, 즉 0V에 둔다. 그래서 Mi1 메모리 셀의 부유게이트(FG)의 전위는 비록 제어게이트(CG)와 부유게이트(FG)사이의 정전용량이 크더라도 약 0V에 둔다. 그러므로 E1 소거라인에 인가된 +40V의 전압은 전계 방출(field emission)에 의해 Mi1 메모리 셀의 부유게이트(FG)로부터 전자를 효율적으로 방출하기 위해 직접적으로 Mi1 메모리 셀의 부유게이트(FG)와 소거게이트(EG) 사이의 한 점에 인가된다.

상기 메모리 셀의 데이터 소거 동작은 결정된 주기동안 수행된 후, 데이터 소거 검출 동작이 개시된다.

그러나 상기와 같은 종래의 비휘발성 메모리 소자에 있어서 다음과 같은 문제점이 있다.

종래의 기술에 따른 비휘발성 메모리 소자에서 소거 동작을 수행하기 위하여 보통 25V이상의 고전압을 발생하고 그 전압에 여러 개의 스위칭 소자를 연결하여 전압을 공급하는데, 그래서 고전압 발생부가 담당하는 부하가 증가하게 되어 고전압 발생시 불필요하게 전력 소모가 증가하게 된다.

그리고 컬럼 디코더를 조절하여 소거동작을 수행할 때 고전압이 엄청난 부하를 감당해야 하므로 고전압 발생부의 점유면적이 증가하게 되어 비효율적이 된다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 내부/외부 전력 공급원의 전력 소비를 축소함과 동시에 고전압 발생부가 점유하는 면적을 축소하고, 디코더만을 제어하여 소거동작을 수행할 수 있는 비휘발성 메모리 소자를 제공하는데 그 목적이 있다.

도 1은 종래의 기술에 따른 비휘발성 메모리 소자의 회로도

도 2는 본 발명에 따른 비휘발성 메모리 소자의 회로도

도 3은 본 발명에 따른 비휘발성 메모리 소자의 제 1 구동부를 나타낸 회로도

도 4는 본 발명에 따른 비휘발성 메모리 소자의 제 2 구동부를 나타낸 회로도

도 5는 본 발명에 따른 비휘발성 메모리 소자의 제 3 구동부를 나타낸 회로도

도면의 주요 부분에 대한 부호 설명

21 : 메모리셀 어레이부 22 : 스위칭부

23 : 방전부 24 : 제 1 구동부

25 : 제 2 구동부 26 : 제 3 구동부

27 : 디코더부 28 : 고전압발생부

31 : 제 1 레벨시프터 32 : 제 1 펌핑회로

41 : 제 2 레벨시프터 42 : 제 2 펌핑회로

51 : 제 3 레벨시프터 52 : 드라이버

상기와 같은 목적을 달성하기 위한 본 발명에 의한 비휘발성 메모리 소자는 복수개의 비휘발성 메모리셀이 행렬모양으로 배열되어 있는 비휘발성 메모리 셀 어레이부와, 상기 비휘발성 메모리 셀의 소거라인을 선택하는 스위칭부와, 상기 비휘발성 메모리 셀의 소거라인에 인가된 전압을 방전하는 방전부와, 상기 스위칭부에 인가되어 상기 비휘발성 메모리 셀의 소거라인을 구동할 제 1 구동부와, 상기 스위칭부의 온/오프를 제어하는 제 2 구동부와, 상기 제 1, 제 2 구동부에 구동신호를 출력하는 제 3 구동부와, 어드레스 및 제어신호를 입력받아 상기 제 1, 제 2, 제 3 구동부 및 상기 방전부에 직접 구동제어를 위한 입력신호를 출력하는 디코더부와,상기 제 1, 제 2, 제 3 구동부에 고전압을 출력하는 고전압 발생부를 포함하여 구성됨을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 따른 비휘발성 메모리 소자에 관하여 상세히 설명하면 다음과 같다.

도 2는 본 발명에 따른 비휘발성 메모리 소자의 구성을 나타낸 회로도이고, 도 3, 도 4 및 도 5는 비휘발성 메모리 소자의 제 1 구동부, 제 2 구동부, 제 3 구동부를 나타낸 회로도이다.

도 2에 도시한 바와 같이, 비휘발성 메모리 소자는 쓰기, 읽기 및 소거동작을 하는 비휘발성 메모리 셀 어레이부(21), 상기 비휘발성 메모리 셀 소거라인을 선택하기 위한 스위칭부(22), 상기 비휘발성 메모리 셀의 소거 동작이 끝나면 소거라인에 인가된 전압을 방전하는 방전부(23), 상기 스위칭부(22)를 통과하여 비휘발성 메모리 셀 소거 라인을 구동할 소거라인 구동용 제 1 구동부(24), 상기 스위칭부(22)의 온/오프를 제어하는 스위칭부 게이트 구동용 제 2 구동부(25), 상기 제 1 구동부(24)와 제 2 구동부(25)의 펌핑 캐패시터를 구동할 소거 클럭 구동용 제 3 구동부(26), 어드레스 및 제어신호를 입력받아 상기 제 1,제 2,제 3 구동부(24,25,26)의 입력신호와 상기 방전부(23)의 게이트에 인가할 신호를 발생하는 디코더부(27), 그리고 상기 각각의 제 1, 제 2, 제 3 구동부(24,25,26)에 공급하기 위한 고전압(VES, VPD, VSGY)을 발생하는 고전압 발생부(28)로 구성된다.

상기 스위칭부(22) 및 방전부(23)는 다수개의 고전압용 엔모스들(NH00∼NHnm, NHV00∼NHVnm)로 구성된다.그리고 상기 고전압 발생부(28)에서 발생되는 고전압(VES)는 메모리 셀 소거 라인을 제어하기 위한 소거 라인 컨트롤 전압이고, 고전압(VPD)는 소거 동작시에 셀 드레인에 인가되는 프로그램 전압이다.그리고 고전압(VSGY)는 워드라인의 제어를 위한 것으로 웰 바이어스 조절을 위한 전압이다.

먼저, 상기 스위칭부(22)를 살펴보면 상기 스위칭부(22)를 구성하는 다수개의 고전압용 엔모스(NH00∼NHnm)의 각 드레인(D)은 제 1 구동부(24)의 각 출력단(ED_D<0>∼ED_D<n>)과 연결되어 있고, 상기 고전압용 엔모스(NH00∼NHnm)의 각 게이트(G)는 제 2 구동부(25)의 각 출력단(EG_G<0>∼EG_G<m>)과 연결되어 있으며, 상기 고전압용 엔모스(NH00∼NHnm)의 소오스는 방전부(23)의 고전압용 엔모스(NHV00∼NHVnm)의 드레인과 연결되어 메모리셀 어레이부(21)의 각각의 소거라인(EG<00>∼EG<nm>)으로 연결되어 있다.

다음으로 방전부(23)를 살펴보면, 상기 방전부(23)를 구성하는 다수개의 고전압용 엔모스(NHV00∼NHVnm)는 접지단과 상기 스위칭부(22)의 각각의 고전압용 엔모스(NH00∼NHnm)의 소오스단에 연결되고, 고전압용 엔모스(NHV00∼NHVnm)의 게이트는 디코더부(27)의 출력단(iXEGPRE<0>∼iXEGPRE<m>)과 연결되어 메모리 셀 어레이부(21)에서의 소거 동작이 끝나면 디코더부(27)로부터 디코딩신호(iXEGPRE<0>∼iXEGPRE<m>)를 입력받아 소거라인(EG<00>∼EG<nm>)에 인가되어 있는 전압을 상기 고전압용 엔모스(NHV00∼NHVnm)를 통해 접지단으로 방전시킨다.

상기 제 1 구동부(24)는 제 3 도에 도시한 바와 같이, 디코더부(27)의 출력신호(XEDPRE<n>)가 입력되는 제 1 레벨시프터(31)와, 상기 제 1 레벨시프터(31)의 두 개의 출력신호를 각 게이트 입력으로 받고 VSGY 전압과 접지단 사이에 직렬로 연결된 충전용 제 1 고전압용 엔모스(301)와 방전용 제 2 고전압용 엔모스(302)와, 상기 제 1 고전압용 엔모스(301)의 소오스와 제 2 고전압용 엔모스(302)의 드레인과 공통으로 연결된 제 1 펌핑회로(32)로 구성되어 있다.

상기 제 1 구동부(24)를 구성하는 상기 제 1 레벨시프터(31)는 디코더부(27)의 출력신호(XEDPRE)를 입력받아 Vcc 전압 레벨의 신호를 VSGY 전압 레벨로 레벨 시프팅(level shifting)하여 제 1 고전압용 엔모스(301)의 게이트에 인가하면서, 디코더부(27)에서 입력된 동일한 신호(XEDPRE)를 반전시켜 제 2 고전압용 엔모스(302)의 게이트에 인가한다.

그리고 상기 제 1 펌핑회로(32)는 제 3 고전압용 엔모스(303)와 펌핑용 캐패시터(304)와 다이오드(305)로 구성되어 있는데, VSGY 전압과 접지단 사이에 상기 제 3 고전압용 엔모스(303)와 펌핑용 캐패시터(304)가 직렬로 연결되어 있고, 상기 제 3 고전압용 엔모스(303)의 게이트와 소오스 사이에 역방향으로 다이오드(305)가 연결되어 있다.

또한, 상기 제 3 고전압용 엔모스(303)의 게이트는 제 1 고전압용 엔모스(301)의 소오스와 제 2 고전압용 엔모스(302)의 드레인과 공통으로 연결되어 제 1 구동부의 출력신호(EG_D)를 낸다.

상기 제 2 구동부(25)는 제 4 도에 도시한 바와 같이, 디코더부(27)의 출력신호(XEGPRE<n>)가 입력되는 제 2 레벨시프터(41)와, 상기 제 1 레벨시프터(41)의 출력신호를 게이트 입력으로 받고 VSGY 전압을 인가받는 제 4 고전압용 엔모스(401)와, 상기 제 4 고전압용 엔모스(401)의 소오스와 연결된 제 2 펌핑회로(42)로 구성되어 있다.

여기서 상기 제 2 펌핑회로(42)는 제 1 펌핑회로(32)와 동일한 구성을 가지나, 상기 제 1 펌핑회로(32) 내부의 캐패시터(304)보다 제 2 펌핑회로(42) 내부의 캐패시터(404)의 용량이 더 커야한다.

왜냐하면, 제 2 구동부(25)의 출력(EG_G)은 소거게이트를 스위칭하기 위한 스위칭부(22)의 게이트 입력으로서 제 1 구동부(24)에서 발생된 전압을 타이밍 로스(loss)없이 전달하기 위하여 보다 빠르게 고전압이 되어야 하기 때문이다.

상기 제 3 구동부(26)는 도 5에 도시한 바와 같이, 디코더부(27)의 출력신호(XECLK)와 클럭(CLOCK)신호를 논리연산하는 낸드게이트(50)와 상기 낸드게이트(50)의 출력을 입력받는 제 3 레벨시프터(51), 상기 제 3 레벨시프터(51)의 출력을 입력받아 제 3 구동부의 출력신호(ECLK_D, ECLK_G)를 내는 드라이버(driver)(52)로 구성되어 있다.

상기 드라이버(52)는 VPD신호와 접지단 사이에 제 3 레벨시프터(51)의 출력신호를 공통으로 게이트 입력으로 하고 직렬로 연결된 피모스(501)와 제 2 엔모스(503), 상기 피모스(501)의 드레인과 제 2 엔모스(503)의 드레인과 연결된 제 1 엔모스(502)로 구성되어 피모스(501)의 드레인에서 제 1 및 제 2 구동부(24,25)로 인가될 제 3 구동부(26)의 출력신호(ECLK_D, ECLK_G)를 발생한다.

여기서, 상기 제 3 구동부(26)는 단지 한 개만이 존재하여도 되고, 그 경우에는 제어 신호만을 입력으로 하고 출력은 제 1 구동부(24)와 제 2 구동부(25) 전체로 공급된다.

상기와 같이 구성된 본 발명에 따른 비휘발성 메모리 소자의 소거 동작을 상세히 설명하면 다음과 같다.

먼저, 고전압 발생부(28)에서 소거 동작에 필요한 전압인 VPD(9V), VSGY(10.5V), VES(15V)를 발생시켜 각각의 제 1,제 2,제 3 구동부(24,25,26)에 인가한다.

상기 디코더부(27)는 메모리 셀 어레이부의 각 열을 디코딩하기 위한 디코드 된 신호(XEGPRE<0:m>,iXEGPRE<0:m>, XEDPRE<0:n>)를 발생시킴과 동시에 제 1 구동부(24)와 제 2 구동부(25)에 공급할 신호(ECLKD<0:n>,ECLKG<0:m>)를 발생시키는 제 3 구동부(26)에 인가할 신호(XECLKG<0:m>,XECLKD<0:n>)를 발생시킨다.

제 3 구동부(26)는 고전압 발생부(28)로부터 VPD 전압을 인가받고 클럭 신호 및 소거 클럭 디코딩 신호(XECLK)를 입력받아서 제 1 구동부(24)와 제 2 구동부(25)로 소거클럭신호(ECLKD<0:n>,ECLKG<0:m>)를 선택적으로 공급한다.

제 2 구동부(25)는 고전압 발생부(28)로부터 VES, VSGY 전압을 인가받고, 상기 디코더부(27)로부터 디코드된 신호(XEGPRE<0:m>)를 인가받아 제 2 구동부(25) 중의 하나가 선택되고, 상기 제 3 구동부(26)로부터 소거 클럭신호(ECLKG<0:m>)를 공급받아 펌핑(pumping)에 사용한다.

상기 디코더부(27)로부터 디코드된 신호(XEGPRE<0:m>)는 제 2 레벨시프터(41)로 입력되어 Vcc 레벨에서 VSGY 레벨로 시프팅되고, 그것의 출력은 제 4 고전압용 엔모스(401)의 게이트로 입력되어 노드 B가 (VSGY - Vtnh)로 충전되도록 한다. 노드 B에 충전된 전압은 제 5 고전압 엔모스(402)의 게이트로 입력되어 노드 A를 ((VSGY - Vtnh) - 2Vtnh)로 충전되도록 한다.

이 때 VPD전압인 0∼9V의 소거클럭신호(ECLKG)가 제 2 펌핑회로(42) 내부의캐패시터(404)로 공급되면 노드 A의 전압은 캐패시티브(Capacitive) 커플링(coupling)이 되어 전압이 증가하게 된다. 따라서 증가한 전압은 제 2 펌핑회로(42) 내부의 다이오드(403)의 장벽 전위(built-in potential)이상이 되어 다시 노드 B를 충전하게 되고 충전된 노드 B는 다시 제 5 고전압용 엔모스(402)의 게이트로 인가되어 노드 A가 보다 높은 전압으로 충전되도록 하는 포지티브(positive) 피드백을 형성하게 된다.

그래서 소거클럭신호(ECLKG)의 클럭킹이 지속될수록 제 2 구동부(25)의 출력 전압은 VES이상으로 상승하여 고전압을 스위칭부(22)의 게이트로 공급한다.

제 1 구동부(24)는 상기 제 2 구동부(25)와 거의 동일하게 동작하나, 내부 캐패시터의 용량이 제 2 구동부(25) 내부의 캐패시터(404)의 용량보다 작아서 방전용 제 2 고전압용 엔모스(302)로 인해 메모리 셀 어레이부(21)의 선택된 소거게이트에 충전된 전압이 빠르게 방전되어 남은 소거 동작이 진행되는 것을 막는다.

여기서, 제 2 구동부(25) 내부의 캐패시터(404)의 용량이 더 큰 이유는 제 2 구동부(25)의 출력(EG_G)이 소거게이트를 스위칭하기 위한 스위칭부(22)의 다수개의 고전압용 엔모스의 게이트 입력이 되어 제 1 구동부(24)에서 발생된 전압을 시간 손실없이 전달하기 위하여 보다 빠르게 고전압이 되어야 하기 때문이다.

상기 제 1, 제 2 구동부(24,25)에서 스위칭부(22)의 다수개의 고전압용 엔모스(NH00∼NHnm)로 인가되는 신호들(ED_D<0>∼ED_D<n>,EG_G<0>∼EG_G<m>)중에서 선택적으로 상기 고전압용 엔모스(NH00∼NHnm)의 드레인과 게이트에 공급되어 소거라인(EG<00>∼EG<mn>)을 선택하고, 상기 선택된 소거라인에 의해 메모리 셀어레이부(21)의 각 소거게이트를 충전하여 소거 동작을 수행한다.

반면에 소거 동작이 끝나는 경우에는 디코더부(27)로부터 공급된 신호(iXEGPRE<0>∼iXEGPRE<m>)에 의해서 방전부(23)의 다수개의 고전압용 엔모스(NHV00∼NHVnm)가 선택적으로 턴-온되어 소거게이트를 방전시킨다.

본 발명에 따른 비휘발성 메모리 소자는 상기 디코더부(27)의 동작에 따라서 다른 하드웨어적인 조치가 없이도 랜덤 소거동작, 블록 소거동작, 칩 소거동작등을 수행할 수 있다.

먼저, 랜덤 소거동작을 수행하기 위해서는 디코더부(27)에서 어드레스와 제어신호를 입력받아 디코딩한 후 제 1 구동부(24), 제 2 구동부(25), 제 3 구동부(26)가 각각 하나씩 선택되도록 그 출력을 조절한다.

그리고, 블록 소거동작을 수행하기 위해서는 제 1 구동부(24), 제 3 구동부(26) 중 하나만 선택되도록 하고 제 2 구동부(25)와 스위칭부(22)는 모두 선택되도록 디코더부(27)의 출력을 조절한다.

또한, 칩 소거동작을 수행하기 위해서는 제 1 구동부(24), 제 2 구동부(25), 제 3 구동부(26), 스위칭부(22) 모두가 선택되도록 디코더부(27)의 출력을 조절한다.

이상에서 설명한 바와 같이 본 발명에 의한 비휘발성 메모리 소자에 있어서 다음과 같은 효과가 있다.

첫째, 구동부가 여러 개의 스위치를 담당하도록 하여 고전압 발생부에서 발생하는 고전압의 부담을 축소시키고, 불필요하게 충전(charging)되어야 할 부하를 감소시킬 수 있다.

둘째, 불필요하게 충전되어야 할 부하를 감소시켜 누설 손실(leakage loss)을 줄이고 따라서 고전압 발생부는 펌핑비(pumping rate)가 감소하여 전력 소모를 축소시킬 수 있다.

셋째, 고전압 발생에 필요한 면적을 감소시킬 수 있다.

넷째, 구동부내에서 펌핑을 하여 실제 소거게이트에는 VES보다 높은 전압을 공급할 수 있기 때문에 고전압 발생부의 고전압에 대한 부담을 줄일 수 있다.

다섯째, 제 1, 제 2 구동부에 소거 클럭 신호를 추가시켜 디코딩함으로서 VPD와 같은 VPD의 액티브(active) 전류 구동성(drivability)을 향상시키고 또한 전력 소모를 획기적으로 줄일 수 있다.

여섯째, 디코더부에 특정 제어신호만을 추가하여 랜덤 억세스 소거(random acces erase)(일반적으로 섹터 소거(sector erase)라고 함), 블록 소거(block erase), 칩 소거(chip erase)등을 다른 하드웨어적인 조치가 없이도 수행이 가능하다.

Claims

복수개의 비휘발성 메모리셀이 행렬모양으로 배열되어 있는 비휘발성 메모리 셀 어레이부;

상기 비휘발성 메모리 셀의 소거라인을 선택하는 스위칭부;

상기 비휘발성 메모리 셀의 소거라인에 인가된 전압을 방전하는 방전부;

상기 스위칭부에 인가되어 상기 비휘발성 메모리 셀의 소거라인을 구동하는 제 1 구동부;

상기 스위칭부의 온/오프를 제어하는 제 2 구동부;

상기 제 1, 제 2 구동부에 구동신호를 출력하는 제 3 구동부;

어드레스 및 제어신호를 입력받아 상기 제 1, 제 2, 제 3 구동부 및 상기 방전부에 직접 구동제어를 위한 입력신호를 출력하는 디코더부;

상기 제 1, 제 2, 제 3 구동부에 고전압을 출력하는 고전압 발생부를 포함하여 구성됨을 특징으로 하는 비휘발성 메모리 소자.
제 1 항에 있어서, 상기 스위칭부는 다수개의 고전압용 트랜지스터로 구성되는데, 상기 트랜지스터의 한 단은 제 1 구동부의 출력과 연결되고, 게이트는 제 2 구동부의 출력과 연결되며, 트랜지스터의 다른 한 단은 상기 방전부와 연결되어 구성됨을 특징으로 하는 비휘발성 메모리 소자.
제 1 항에 있어서, 상기 방전부는 다수개의 고전압용 트랜지스터로 구성되는데, 상기 스위칭부의 트랜지스터의 한 단과 접지단 사이에 상기 트랜지스터가 연결되고, 상기 트랜지스터의 게이트는 상기 디코더의 출력단과 연결되어 구성됨을 특징으로 하는 비휘발성 메모리 소자.
제 1 항에 있어서, 상기 제 1 구동부는 상기 디코더의 출력단과 연결된 제 1 레벨시프터와, 상기 제 1 레벨시프터의 출력신호를 인가받는 웰 바이어스 조절 전압(VSGY) 단자와 접지단 사이에 직렬로 연결된 제 1, 제 2 트랜지스터와, 상기 제 1 트랜지스터 및 제 2 트랜지스터의 한 단과 공통으로 연결된 제 1 펌핑회로로 구성됨을 특징으로 하는 비휘발성 메모리 소자.
제 1 항에 있어서, 상기 제 2 구동부는 상기 디코더부의 출력단과 연결된 제 2 레벨시프터와, 상기 제 2 레벨시프터의 출력신호를 인가받는 제 3 트랜지스터와, 상기 제 3 트랜지스터의 한 단과 연결된 제 2 펌핑회로로 구성됨을 특징으로 하는 비휘발성 메모리 소자.
제 1 항에 있어서, 상기 제 3 구동부는 상기 디코더부의 신호와 클럭신호를 논리연산한 신호를 인가받는 제 3 레벨시프터와, 상기 제 3 레벨시프터의 출력신호를 인가받는 드라이버로 구성됨을 특징으로 하는 비휘발성 메모리 소자.
제 4 항에 있어서, 상기 제 1 펌핑회로는 직렬로 연결된 제 1 캐패시터 및 제 4 트랜지스터와, 상기 제 1 캐패시터와 공통으로 연결된 제 4 트랜지스터의 한 단과 상기 제 4 트랜지스터의 게이트 사이에 연결된 제 1 다이오드로 구성됨을 특징으로 하는 비휘발성 메모리 소자.
제 5 항에 있어서, 상기 제 2 펌핑회로는 직렬로 연결된 제 2 캐패시터 및 제 5 트랜지스터와, 상기 제 2 캐패시터와 공통으로 연결된 제 5 트랜지스터의 한 단과 게이트 사이에 제 2 다이오드가 연결되어 구성됨을 특징으로 하는 비휘발성 메모리 소자.
제 7 항 또는 제 8 항에 있어서, 상기 제 2 캐패시터의 용량은 상기 제 1 캐패시터의 용량보다 크게 구성됨을 특징으로 하는 비휘발성 메모리 소자.
제 6 항에 있어서, 상기 드라이버는 상기 제 3 레벨시프터의 출력신호를 공통으로 인가받고 셀 드레인 인가되는 프로그램 전압(VPD) 전원단과 접지단 사이에 직렬로 연결된 제 6 및 제 8 트랜지스터와, 상기 제 6 트랜지스터 및 상기 제 8 트랜지스터 사이에 제 7 트랜지스터로 구성됨을 특징으로 하는 비휘발성 메모리 소자.