JP4519953B2 - メモリ回路用の電圧トランスレータ - Google Patents
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Description
【発明の属する技術分野】
本発明は一般に半導体メモリ用の駆動回路に関するものであって、更に詳細には低電圧のフラッシュEEPROMメモリ用の行駆動回路に関する。
【0002】
【従来の技術】
既知のように、メモリ回路を実現する場合、特にフラッシュEEPROMメモリでは、回路中に、論理信号の他に、広い電圧範囲を有する可変信号も同時に存在するため、それらを同時に取り扱うことが必要となるということに関連する問題が生ずる。そのような広い電圧範囲を有する可変信号は、メモリの各種動作モード、すなわち読み出し、プログラミング、あるいは消去動作で用いられることを意図している。他方、論理信号は制御信号であって、GNDと表記されるアース電位と、VDDと表記される供給電圧との間で変動する。低電圧あるいは低電力回路として指定されるそれらの回路における通常の供給電圧は、現時点で約3.3ボルトであって、他方、内部のプログラミングや消去動作のような操作を実行するために用いられる電圧は12ボルトにも達する(例えば、読み出し動作では5ボルトである)。
【0003】
一方で、このことは3.3ボルトの低い供給電圧から出発してより高い電圧を発生させるために、チップ上に各種の回路を組み込むことを余儀なくさせ、他方では、このことは、供給電圧よりも高いこれらの電圧を取り扱い、管理するのに適応した適当な回路を、メモリの適正な動作と両立しない遅延時間を導入することなしに、そして従ってメモリのアクセス時間に影響することなしに、メモリそれ自身の中へ導入することを余儀なくさせる。従って、それらの回路に対する本質的な要求事項は、それらの動作速度に関連している。それらの回路は電圧トランスレータとして定義される。
【0004】
本発明は、供給電圧よりも高いそのような動作電圧を発生させることを目的としているわけではない。そうではなくて、本発明の1つの目的は、シリコンの面積の節約を達成しながら、それらの電圧を非常に高速に処理することである。
【0005】
より正確には、本発明の1つの目的は電圧トランスレータ回路を提供することであって、その電圧トランスレータ回路は、それの入力ポートへ0ないし3.3ボルトの電圧範囲の論理電圧が供給された時でも、そして他の適当な回路によって生成された−9ないし12ボルトの範囲の電圧が利用できる場合でも、後者の範囲内で完全に可変な出力電圧を供給するのに適応したものであって、同時に、そのような回路は組み込むために小さなシリコン面積しか必要としないものであるべきである。
【0006】
メモリの読み出し時間はメモリの本質的な特性であり、またすべての読み出し動作が供給電圧よりも高い電圧を必要とするので、本発明の主要ではあるがその他のものを排除するものではない用途は、そのような読み出し電圧をメモリの選ばれた行あるいはワードラインへ結合させるように設計された電圧トランスレータ回路として動作させることによって、フラッシュEEPROMメモリ用の行駆動回路用のものに見い出されるべきである。
【0007】
【発明の解決しようとする課題】
以上のすべてのことを要約すると、3.3ボルトの供給電圧を備えた現在のフラッシュEEPROMメモリ技術において、読み出し動作は選ばれたワードラインを5ボルトへ、また非選択のすべてのワードラインをアースGNDへ駆動することによって実行される。プログラミングや消去のようなその他の動作を実行する時は、関連するワードラインを、典型的には−9ボルトないし12ボルトの範囲にあるその他の電圧へ駆動すべきである。従って、供給電圧よりも明らかに高いそれらの電圧を受け入れるために、前記行駆動回路には高電圧トランジスタが使用されるべきである。PチャンネルあるいはNチャンネルMOS技術において、前記の高電圧トランジスタは、当業者には良く知られたように、必要とされるゲート酸化物の顕著な厚さのために、低電圧トランジスタと比べて劣った特性しか示さない。このことが問題の本質である。上述のメモリのような、アクセス時間が10ないし20ナノ秒の範囲にある非常に高速の用途では、行駆動回路は、もし高電圧トランジスタを採用したとしても、ワードライン駆動電圧の結合における任意の遅延が、メモリのアクセス時間に直接的に悪影響を及ぼすという事実のために、非常に高速に、選ばれたワードラインを駆動すべきであるからである。
【0008】
【課題を解決するための手段】
従って、0ないし3.3ボルトの範囲にある論理制御電圧と、−9ないし12ボルトの範囲にあって、読み出し、プログラミング、あるいは消去動作を実行するための動作電圧(VX)とを有し、インバーター回路の入力ノードへつながれた選択信号を受信するNORゲート回路として模式的に示されたデコード区分を含むフラッシュEEPROMメモリを必要とする状況から出発して、本発明の特別な目的は、メモリの行またはワードラインを駆動するための電圧トランスレータ回路であって、ここにおいて、
【0009】
駆動すべきワードラインが、ゲートを前記NORゲート回路および前記インバーター回路を通して供給される選択論理信号によって駆動されるようになった第1のN−MOS型のスイッチトランジスタを介してアースへつながれており、更に第2のP−MOS型のスイッチトランジスタを介して前記動作電圧へつながれており、
【0010】
ゲートを前記ワードラインによって直接的に駆動されるようになった第1のP−MOS型帰還トランジスタであって、前記動作電圧と前記第2のスイッチトランジスタのゲート領域との間に挿入された第1のP−MOS型帰還トランジスタ、
【0011】
ゲートを前記ワードラインによって直接的に駆動されるようになった第2のN−MOS型帰還トランジスタであって、前記第1の帰還トランジスタと前記第2のスイッチトランジスタのゲート領域との間の接続ノードと、前記第1のスイッチトランジスタのゲート領域上の入力ノードとの間に挿入された第2のN−MOS型帰還トランジスタ、
を含む電圧トランスレータ回路である。
【0012】
好適実施例において、前記第1の帰還トランジスタと前記第2のスイッチトランジスタのゲート領域との間の接続ノードは、一旦反転され、前記NORゲート回路と前記インバーター回路との間の接続ノードから入力する選択信号によってゲートが駆動されるようになったN−MOS型の減結合トランジスタを介してアースへつながれている。
【0013】
本発明のこれ以上の詳細および特長は、以下の図面を参照した詳細な説明から明らかになろう。図面には好適実施例が単に例示の目的で示されているが、それらに限定するわけではない。
【0014】
【発明の実施の形態】
ここで、図1および図2を参照しながら、従来の回路の動作について説明する。
【0015】
まず最初に注意しておくが、図1のインバーター回路BUFFおよびNANDゲート回路はこれからここで議論しようとする回路の実際の、そして個別の部品と考えてはいけない。そうではなくて、これらは既存の行デコード区分を表現するものとして記号的に示したものであって、説明を分かり易くするためだけのものである。更に指摘しておくが、VXおよびVXGNDは、関連のワードラインへトランスレートされるべき動作電圧およびアース電位を一般に指す。
【0016】
ここで調べようとする回路では、ワードラインはノード1を通って、等価的にスイッチとして動作するPチャンネルトランジスタプルアップ3とNチャンネルトランジスタプルダウン2とによって、それぞれ電圧VXとアースVXGNDとへつながれている。トランジスタプルダウン2のゲート領域は入力ノード16へつながれ、他方、トランジスタプルアップ3のゲート領域はノード6へつながれている。Pチャンネル帰還トランジスタTP4が、動作電圧VXと、ノード6上のトランジスタプルアップ3のゲート領域との間に挿入されている。帰還トランジスタTP4のゲート領域はワードラインによって直接的に駆動されるようになっている。
【0017】
動作は次のように行われる。論理値1を有する選択信号が入力リード上に存在する時、それはインバーター回路BUFFによって0値へ反転されて、NANDゲート回路によって再び反転されてノード16上の1値となる。それは論理信号であるので、低電圧信号であるこの信号はトランジスタプルダウン2をターン”オン”して、それがターン”オン”することによって、ノード1従って関連するワードラインをアースVXGNDへ引き下げる。この低下したワードライン電圧は帰還トランジスタTP4のゲート領域へ転送されて、トランジスタTP4はターン”オン”する。トランジスタTP4はノード6を介してトランジスタプルアップ3のゲート領域と電圧VXとの間に挿入されているので、トランジスタTP4がターン”オン”することによってノード6上の電圧がVXへ持ち上げられて、その結果としてトランジスタプルアップ3は完全にターン”オフ”する。このように、ワードラインは、”オン”であるトランジスタプルダウン2を介してVXGNDへ完全に接続され、またそれは”オフ”であるトランジスタプルアップ3によって電圧VXから完全に絶縁される。
【0018】
高電圧VXが、低電圧状態にある回路の論理区分に対して影響を及ぼすのを防止するために、減結合トランジスタTN1をノード6とノード16との間に挿入する。
【0019】
上で述べたすべてのトランジスタは高電圧タイプのものであり、図面では文字Hを使用して表記されている。
【0020】
帰還トランジスタTP4を使わなければならない理由は、ノード6上、従ってトランジスタプルアップ3のゲート領域上に存在する論理電圧がトランジスタプルアップ3をターン”オフ”するのに十分ではないという事実のためである。実際、それは、この用途では5ボルトである電圧VXへつながれるため、それのゲート領域が前記入力論理電圧で以て駆動されるものよりも十分高い状態になっているという状況が確認できる。
【0021】
関連するワードラインが電圧VXからアース電位VXGNDへ引き下げられる始動状態を考察したので、次に逆のスイッチオーバー動作について分析を行うことにする。
【0022】
選択信号が論理状態0へトグルすると、インバーター回路BUFFの出力には論理状態1が確立され、ノード16上の、NANDゲート回路の出力には再び論理状態0が確立されよう。ノード16上の論理電圧0は、トランジスタプルダウン2のゲート領域へ与えられた時、それをターン”オフ”して、その結果としてワードラインをアースVXGNDから絶縁または減結合させる。更に、この論理電圧0はトランジスタTN1およびノード6を介してトランジスタプルアップ3のゲート領域へ与えられ、それを強制的にターン”オン”させて、それによって、ワードライン電圧をVXへ持ち上げる。関連するワードラインが帰還トランジスタTP4のゲート領域へつながっているので、ワードライン電圧が上昇すると、トランジスタTP4の導通能力はこのトランジスタがターン”オフ”するまで低下する。このことはワードラインがちょうど電圧VXまで上昇した時に発生する。トランジスタTP4が”オフ”の時は、トランジスタプルアップ3が”オン”で、関連するワードラインは電圧VXへ直接的につながれ、また、”オフ”状態にある前記トランジスタプルアップ3によって電圧VXから完全に絶縁される。
【0023】
【実施例】
この回路の、特にそれの動作速度に関して特性改善を図るために、本発明は図3に示された回路方式を採用することを推奨する。
【0024】
インバーター回路BUFFおよび後続のNANDゲート回路によって実行されたデコード機能は、図3のNORゲート回路によっても実行できることを理解されるべきである。
【0025】
図3において、関連するワードラインはここでも、Pチャンネルトランジスタプルアップ3によって動作電圧VXへ、また、Nチャンネルトランジスタプルダウン2によってアース電位VXGNDへつながれていることが分かるであろう。更に、ゲート領域がワードラインによって直接的に駆動されるようになった帰還トランジスタTP4が、電圧VXと、ノード6を介したトランジスタプルアップ3のゲート領域との間に挿入される形で設けられていることが分かるであろう。この回路が既知の回路と本質的に異なっている点は、ゲートがこれもワードラインによって直接的に駆動されるようになった別のNチャンネル帰還トランジスタTN5が、ノード6、より正確にはトランジスタプルアップ3のゲート領域と、トランジスタプルダウン2のゲート領域との間に挿入されていることである。更に、ノード6とアースとの間にNチャンネルトランジスタTN1が挿入されており、このトランジスタTN1がそれのゲート領域を前記ノード5、従って1段の反転を受けた同じ選択信号によって駆動されていることが分かるであろう。
【0026】
動作はつぎのように行われる。選択論理信号が0レベルにある時は、ノード5は供給電圧VDDに対応する論理レベル1にある。反転した選択信号によって駆動されるトランジスタTN1がターン”オン”して、ノード6を強制的に論理レベル0へ引き下げる。ノード6が論理レベル0へ強制されるやいなや、トランジスタプルダウン2がターン”オフ”する。この理由は、ノード5上の論理レベル1がインバーター回路BUFFによって再び反転されて、ノード0上の論理レベル0の信号となり、それに従ってターン”オフ”されるべきトランジスタプルダウン2のゲート領域上の論理レベルを0とするからである。
【0027】
トランジスタTN5について考察すると、ノード0上に0ボルトの電圧が確立され、上のことから分かるように、トランジスタTN1の”オン”状態のために、ここでもノード6上に0ボルトの電圧が確立される。
【0028】
ノード6が0レベルにあり、トランジスタプルダウン2が”オフ”状態にあるため、トランジスタプルアップ3はターン”オン”されて、それが原因でワードラインは電圧VXへ向かって上昇を始める。電圧VXへ上昇することによって、ワードラインはノード18を介して帰還トランジスタTP4をターン”オフ”させる。他方、ノード18上の電圧が高くなればNチャンネルトランジスタTN5のゲート領域の電圧は高くなる。しかし、ノード6とノード0の両方、すなわちこのトランジスタの両端に論理レベル0が存在するので、トランジスタTN5の”オン”状態は何も影響しない。最終的な結果として、関連するワードラインは電圧VXへ上昇して、電圧VXGNDからは完全に減結合されることになろう。
【0029】
逆方向のスイッチオーバー動作を実行する時は、選択信号が論理レベル0から論理レベル1へ変化すると、ノード5は反転したレベル0を受け取ることになって、その結果、トランジスタTN1はターン”オフ”されて、ノード6をクリアーする、すなわち、それをアース電圧GNDから減結合させる。インバーター回路BUFFによって実行される更に別の信号反転の結果、ノード0はレベル1へと変化して、トランジスタプルダウン2をターン”オン”させるようにそれのゲート領域を駆動する。同時に、ノード0上の電圧は第2の帰還トランジスタTN5を通してノード6へ完全にトランスレートされる。実際、前のスイッチオーバー動作の結果の電圧VXが今もノード18および関連するワードラインからトランジスタTN5のゲート領域へ与えられているので、トランジスタTN5は”オン”のままである。
【0030】
このスイッチオーバー動作においては次の状況が利用される。ワードラインは今も電圧VXであって、トランジスタTN5は”オン”である。ノード0上で有効な論理レベル0の信号は、トランジスタプルダウン2をターン”オン”するばかりでなく、−そしてこれが主要な目的であるが−ある特定の量の電荷をノード6へ転送させることによって、ノード6の電圧をわずかに上昇させることに成功する。実際のところ、ノード6は、トランジスタTN5が存在しない場合に到達するレベルよりもわずかに高いレベルへ上昇する。ノード6上の電圧がより高速に上昇する場合は、二重の効果が得られる、すなわち、それがPチャンネルトランジスタプルアップ3のゲート領域へつながれているため、それがターン”オフ”するのを助け、かつ加速する。
【0031】
この動作段階において、以下のような動作パターンが確立される。ノード6上の電圧が上昇し、ワードライン電圧を低下させることを狙ってトランジスタプルダウン2がターン”オン”される。電圧が0に近い時は、それはトランジスタTN5をターン”オフ”させ始める。しかし、始動させ、その後少しずつ進めるべきトランジスタプルアップ3のターンオン作用を許容する初期のトリガー動作が発生して、それによって遷移時間が短縮されることが分かるであろう。ノード6上の電圧が上昇しつつあるので、トランジスタプルアップ3はターン”オフ”しつつあり、従って、ワードラインの電圧は0へ低下しつつある。それが0へ近づくにつれて、それは第2のNチャンネル帰還トランジスタTN5をターン”オフ”させるが、それはまた第1の帰還トランジスタTP4をターン”オン”させて、それが原因となってトランジスタプルアップ3のターン”オフ”が完了する。この時点において、トランジスタプルアップ3がターン”オフ”されており、トランジスタプルダウン2がターン”オン”されているので、ワードラインは電圧VXから減結合されて、電圧VXGNDへ結合されることになる。
【0032】
本回路の本質的な特徴は、ノード0とノード6との間に上で述べた第2の帰還効果を利用することである。この帰還効果は、0から1への遷移することによって、ワードラインの既存の状態とつながるそれの既存の導通状態を利用するトランジスタTN5によって保証される。
【0033】
図2および図4を参照すると、ここにはノード6上およびワードライン上の選択電圧の振る舞いが示されているが、ノード6上の電圧が従来の回路における到達レベルよりも少し高いレベルにまで上昇することが明らかである。ノード6上の電圧立ち上がりがより高速であることは、トランジスタプルアップ3のターン”オフ”が高速であることを意味し、このことは翻れば電圧VXから減結合されるワードライン電圧の高速な減衰を意味する。
【0034】
これらの観測を完全なものとするために、トランジスタTP4によって保証される第1の帰還効果がこの回路の出力および入力両端間の帰還効果である一方で、回路の入力端から直接的に促進される第2の帰還効果が導入されていることに注目すべきである。すなわち、回路の出力はトランジスタTN5中の導通状態を予め確立するためだけのものである。トランジスタTN5はそれの制御信号をその出力端からは受信しない。そうではなくて、それは回路の入力端からそのような信号を、時間先行して、それによって上で定義した始動効果を促進しながら受信する。
【0035】
上述の結果は、前記トランジスタTN5によってロードを与えられるノード18という出費を払って達成されるものであるが、この欠点は、前記の始動効果によって帳消しにされていることに加えて、例えば、L=1.4およびW=6.といった、前記トランジスタの小型化された寸法の点で、プロセスの観点からも全く許容できるものである。
【0036】
本発明に従う方式の、NANDゲート回路の代わりにNORゲート回路を使用することに関する更に別の特長は、その実施のために必要とされるシリコン面積を減らすことによって得られる。
【0037】
事実、メモリ構造において、行駆動回路はメモリアレイと同じY寸法を有すべきであることが知られている。このことは、回路のX寸法で実現される任意の縮小が、それの包括的な面積のより適切な縮小につながることを意味する。これは、そのような縮小が回路のY寸法全体に拡大できるためである。従って、シリコン面積を節約したい時は、関連する駆動回路を設計する場合にその幅寸法をできる限りコンパクトにすることが本質的に重要である。従来の方式と本発明に従う方式との差について、すべてのW値を加え合わすことによって調査が行われた。そして分かったことは、本発明に従う方式は従来の1つの方式よりも小さい累積W寸法を与えるということである。このことはより少ないシリコン面積を備えたより優れた特性という2重の利点を意味する。
【0038】
本発明の好適実施例についてこれまで説明してきた。しかし、当業者は本発明の展望から外れることなしに、ここに述べた要素に対して各種の変更や変形を行うことができることは理解されよう。
【0039】
以上の説明に関して更に以下の項を開示する。
(1)フラッシュEEPROMメモリの行またはワードラインを駆動するための電圧トランスレータ回路であって、前記トランスレータ回路が、0ないし3.3ボルトの範囲にある制御論理電圧、および、−9ないし12ボルトの範囲にある、読み出し、プログラミング、あるいは消去動作を実行するための動作電圧を受信するように配置されており、前記トランスレータ回路が、
入力ノード(ノード5)を介して選択信号を結合させるようにインバーター回路(BUFF)へつながれたデコード区分、を含んでおり、ここにおいて、
駆動されるべきワードライン(ノード1)は、ゲート(ノード0)が前記NORゲートを介して与えられる選択論理信号によって駆動されるようになった第1のN−MOS型のスイッチトランジスタ(プルダウン2)を介してアース(VXGND)へつながれ、また第2のP−MOS型のスイッチトランジスタ(プルアップ3)を介して動作電圧(VX)へつながれており、
前記ワードラインによって直接的に駆動されるようになったゲート(ノード6)を有する第1のP−MOS型帰還トランジスタ(TP4)であって、前記動作電圧(VX)と、前記第2のスイッチトランジスタ(プルアップ3)のゲート領域(ノード6)との間に挿入された第1のP−MOS型帰還トランジスタ、
前記ワードラインによって直接的に駆動されるようになったゲート(ノード18)を有する第2のN−MOS型帰還トランジスタ(TN5)であって、前記第1の帰還トランジスタ(TP4)と前記第2のスイッチトランジスタ(プルアップ3)のゲートとの間の接続ノード(ノード6)と、前記第1のスイッチトランジスタ(プルダウン2)のゲート上の入力ノード(ノード0)との間に挿入された第2のN−MOS型帰還トランジスタ、
を含むことを特徴とする電圧トランスレータ回路。
【0040】
(2)第1項記載の電圧トランスレータ回路であって、前記第1の帰還トランジスタ(TP4)と前記第2のスイッチトランジスタ(プルアップ3)のゲートとの間の接続ノード(ノード6)がN−MOS型の減結合トランジスタ(TN1)を介してアースへつながれており、前記減結合トランジスタのゲートが前記NORゲート回路と前記インバーター回路(BUFF)との間の接続ノード(ノード5)から受信される一旦反転された選択信号によって駆動されるようになっていることを特徴とする電圧トランスレータ回路。
【0041】
(3)第1項または第2項記載の電圧トランスレータ回路であって、前記スイッチトランジスタ(プルアップ3、プルダウン2)、前記帰還トランジスタ(TP4、TN5)、および前記減結合トランジスタ(TN1)が高電圧(H)トランジスタであることを特徴とする電圧トランスレータ回路。
【0042】
(4)フラッシュEEPROMメモリの行またはワードラインを駆動するための電圧トランスレータ回路であって、前記トランスレータ回路が、0ないし3.3ボルトの範囲にある制御論理電圧、および、−9ないし12ボルトの範囲にある、読み出し、プログラミング、あるいは消去動作を実行するための動作電圧を受信するように配置されており、前記トランスレータ回路が、入力ノード(ノード5)を介して選択信号を結合させるようにインバーター回路(BUFF)へつながれたNORゲート回路を有するデコード区分を含んでおり、ここにおいて、
駆動されるべきワードライン(ノード1)は、ゲート(ノード0)が前記NORゲートを介して与えられる選択論理信号によって駆動されるようになった第1のN−MOS型のスイッチトランジスタ(プルダウン2)を介してアース(VXGND)へつながれ、また第2のP−MOS型のスイッチトランジスタ(プルアップ3)を介して動作電圧(VX)へつながれており、
前記ワードラインによって直接的に駆動されるようになったゲート(ノード6)を有する第1のP−MOS型帰還トランジスタ(TP4)であって、前記動作電圧(VX)と、前記第2のスイッチトランジスタ(プルアップ3)のゲート領域(ノード6)との間に挿入された第1のP−MOS型帰還トランジスタ、
前記ワードラインによって直接的に駆動されるようになったゲート(ノード18)を有する第2のN−MOS型帰還トランジスタ(TN5)であって、前記第1の帰還トランジスタ(TP4)と前記第2のスイッチトランジスタ(プルアップ3)のゲートとの間の接続ノード(ノード6)と、前記第1のスイッチトランジスタ(プルダウン2)のゲート上の入力ノード(ノード0)との間に挿入された第2のN−MOS型帰還トランジスタ、
を含むことを特徴とする電圧トランスレータ回路。
【図面の簡単な説明】
【図1】従来の行駆動回路の回路図。
【図2】図1の回路における注目すべき電圧の波形図。
【図3】本発明に従う行駆動回路の回路図。
【図4】図3の回路における注目すべき電圧の波形図。
【符号の説明】
0 ノード
1 ノード
2 プルダウントランジスタ
3 プルアップトランジスタ
5 ノード
6 ノード
16 入力ノード
18 ノード
Claims (12)
- メモリ装置用デコーダ回路であって、
少なくとも1個の入力選択信号を受け取るための少なくとも1個の入力ノードと論理デコード出力ノード、および反転論理デコード出力ノードを有する論理デコード回路であって、前記論理デコード回路が第1供給電圧ノードと参照電圧ノードの間に接続され、前記論理デコード回路が前記論理デコード出力ノードについて論理デコード出力信号を供給し、反転論理デコード出力信号を反転論理デコード出力ノードに供給し、前記論理デコード出力信号と反転論理デコード出力信号は第1電圧範囲を有する論理デコード回路、
前記論理デコード出力ノードに接続されるトランスレータ回路であって、
第1導電型の第1トランジスタであって、前記第1トランジスタはソース、ドレイン及びゲートを有し、前記第1トランジスタのゲートは第4のノードに接続され、前記第1トランジスタのソース−ドレイン経路が第2供給電圧ノードと出力ノードの間に接続され、前記第2供給電圧ノードにおける第2供給電圧が前記第1供給電圧ノードにおける第1供給電圧より大きく、前記出力ノードにおける出力信号が第2電圧範囲を有し、前記第2電圧範囲の大きさが前記第1電圧範囲の大きさより大きい第1トランジスタ、
第2導電型の第2トランジスタであって、前記第2トランジスタはソース、ドレイン及びゲートを有し、前記第2トランジスタのソース−ドレイン経路が前記出力ノードと第2参照電圧ノードとの間に接続され、前記第2トランジスタの前記ゲートが前記反転論理デコード出力ノードに接続される第2トランジスタ、
前記第1導電型の第3トランジスタであって、前記第3トランジスタはソース、ドレイン及びゲートを有し、前記第3トランジスタのソース−ドレイン経路が前記第2供給電圧ノードと第4ノードの間に接続され、前記第3トランジスタの前記ゲートが前記出力ノードに接続される第3トランジスタ、
前記第2導電型の第4トランジスタであって、前記第4トランジスタはソース、ドレイン及びゲートを有し、前記第4トランジスタのソース−ドレイン経路が前記第4ノードと前記第2トランジスタの前記ゲートの間に接続され、前記第4トランジスタの前記ゲートが前記出力ノードに接続される第4トランジスタ、および、
第2導電型の第5トランジスタであって、当該第5トランジスタはソース、ドレインおよびゲートを有し、前記第5トランジスタのソース−ドレイン経路は前記第4ノードと前記参照電圧ノードとの間に接続され、前記第5トランジスタの前記ゲートは前記論理デコード出力信号に接続された第5トランジスタ、
を有するトランスレータ回路、
を有するメモリ装置用デコーダ回路。 - 請求項1記載のメモリ装置用デコーダ回路であって、前記第1導電型がP型であり、前記第2導電型がN型であることを特徴とするメモリ装置用デコーダ回路。
- 請求項1記載のメモリ装置用デコーダ回路であって、第2電圧範囲が負の消去電圧と正のプログラミング電圧との間にあることを特徴とするメモリ装置用デコーダ回路。
- 請求項3記載のメモリ装置用デコーダ回路であって、前記第2供給電圧が前記正のプログラミング電圧であることを特徴とするメモリ装置用デコーダ回路。
- 請求項2記載のメモリ装置用デコーダ回路であって、前記論理デコード回路がNOR論理回路を有することを特徴とするメモリ装置用デコーダ回路。
- 請求項5記載のメモリ装置用デコーダ回路であって、前記論理デコード回路が、前記NOR論理回路の出力に接続されるインバータを更に有することを特徴とするメモリ装置用デコーダ回路。
- 請求項1記載のメモリ装置用デコーダ回路であって、前記参照電圧がアース電位とされ、前記第1供給電圧が、前記参照電圧よりも大きく、3.3Vより大きくないことを特徴とするメモリ装置用デコーダ回路。
- 請求項7記載のメモリ装置用デコーダ回路であって、前記第2供給電圧が前記供給電圧より大きく、12Vより大きくないことを特徴とするメモリ装置用デコーダ回路。
- メモリ装置用デコーダ回路であって、
少なくとも1個の入力選択信号を受け取るための複数の入力ノードと論理デコード出力ノードと反転論理デコード出力ノードを有する論理デコード回路であって、前記論理デコード回路が第1供給電圧ノードと参照電圧ノードの間に接続され、前記論理デコード回路が前記論理デコード出力ノードについて論理デコード出力信号を供給し、および反転論理デコード出力信号を反転論理デコード出力ノードに供給し、前記論理デコード出力信号と反転論理デコード出力信号は第1電圧範囲を有する論理デコード回路、
前記論理デコード出力ノードに接続されるトランスレータ回路であって、
第1導電型の第1トランジスタであって、前記第1トランジスタはソース、ドレイン及びゲートを有し、前記第1トランジスタのゲートは第4ノードに接続され、前記第1トランジスタのソース−ドレイン経路が第2供給電圧ノードと出力ノードの間に接続され、前記第2供給電圧ノードにおける第2供給電圧が前記第1供給電圧ノードにおける第1供給電圧より大きく、前記出力ノードにおける出力信号が第2電圧範囲を有し、前記第2電圧範囲の大きさが前記第1電圧範囲の大きさより大きい第1トランジスタ、
第2導電型の第2トランジスタであって、前記第2トランジスタはソース、ドレイン及びゲートを有し、前記第2トランジスタのソース−ドレイン経路が前記出力ノードと前記参照ノードと異なる第2参照電圧ノードとの間に接続され、前記第2トランジスタの前記ゲートが前記反転論理デコード出力ノードに接続される第2トランジスタ、
前記第1導電型の第3トランジスタであって、前記第3トランジスタはソース、ドレイン及びゲートを有し、前記第3トランジスタのソース−ドレイン経路が前記第2供給電圧ノードと前記第4ノードの間に接続され、前記第3トランジスタの前記ゲートが前記出力ノードに接続される第3トランジスタ、
前記第2導電型の第4トランジスタであって、前記第4トランジスタはソース、ドレイン及びゲートを有し、前記第4トランジスタのソース−ドレイン経路が前記第4ノードと前記第2トランジスタの前記ゲートの間に接続され、前記第4トランジスタの前記ゲートが前記出力ノードに接続される第4トランジスタ、および、
第2導電型の第5トランジスタであって、当該第5トランジスタはソース、ドレインおよびゲートを有し、前記第5トランジスタのソース−ドレイン経路は前記第4ノードと前記参照電圧ノードとの間に接続され、前記第5トランジスタの前記ゲートは前記論理デコード出力ノードに接続された第5トランジスタ、
を有するトランスレータ回路、
を有するメモリ装置用デコーダ回路。 - 請求項9記載のメモリ装置用デコーダ回路であって、前記第1導電型がP型であり、前記第2導電型がN型であることを特徴とするメモリ装置用デコーダ回路。
- 請求項9記載のメモリ装置用デコーダ回路であって、前記第2参照電圧ノードが負の参照電圧に接続されることを特徴とするメモリ装置用デコーダ回路。
- 請求項11記載のメモリ装置用デコーダ回路であって、前記デコーダ回路がフローティング・ゲート・メモリのワードラインを駆動する行デコーダ回路であって、前記参照電圧がアース電位とされ、前記負の参照電圧が消去電圧であり、前記第2供給電圧が前記供給電圧より実質的に大きなプログラミング電圧であることを特徴とするメモリ装置用デコーダ回路。
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