KR100378771B1 - 공기 유전체 형성용 반-희생 다이어몬드 - Google Patents

Abstract

본 발명은 CVD 다이어몬드를 반-희생(sacrificial) 인터레벨 및 인트라레벨 유전체 물질로서 구비함에 의해 멀티레벨 칩에서 공기 또는 다른 가스를 영구적인 유전체 매질로서 결합시키는 구조체 및 프로세스에 관한 것이다. 반-희생 유전체는 등방성 산소 에치에 의해 연속해서 적어도 부분적으로 제거된다. 본 개시를 변형시키면 가스 유전체 매질을 칩내에 포함하도록 최종의 영구적인 CVD 다이어몬드 캡슐재를 구비하게 된다.

Description

공기 유전체 형성용 반-희생 다이어몬드{SEMI-SACRIFICIAL DIAMOND FOR AIR DIELECTRIC FORMATION}

본 발명은 고밀도 집적 회로(IC) 소자에 관한 것이다. 특히, 본 발명은 매우 높은 밀도의 멀티레벨 상호연결 전자 구조체에 관한 것이고, 멀티칩 모듈 등의 캐리어상에 실장하기에 적합하며 가스 유전체 매질에 매립된 비어 레벨 및 배선 레벨로 교대로 구비하는 구조체를 제조하는 프로세스에 관한 것이다.

IC칩내의 부품의 크기 감소 및 수 및 밀도를 계속해서 증가시키면 메모리 및 논리에 대한 유연성있는 필요 조건이 더 늘어나게 된다. 그러므로, 소형 칩 특성에서는 더 높은 비트 밀도, 낮은 동작 전압, 낮은 에너지 소모 및 빠른 소자 속도를 갖게 된다. 또한, IC 소형화를 향상시키는 것 및 쇼트, 누화 및 용량성 결합의 위험을 포함하는, 회로를 서로 근접해서 배치한 것과 관련된 문제가 증가된다. 미래에는 고밀도의 집적 회로에서 도선이 좁거나 길어지게 되고, 피치 비어 상호연결을 밀집시키고 특히 배선 레벨에서는 절연 매질용 유전체 상수값을 낮게 해야한다. 절연 매질의 유전체 상수를 낮게 하면, 회로 속도를 더 빠르게 한다.

특히 CMOS IC에 대한 설계에서 더 많은 유연성을 요구함에 따라, 절연 매질의 유전체 상수를 이상적인 공기값인 1.0에 가까운 값으로 감소시킬 필요성이 있다. 공기를 거품 쪼는 기포의 형태인 고체 유전체 매트릭스로 결합하려는 시도가 당 기술 분야에서 있어왔다. 최근에, 적어도 하나의 레벨에서 유전체 매질로서 공기만 또는 어떤 기타 가스를 이용하려는 의도가 있었다.

본 발명과 같은 양수인에게 양도되고 1998년 8월 13일에 Jagannathan 등에 의해 동시계류중인 출원 SN 09/133,537은 공기를 유전체 매질로서 결합시킨 것을 설명한다. 그 출원은 실리콘-함유한 일시적인 유전체 물질을 제거하는 불화물-함유한 유기 솔벤트의 사용을 설명한다. 실리콘-함유한 유전체 물질을 제거해서 영구적인 유전체 매질로서 기능하는 공기-충진된 간격을 남긴다.

Subhas Bothra 및 Liang Q.Qian에 의해 1998년 8월 25일에 간행된 미국 특허 제5,789,559호는 액체 에칭제인 BHF(buffered hydrofluoric acid)에 의해 일시적인 고체 유전체 물질을 제거한 결과로서 금속화 층들간에 공기 유전체의 형성을 설명한다.

S.Krongelb,J.A.Tornello 및 L.T. Romankiew를 공동 저자로 하는 pages 575-585 of the IBM Journal of Research and Development, Volume 42, No.5, Setember.1998, "Electrochemical process for advanced package fabrication"의 논문은 폴리이미드를 일시적인 유전체로 기능하게 하는 멀티레벨 상호연결 IC를 설명하고 있다. 그 폴리이미드는 산소-함유한 플라즈마에서 애싱(ashing)에 의해 제거된다. IC 칩은 도금되는 구리 배선을 포함한다.

Paul L. Koul,Qiang Zhao, Kabushal Patel, Douglas Schmidt, Sue Ann Bidstrup-Allen, Robert Shick 및 S.Jayaraman을 공동 저자로 하는 pages 49-51 of the journal Electrochemical and Solid State Letters, published by the Electrochemical Society, Inc.1(1),1998,"Air Gaps for Electrical Interconnections"의 논문은 캡슐화된 칩내의 열분해에 의해 희생 폴리머를 제거하는 것을 설명한다. 그 부산물은 캡슐재를 통해 확산에 의해 새나간다.

Technology News columm on pages 38 of the March 1999 edition of the journal Semiconductor International에서, 편집장인 Peter Singer는 IC의 배선 레벨에서 카본 디옥사이드 가스 유전체를 도시바사가 사용한 것을 설명하고 있다. 스퍼터링되었던 카본층이 산소 분위기에서 섭씨 450도에서 열처리될 때 카본 디옥사이드를 형성하여, 산소를 카본으로 확산시켜서, 그들이 결합해서 CO2를 형성한다.

Ben Shieh,Krishna Sarawat,Mike Deal 및 Jim McVitto을 공동 저자로 하는 pages 51,52,54,57 및 58 of the Februrary,1999 issue of the journal Solid State Technogy,"Air gaps lower k of interconnection dielectric"의 논문은 다양한 알루미늄 도선 크기를 갖는 구조체내의 공기 유전체를 모델링한 결과를 설명한다. 그 시뮬레이션에서는 공기 유전체에 의해 정전 용량을 40-50%로 감소시킨다.

본 발명에서 습식 공정은 레지스터의 제거 등과 같은 포토 리소그래픽 공정에만 사용되며, 이 습식 공정은 종래에도 IC 구조체를 오염시키지 않는 성공적인 방법으로 사용되어 왔다. 일시적인 희생 유전체 물질을 제거하기 위해 침식성 용매를 사용하는 것이 아니라, 등방성 산소 에치를 사용하기 때문에 희생 유전체 물질을 깨끗하게 제거할 수 있다. 본 발명에서는 배선 및 상호연결 비어용으로 구리 및 금 등의 금속을 적층하기위해 전기 도금이 사용될 수 있지만 건식 적층이 선호된다. 왜냐하면 금속의 실리콘으로의 전기 이동에 대한 장벽을 설치할 때 개재되는 단계들과 같은 여분의 추가 단계들이 필요하지 않기 때문이며 또한 일부 유용한 금속 및 합금은 도금이 용이하지 않기 때문이다. 다양한 유전체 가스를 본 발명의 IC 칩으로 보호해서 결합시킬 수 있다. 그러므로, 고온 분해 기술을 사용하지 않거나, 기판 레벨상에서와 같이 패시베이션층을 제조할 필요가 없다. 본 발명에서는 예를 들어, 일시적인 희생 유전체층 물질로서 폴리머 또는 실리콘 옥사이드보다 오히려 CVD에 의해 적층된 다이어몬드형 카본 또는 다이어몬드를 특정하게 사용한다. CVD 다이어몬드가 폴리이미드 또는 기타 유전체 폴리머보다 더 강한 물질이기때문에, 본 발명에서는 CVD 다이어몬드를 사용한 CMP(chemical- mechanical polishing)에 의해 평탄화를 용이하게 한다. 특히 제한된 CVD 다이어몬드량을 제조된 구조체내에 허여할 때, CVD 다이어몬드는 둘러싼 IC칩으로부터 열을 전도시키는 부가적인 장점을 갖는 다.

본 발명은 가스 에칭제에서 희생 CVD 다이어몬드를 제거하고, 본 기술에서 설명안된 절차인 예를 들어 CMOS IC에서 영구적인 유전체 매질로서 기능하는 가스-충진 간격을 남기게 된다. 본 발명의 프로세스는 IC 구조체 소자의 침식 및 오염을 피하고 페시베이션에 의해 게이트 레벨 기판을 보호할 필요성을 없앤다. 즉, 낮은 유전체 가스 매질의 장점을 게이트 레벨에 부여하는 동시에 페시베이션 단계를 없앨 수 있다. 또한, 본 발명은 가스 유전체를 캡슐화하는 수단을 제공한다. 종래 기술에는 캡슐화된 CMOS IC가 알려져 있지 않다. 캡슐재는 습기 또는 불순물이 캡슐화된 구조체로 확산하는 것을 방지하고 그 내부에 가스를 가둔다. 다른 몇개의 가스를 대안의 영구적인 유전체 매질로서 사용할 수 있다. 상기 및 기타 장점 및 차이점은 아래에서 더 확실히 명백해진다.

본 발명의 목적은 유전체 상수가 이상적인 공기값과 같거나 근접하는 가스 절연 매질을 갖는 멀티레벨 상호연결 CMOS IC 칩을 제공하는 것이다.

본 발명의 다른 목적은 매우 낮은-k IC 칩을 제조하기위해 등방성 산소 에치에 의해 희생 유전체를 제거하는 것과 관련해서 CVD 다이어몬드 희생 유전체를 사용하는 것이다.

본 발명의 다른 목적은 외부 환경에서 물질의 교환에서 보호되고 그 물질로부터 열을 쉽게 전도되게 하는 가스 절연 매질을 갖는 캡슐화된 멀티레벨 상호연결 COMOS IC 칩을 제공하는 것이다.

본 발명의 대안적인 형태에서 다른 목적은 부가적인 구조체의 지지 및 열 전도율을 제공하기위해 칩의 선택된 비임계(uncritical) 영역에 CVD 다이어몬드를 남게 하는 것이다.

본 발명의 대안적인 형태에서 다른 목적은 나중 단계에서 봉인될 수 있는 캡슐화된 구조체를 형성하는 프로세스에서 계획적으로 위치된 지지 구조체를 필러 (pillars) 또는 스터드(studs)의 형태로 제공하는 것이다.

상기 및 다른 목적은 표준 포토리소그래픽 단계를 제외하고는 건식 프로세싱 단계에서 가스 유전체 매질 인터레벨 및 인트라레벨을 포함하는 고밀도 CMOS IC를 제조하는 본 발명에서 이루어진다. IC를 제조할 때 우선해서 다이어몬드형 카본 (DLC), 다이어몬드 또는 양호하게는 CVD 다이어몬드를 희생 유전체 물질로서 포함한다. 칩을 완성할 때, 최종 캡슐재를 적층하기 전에, 희생 유전체가 등방성 산소 에치를 사용해서 하드 마스크 상부 코트의 개구를 통해 손상없이 및 선택적으로 제거된다. 칩 구조체의 전기적 또는 기계적 완전성을 절충함이 없이, 일시적인 희생 유전체 물질를 제거하면 영구적인 가스 유전체 매질로 충진되는 구조체의 영역을 뒤에 남긴다. 희생 유전체 매질은 그 모두가 특정한 IC 형태로부터 제거되어야 하는 것이 아니므로 본원에서 반-희생 유전체 물질로도 불리운다.

본 발명의 일실시예에서, 고밀도 CMOS IC를 캡슐재에 의해 환경으로부터 봉인한다. 그 봉인에 의해 공기, CO2, 질소 등의 가스, 아르곤, 헬륨과 같은 불활성 가스, 기타, 및 그 혼합물을 구비하는 안정된 가스 유전체 환경이 확실하게 만들어진다. 캡슐재는 부가적인 기계적 지지용 구조체내에서 선택된 유전체 영역에서 제어가능하게 적층될 수 있어, 공기 또는 기타 가스에 의해 점유된 나머지 유전체 영역이 남겨진다.

도 1내지 8은 본 발명의 일실시예의 도시도.

도 1은 소자 및 격리부를 형성시킨 후 CMOS 칩 구조의 기판 레벨의 횡단면도.

도 2는 도 1에 도시된 레벨에 대해 제1 희생 유전체층을 게이트들간에 적층하여 평탄화하고, 제1 하드 마스크를 전체에 적층시킨 도시도.

도 3은 도 2에 도시된 구조체에 대해 하드 마스크에 개구를 선택적으로 설치하고 희생 유전체를 선택적으로 에칭하고 충진하여 전도성 비어(vias)를 형성하고, 그 나머지의 하드 마스크를 제거시킨 후의 도시도.

도 4는 도 3에 도시된 구조체 위에 제2 희생 유전체층을 적층하고, 선택적으로 에칭하고 충진하여 미리선택된 위치에서 전도성 비어를 형성한 후의 도시도.

도 5는 도 4에 도시된 구조체 위에 제3 희생 유전체층을 적층하고, 선택적으로 에칭하고, 충진하여 제1 국부 상호연결 전도성 배선 레벨을 도 4에 형성되는 선택된 전도성 비어와 전기적으로 통하게 한 도시도.

도 6은 도 5에 도시된 구조체 위에 제2 배선 레벨을 선행 도면에서 설명했듯이 희생 유전체 매질에서 형성되게 하고, 최종 하드 디스크를 전체에 적층시키고제2 배선 레벨을 형성시킨 후의 최종 전도성 비어 레벨의 도시도.

도 7은 포토레지스트를 최종 하드 마스크에 인가하여 개구를 패턴화시킨 도시도.

도 8은 모든 희생 유전체가 구조체로부터 최종 하드 마스크에서 패턴화된 개구를 통해 제거된 것을 도시하는 도시도.

도 1내지 9는 본 발명의 제2 실시예의 도시도.

도 9는 CVD 다이어몬드가 캡슐재로서 도 8의 구조체로 적층되어, 하부 상호연결 레벨을 외부 환경으로부터 봉인하는 것의 도시도.

도 1내지 8 및 10은 본 발명의 제3 실시예의 도시도.

도 10은 높은 소자, 라인 또는 비어 패킹 밀도, 제한된 가스 유전체를 갖는 영역으로부터 그 특정 영역까지 CVD 다이어몬드만을 제거하는 것의 도시도.

본 발명의 이해를 용이하게 하기위해, 도면과 연관되어 상세한 설명이 아래에서 행해진다.

본 발명의 전형적인 실시예에서, CMOS IC 칩 구조체의 전기적 상호연결된 레벨에서 일시적인 희생 유전체 매질로서 CVD 다이어몬드를 적층시킨다. CVD 다이어몬드는 구조체의 제조시에는 구조체에 안정도를 부여하나, 그 구조체가 완성되었을 때는 CVD 다이어몬드를 필요로 하지 않는 다. 그후, 그것은 포토리소그래피에 의해 형성되었던 질화물 하드 마스크 오버레이어의 개구들을 통해 등방성 산소 에칭에 의해 구조체 전체로부터 제거된다.

도 1은 COMOS BEOL 칩에 적용될 때 본 발명을 시작할 때의 예시도이다. 기판(0) 물질은 실리콘, 실리콘 옥사이드, 실리콘/게르마늄, 갈륨 아스나이드 또는 어떤 반도체일수 있다. 옥사이드 격리 영역(1)은 기판(0) 하부에 도시되고 게이트 (2)는 기판(0) 상부에 도시된다. 기판(0) 위에 도시되지 않으나 잠재적으로 배치되는 것은 배선 등의 금속화 및 부가되는 소자이다.

도 2에서, 일시적인 희생 유전체 매질(3)인 CVD 다이어몬드는 화학 증착법 (CVD)에 의해 도 1 구조체로 증착되고 평탄화된다. CVD 다이어몬드의 증착후 평탄화가 필요한 지의 여부는 집적 방식의 요구에 따라 다르다. 에치-백 또는 CMP에 의해 평탄화를 수행한다. 평탄화된 CVD 다이어몬드(3)로 하드 마스크(4)를 증착한다. 하드 마스크(4)는 스퍼터링 또는 CVD에 의해 증착될 수 있는 실리콘 옥사이드, 실리콘 나이트라이드 등으로 구성될 수 있다. 이러한 경우에 하드 마스크(4)는 나이트라이드이다.

도시안된 단계로서, CVD 다이어몬드(3)을 통해 등방적으로 산소 에칭되었던 하드 마스크(4)내의 개구를 노출시키는 표준 리소그래피 절차가 이어져서 금속 적층으로 하여금 도 3에서 도시했듯이 비어(5)로 불리우는 전도성 스터드(studs)를 형성하도록 개구를 설치한다.

도 4에 도시했듯이, 비어(5)가 도선으로 채워지고, 하드 마스크(4)를 완전히 에치시키고 희생 CVD 다이어몬드(6)의 제2 층을 적층시키고 하드 마스크(도시 안된)로 코팅시킨다. 표준 리소그래피 기술을 사용해서 개구에 하드 마스크(도시 안된)를 설치하고, 이어서 개구 및 하부의 CVD 다이어모드를 통해 산소 에칭시킨다. 개구에는 도선으로 충진되어 선택된 게이트에 연결하는 비어(7) 및 다른 비어를 형성하고 그 나머지 하드 마스크(도시 안된)를 산소 에칭한다. 제2 다마신 (Damascene) 프로세스는 동일한 유전체층(6)을 사용해서 실시되어 국부적인 상호연결부(8)를 형성한다.

도 4에 도시된 구조체의 제조 및 도 5의 그것간에는 도시 안된 몇개의 단계가 있다. 그러나, 그 절차는 상기 도 2내지 4와 관련해서 설명된 것과 거의 같은 데: 즉, 비어(7) 및 상호연결부(8) 위에 CVD 다이어몬드층(9)을 적층하고, 하드 마스크(도시 안된)를 적층하고, 마스크(도시 안된) 및 하부의 CVD 다이어몬드(도시 안된)내의 개구의 포토리소그래피 및 산소 에칭이 이어지고, 도선을 적층하여 비어(10)를 형성하고, 나머지의 에치 마스크(도시 안된)를 제거하고 부가적인 CVD 다이어몬드(16)를 적층시킨다. 다시, 하드 마스크(도시 안된)에 포토리소그래피가행해져서, 개구 및 CVD 다이어몬드층(16)을 통해 개구를 산소 에칭하고, 제1 배선 레벨(11)을 적층한다.

제2 비어 레벨(12)를 제조하는 방법과 같은 방법으로, 제2 배선 레벨(13)이 제조된다. 도 6은 최종 레벨을 도시한다. 최종 하드 마스크(15)가 제거되지 않고 남겨져서 희생 CVD 다이어몬드 유전체를 제거할 때 구조체를 지지하는 데 사용한다. 사실상, 대단히 많은 부가적인 레벨이 제조되지 않을 지라도 하드 마스크(15)는 충분히 지지하는 역할을 한다. 배선 레벨(13)을 완성할 때, 및 제 1및 2 비어 레벨 및 제1 및 2 배선 레벨을 완성했을 때 최종 하드 마스크(15)를 사용하기에 앞서, 부가적인 교대(alternating) 배선 및 비어 레벨을 이전과 같은 방법으로 제조할 수 있고, 칩을 실장하는 소자의 필요 조건에 따라 레벨수를 달리한다. 그러나, 간단하게 하기위해, 부가적인 레벨은 도시되지 않는 다.

도 7에 도시됫듯이, 포토리지스트(18)를 최종 하드 마스크(15)에 인가하여 경화된 후, 개구(17)가 노출되어 레지스트(16)에서 현상되어 하드 마스크(15)를 통해 산소 에칭된다. 도 8에 도시했듯이, 포토레지스트(8)중 노출안된 영역을 제거한 후, 마스크(15)의 개구(17)는 구조체로부터 등방성 산소 에칭에 의해 모든 희생 유전체를 제거하는 통로를 구비한다.

도 9와 결합된 상기 설명된 도 1내지 8은 본 발명의 제 2실시예를 나타낸다. 단계 1내지 8을 완성했을 때, 도 9에 도시했듯이 CVD 다이어몬드의 영구 캡(19)을 칩으로 적층한다. 캡(19)의 CVD 다이어몬드는 칩 외부의 환경으로부터 하부 상호연결 레벨을 선택적으로 봉인하면서 하드 마스크(15)내의 개구(17)를 통해 칩 구조체로도 적층된다. 설계상의 선택에 의해 칩 측면을 봉인하는 것은 도시하지 않았다. 아르곤 또는 헬륨 등의 불활성 가스의 분위기내에서 CVD 다이어몬드 캡(19)이 적층된다면, 그 가스를 다른 데가 아닌 칩내에서 봉인한다. 봉인된 구조체는 더 일관된 유전체를 구비하여 외측으로부터 습기중의 먼지와 같은 오염 물질의 발생을 방지한다. CVD 다이어몬드 캡(19)은 개선된 열 전도율을 또한 구비하여, 그 구조체로서 더 중요하게 되는 인자가 더 복잡하게 되고 사용중에 열 발생이 증가된다. 도 8에 도시된 하드 마스크(15)내의 개구(17)는 충분한 통로를 구비하여 모든 CVD 다이어몬드를 칩내에서 제거하나, 같은 개구(17)로 캡(19)을 적층시켜서 개구(17)를 차단하는 컬럼(20)을 형성하고, 칩내로의 그 수직 진행을 특징부(11)에 의해 제한한다.

도 10과 결합된 상기 설명된 도 1내지 8는 본 발명의 제3 실시예를 나타낸다.

본 발명의 제3 실시예에서 도 1내지 8의 단계를 완성한다. 그러나, 도 8에 도시된 바와 같이 구조체내의 수평 레벨로부터 모든 CVD 다이어몬드를 제거하는 것이 아니라, 다이어몬드는 칩의 하부 레벨로부터 불완전하게 에치되고, 상대적으로 낮은 패턴 밀도의 영역에서 일부가 남겨진다. 도 9에서, CVD 다이어몬드 레벨(9,16) 및 제2 비어 레벨(12)에 위치된 CVD 다이어몬드는 불완전하게 에치되도록 도시된다. 부분 제거에 의해 특히 다수의 레벨을 갖는 구조체에서 개선된 기계적 안정도 및 열 전도율을 구비하는 반면에, 도 10에 도시했듯이 상부 레벨에서 상대적으로 높은 패턴 밀도의 영역내의 낮은 유전체 공기 간격을 장점으로 유지한다. 구조체에 대해 더 많은 기계적 지지를 요구하는 그 영역에서 다이어몬드를 갖게 하고 매우 낮은 유전체 상수를 요구하는 그 영역에서 공기 유전체를 갖게 하려는 의도이다.

본 발명의 대부분의 설명에서 다이어몬드, 특히 CVD 다이어몬드, 또는 DLC를 희생 유전체로서 설명하였지만, 상기 예들은 포괄적이라기보다 예시를 위한 것이고, 본 발명을 3개의 특정 실시예와 결부해서 설명하였지만, 부가적인 실시예, 변형예 및 응용이 현재 및 미래에 본 기술에 숙련된 자에 의해 가능하다.

본 발명은 IC 구조체의 소자의 오염을 피하고 페시베이션에 의해 게이트 레벨 기판을 보호할 필요성을 없애고, 낮은 유전체 가스 매질의 장점을 게이트 레벨에 부여하고 페시베이션 단계를 없앤다.

Claims (28)

1. 멀티레벨 상호연결 집적 회로 칩 구조체에 있어서,

   CVD 다이아몬드 멀티레벨을 포함하고,

   상기 CVD 다이아몬드 멀티레벨내의 최소한 하나의 레벨에는 유전성 캡슐재에 의해 상기 칩내에 한정되는 가스 형태의 유전 매체를 포함하는 것인 멀티레벨 상호연결 집적 회로 칩 구조체.
2. 제1항에 있어서, 상기 구조체는 최소한 하나의 CVD 다이아몬드로 된 내부 기둥형 지지체를 포함하는 것을 특징으로 하는 멀티레벨 상호연결 집적 회로 칩 구조체.
3. 제1항에 있어서, 상기 가스 유전체 매질이 네온, 헬륨, 공기, 질소, 카본 옥사이드 및 그 혼합물로 구성되는 군으로부터 선택되는 것을 특징으로 하는 멀티레벨 상호연결 집적 회로 칩 구조체.
4. 제1항에 있어서, 상기 구조체는 무장벽 소자 레벨에 장착된 BEOL CMOS 칩을 포함하고, 상기 소자 레벨은 가스 형태의 유전 물질을 구비하는 것을 특징으로 하는 멀티레벨 상호연결 집적 회로 칩 구조체.
5. 멀티레벨 상호연결 집적 회로 칩 구조체에 있어서,

   a) 적어도 하나의 소자 및 적어도 하나의 기판-레벨의 전도성 비어 상호연결부를 정의하는 기판 레벨 금속화층을 지지하는 반도체 기판과;

   b) 적어도 하나의 기판-레벨의 전도성 비어 상호연결부 및 적어도 하나의 소자중 선택된 것과 전기적으로 통하는 제1 전도성 비어 레벨과;

   c) 제1 전도성 비어 레벨에서 선택된 비어와 전기적으로 연결되는 국부 상호연결 배선 레벨과;

   d) 전기적으로 연결되며, 미리 선택된 수로 교번하면서 추가되는 전도성 비어 레벨 및 배선 레벨과;

   e) 그 최종 사전 선택된 레벨 위에 배치된 영구적인 하드 마스크와;

   f) 상기 소자 레벨 및 최소한 하나의 추가 레벨내에 있는 가스 유전체 매질과,

   g) 상기 영구적인 하드 마스크 상부의 캡슐재 및 상기 칩 구조체내의 영구적인 유전 물질로서 배치되는 CVD 다이아몬드를 구비하는 것을 특징으로 하는 멀티레벨 상호연결 집적 회로 칩 구조체.
6. 제5항에 있어서, 상기 구조체는 캡 및 CVD 다이아몬드로 된 최소한 하나의 내부 기둥형 지지체를 포함하는 것을 특징으로 하는 멀티레벨 상호연결 집적 회로 칩 구조체.
7. 제5항에 있어서, 상기 반도체 기판이 실리콘, 갈륨 아스나이드, 실리콘-온-옥사이드(silicon-on-oxide), 및 실리콘 게르마늄으로 구성되는 군으로부터 선택되는 것을 특징으로 하는 멀티레벨 상호연결 집적 회로 칩 구조체.
8. 제5항에 있어서, 상기 전도성 비어 및 상기 전도성 배선이 알루미늄, 알루미늄-구리, 구리, 텅스텐 및 도핑된 폴리실리콘으로 구성되는 군으로부터 선택되는 것을 특징으로 하는 멀티레벨 상호연결 집적 회로 칩 구조체.
9. 제5항에 있어서, 상기 하드 마스크는 실리콘 옥사이드 또는 나이트라이드를 구비하는 것을 특징으로 하는 멀티레벨 상호연결 집적 회로 칩 구조체.
10. 제5항에 있어서, 상기 가스 유전체 매질이 공기, 이산화탄소, 질소, 헬륨, 아르곤 및 그 혼합물로 구성되는 군으로부터 선택되는 것을 특징으로 하는 멀티레벨 상호연결 집적 회로 칩 구조체.
11. 제5항에 있어서, 영구적인 하드 마스크 아래에서 적어도 하나의 추가적인 배선 레벨과 교번하여 존재하는 적어도 하나의 추가적인 비어 레벨을 구비하는 것을 특징으로 하는 멀티레벨 상호연결 집적 회로 칩 구조체.
12. 제5항에 있어서, 상기 집적 회로 칩내의 상기 영구적인 유전체 물질은 하드 마스크층의 최소한 하나의 산개된 개구를 통해 집적 회로 구조체로 기둥형으로 하방 연장하는 것을 특징으로 하는 멀티레벨 상호연결 집적 회로 칩 구조체.
13. 삭제
14. 제5항에 있어서, 상기 구조체는 최소한 한 레벨내에 영구적인 CVD 다이아몬드 유전체 매질을 포함하는 것을 특징으로 하는 멀티레벨 상호연결 집적 회로 칩 구조체.
15. 삭제
16. 가스 형태의 유전체 매질을 개재하는 칩 형성을 위한 멀티레벨 상호연결 집적 회로 칩 중간 구조체에 있어서,

    상기 중간 구조체는 상기 칩내에서 상기 가스 형태의 유전체 매질을 포함하게 될 미리 선택된 위치에 일시적인 유전체 매질로 CVD 다이아몬드를 구비하는 것을 특징으로 하는 멀티레벨 상호연결 집적 회로 칩 중간 구조체.
17. 가스 유전체 매질을 멀티레벨 상호연결 집적 회로 칩내에 제공하는 프로세스에 있어서,

    a) CVD 다이아몬드 재질로 된 반-희생 유전체 매질을 포함하는 멀티레벨 상호연결 집적 회로 칩을 제공하는 단계와;

    b) 미리 선택된 위치에 복수의 개구부를 포함하고 있는 하드 마스크 최종층을 제공하는 단계와,

    c) 등방성 산소-함유 가스로 건식 에칭함으로써, 상기 하드 디스크 최종층의 복수의 개구를 통해 상기 반-희생 유전체 매질을 제거하여, 가스 형태의 유전체 매질로 상기 반-희생 유전체 매질을 대체하는 단계를 포함하는 것을 특징으로 하는 가스 유전체 매질을 멀티레벨 상호연결 집적 회로 칩내에 제공하는 프로세스.
18. 제17항에 있어서, 하드 마스크 최종층상에 캡슐재를 제공하는 단계를 더 포함하는 것을 특징으로 하는 프로세스.
19. 제18항에 있어서, 상기 하드 마스크 최종층의 미리 선택된 개구를 통해 상기 집적 회로 칩의 모든 멀티레벨의 수보다 작은 수의 레벨에 캡슐재를 기둥형 주입하는 단계를 더 포함하는 것을 특징으로 하는 프로세스.
20. 가스 유전체 매질을 갖는 집적 회로 칩을 제조하는 프로세스에 있어서,

    a) 적어도 하나의 소자 및 적어도 하나의 기판-레벨의 전도성 비어 상호연결부를 형성하는 기판 레벨 금속화 레벨을 지지하는 반도체 기판을 제공하는 단계와;

    b) 기판-레벨 금속화 레벨 평면을 적어도 하나의 기판-레벨의 상호연결부 및 적어도 하나의 소자로써 채우기위해 제1 희생 CVD 다이어몬드층을 적층하고, 제1의 일시적인 하드 마스크를 상기 제1 희생 CVD 다이어몬드층상에 제조하는 단계와;

    c) 제1의 일시적인 하드 마스크 및 제1 희생 CVD 다이어몬드층을 통해 미리선택된 위치에서 미리선택된 개구수를 에칭하고, 제1 비어 레벨을 기판 금속화 레벨과 전기적 통하도록 구비하기위해 개구를 전도성 물질로 채우고, 남겨진 제1의 일시적인 하드 마스크를 제거하는 단계와;

    d) 제2 희생 CVD 다이어몬드층을 제1 희생 CVD 다이어몬드층상으로 적층하고 제2의 일시적인 하드 마스크를 제2 희생 CVD 다이어몬드층상으로 제조하는 단계와;

    e) 상기 제2의 일시적인 하드 마스크 및 상기 제2 희생 CVD 다이어몬드층을 통해 미리 선택된 위치에서 미리 선택된 개구수를 에칭하고, 국부 상호연결 레벨을 제1 비어 레벨과 전기적으로 통하도록 개구를 전도성 물질로 채우고, 상기 제2의 일시적인 하드 마스크를 제거하는 단계와;

    f) 바라는 레벨수를 제조하고 최종의 영구적인 하드 마스크를 제조할 때까지 단계 b) 내지 e)를 반복하는 단계와;

    g) 최종 하드 마스크의 미리선택된 위치에서 미리선택된 개구수를 에칭하고, 그 결과로 희생 CVD 다이어몬드 유전체중 적어도 일부를 제거하고, 그 제거된 희생 CVD 다이어몬드를 대신해서 가스 유전체 매질을 남겨지게하는 단계를 구비하는 것을 특징으로 하는 가스 유전체 매질을 갖는 집적 회로 칩을 제조하는 프로세스.
21. 제20항에 있어서, 가스 유전체를 외부 환경으로부터 봉인하도록 캡슐재층을 적층하는 부가적인 단계를 포함하는 것을 특징으로 하는 가스 유전체 매질을 갖는 집적 회로 칩을 제조하는 프로세스.
22. 제20항에 있어서, 상기 하드 마스크를 제조하는 단계는, 하드 마스크를 포토레지스트로서 코팅하는 단계와, 하드 마스크 및 희생 CVD 다이어몬드에서 에칭되는 개구의 미리선택된 수 및 미리선택된 위치에 대응하는 레지스트의 개구를 포토리소그래픽적으로 노출 및 현상하는 단계를 구비하는 것을 특징으로 하는 프로세스.
23. 제20항에 있어서, 상기 기판-레벨 금속화 레벨상에 형성된 적어도 하나의 소자가 적어도 하나의 게이트를 구비하는 것을 특징으로 하는 프로세스.
24. 제20항에 있어서, 상기 하드 마스크는 실리콘 옥사이드 또는 나이트라이드를 구비하는 것을 특징으로 하는 프로세스.
25. 제20항에 있어서, 가스 유전체 매질을 남겨두게 하는 단계는 불활성 가스, 질소, 공기, 이산화탄소 및 그 혼합물로 구성되는 군으로부터 선택된 유전체 매질을 남겨두게 하는 단계를 구비하는 것을 특징으로 하는 프로세스.
26. 제20항에 있어서, 개구를 전도성 물질로 채우는 단계가 알루미늄, 알루미늄-구리, 구리, 텅스텐 및 도핑된 폴리실리콘으로 구성되는 군으로부터 선택된 전도성 물질로 개구를 채우는 단계를 구비하는 것을 특징으로 하는 프로세스.
27. 제20항에 있어서, 캡슐재를 적층하는 단계는 CVD 다이어몬드를 구비하는 캡슐재를 적층하는 단계를 구비하는 것을 특징으로 하는 프로세스.
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