WO2018037667A1 - 半導体装置、撮像装置、および半導体装置の製造方法 - Google Patents

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寛之 川島
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ソニーセミコンダクタソリューションズ株式会社
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    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers

Definitions

  • the present disclosure relates to a semiconductor device, an imaging device, and a method for manufacturing the semiconductor device.
  • Patent Document 1 discloses providing a structure that does not damage the wiring when forming the air gap structure by removing the insulating film between the wirings.
  • the present disclosure proposes a new and improved semiconductor device, imaging device, and method for manufacturing the semiconductor device capable of reducing the capacitance between wirings by the air gap and maintaining the mechanical strength and reliability. To do.
  • insulating layers and anti-diffusion layers are alternately stacked, and a multilayer wiring layer in which a wiring layer is provided, and at least one insulating layer penetrates from one surface of the multilayer wiring layer.
  • a semiconductor device comprising a through hole provided inside and covered with a protective side wall, and a gap provided in at least one insulating layer immediately below the through hole.
  • the insulating layer and the diffusion preventing layer are alternately stacked, the multilayer wiring layer in which the wiring layer is provided, and at least one insulation from one surface of the multilayer wiring layer
  • an imaging device including a through hole provided through a layer and having an inside covered with a protective side wall, and a gap provided in at least one insulating layer immediately below the through hole.
  • the step of alternately stacking the insulating layers and the diffusion prevention layers to form a multilayer wiring layer provided with a wiring layer therein, and at least one from one surface of the multilayer wiring layer A step of forming a through hole through the insulating layer, a step of forming a protective side wall inside the through hole, and etching at least one insulating layer immediately below the through hole to form a void.
  • a method for manufacturing a semiconductor device A method for manufacturing a semiconductor device.
  • voids can be formed in the second and subsequent insulating layers from the surface of the multilayer wiring layer constituting the semiconductor device. According to this, since the space between the wirings can be made hollow with a relative permittivity of 1 while maintaining the mechanical strength of the semiconductor device, the capacitance between the wirings of the semiconductor device can be reduced.
  • FIG. 2 is a cross-sectional view of the semiconductor device according to the first embodiment of the present disclosure cut in a stacking direction.
  • FIG. FIG. 2 is a cross-sectional view showing a configuration in which a protective layer is formed on an inner surface of a gap in the semiconductor device shown in FIG.
  • FIG. 3 is a plan view of the semiconductor device according to the embodiment viewed in plan from the stacking direction.
  • FIG. 4 is a cross-sectional view showing a step of the method of manufacturing a semiconductor device according to the same embodiment.
  • FIG. 4 is a cross-sectional view showing a step of the method of manufacturing a semiconductor device according to the same embodiment.
  • FIG. 4 is a cross-sectional view showing a step of the method of manufacturing a semiconductor device according to the same embodiment.
  • FIG. 4 is a cross-sectional view showing a step of the method of manufacturing a semiconductor device according to the same embodiment.
  • FIG. 4 is a cross-sectional view showing a step of the method of manufacturing a semiconductor device according to the same embodiment.
  • FIG. 4 is a cross-sectional view showing a step of the method of manufacturing a semiconductor device according to the same embodiment.
  • FIG. 4 is a cross-sectional view showing a step of the method of manufacturing a semiconductor device according to the same embodiment.
  • FIG. 4 is a cross-sectional view showing a step of the method of manufacturing a semiconductor device according to the same embodiment. It is sectional drawing which cut
  • FIG. 4 is a cross-sectional view showing a step of the method of manufacturing a semiconductor device according to the same embodiment.
  • FIG. 4 is a cross-sectional view showing a step of the method of manufacturing a semiconductor device according to the same embodiment.
  • FIG. 4 is a cross-sectional view showing a step of the method of manufacturing a semiconductor device according to the same embodiment.
  • FIG. 4 is a cross-sectional view showing a step of the method of manufacturing a semiconductor device according to the same embodiment.
  • FIG. 4 is a cross-sectional view showing a step of the method of manufacturing a semiconductor device according to the same embodiment.
  • FIG. 4 is a cross-sectional view showing a step of the method of manufacturing a semiconductor device according to the same embodiment.
  • FIG. 4 is a cross-sectional view showing a step of the method of manufacturing a semiconductor device according to the same embodiment.
  • FIG. 4 is a cross-sectional view showing a step of the method of manufacturing a semiconductor device according to the same embodiment.
  • FIG. 1 is a cross-sectional view of the semiconductor device 1 according to the present embodiment cut in the stacking direction.
  • FIG. 1 shows a part of the cross section of the semiconductor device 1 according to this embodiment, and it goes without saying that the semiconductor device 1 extends in the in-plane direction even in a range not shown.
  • the semiconductor device 1 includes a substrate 600, first to fifth insulating layers 110, 120, 130, 140, 150, and first to fifth diffusion prevention layers 210, 220, 230, 240, And a multilayer wiring layer in which 250 are alternately stacked.
  • the substrate 600 is provided with a semiconductor element (not shown), and the second to fifth insulating layers 120, 130, 140, 150 are provided with the first to fourth wiring layers 310, 320, 330, 340, respectively. Is provided.
  • the semiconductor element is electrically connected to the first wiring layer 310 by the contact plug 610, and the first to fourth wiring layers 310, 320, 330, 340 are electrically connected to each other by the first to third through vias 410, 420, 430. Has been.
  • the first to fifth insulating layers 110, 120, 130, 140, and 150 are collectively referred to as the insulating layer 100, and the first to fifth diffusion preventing layers 210, 220, 230, 240, and 250 are collectively prevented from diffusion. Also referred to as layer 200.
  • the first to fourth wiring layers 310, 320, 330, and 340 are collectively referred to as a wiring layer 300, and the first to third through vias 410, 420, and 430 are collectively referred to as a through via 400.
  • the semiconductor device 1 includes a multilayer wiring layer in which the insulating layers 100 including the wiring layers 300 and the through vias 400 and the diffusion prevention layers 200 are alternately stacked.
  • the first to fifth insulating layers 110, 120, 130, 140, 150 and the first to fifth diffusion prevention layers 210, 220, 230, 240, 250 are alternately arranged.
  • the configuration of the stacked five-layer structure has been shown, the technology according to the present disclosure is not limited to such illustration.
  • the semiconductor device 1 may include three or four multilayer wiring layers, and may include six or more multilayer wiring layers.
  • the insulating layer 100 is a main layer forming material constituting the semiconductor device 1 by electrically insulating the wiring layers 300 from each other.
  • the insulating layer 100 is made of an insulating material that is relatively easy to etch (specifically, easier to etch than the diffusion prevention layer 200 described later), and may be made of an insulating material such as SiO x , for example. .
  • the diffusion prevention layer 200 is provided so as to sandwich each layer of the insulating layer 100, suppresses surface diffusion of metal atoms constituting the wiring layer 300, and serves as a stopper when processing an upper layer member.
  • the diffusion prevention layer 200 is made of an insulating material having higher etching resistance (for example, etching resistance to a fluorine compound) than the insulating layer 100.
  • the diffusion prevention layer 200 is made of an insulating material such as SiN x , SiCN, SiON, SiC, or the like. It may be configured.
  • the wiring layer 300 transmits current or voltage between the elements provided in the semiconductor device 1.
  • the wiring layer 300 is made of a conductive metal material, and may be made of, for example, copper (Cu), tungsten (W), aluminum (Al), or an alloy containing these metals.
  • a barrier metal layer may be formed on the surface of the wiring layer 300 with a metal having a high barrier property.
  • the barrier metal layer include tantalum (Ta), titanium (Ti), and ruthenium ( It can be composed of a metal such as Ru), cobalt (Co), or manganese (Mn), or a nitride or oxide of these metals.
  • the through via 400 electrically connects the wiring layers 300 provided in different insulating layers 100. Specifically, the first through via 410 connects the first wiring layer 310 and the second wiring layer 320, and the second through via 420 connects the second wiring layer 320 and the third wiring layer 330. The third through via 430 connects the third wiring layer 330 and the fourth wiring layer 340.
  • the through via 400 is made of a conductive metal material as in the wiring layer 300, and may be made of, for example, copper (Cu), tungsten (W), aluminum (Al), or an alloy containing these metals. Good. Further, a barrier metal layer may be formed on the surface of the through via 400 in the same manner as the wiring layer 300.
  • the substrate 600 is a substrate made of various semiconductors, and may be, for example, a substrate made of polycrystalline, single crystal, or amorphous silicon (Si).
  • the substrate 600 is provided with a semiconductor element that realizes the function of the semiconductor device 1. Examples of the semiconductor element provided on the substrate 600 include a memory element, a color sensor, a logic circuit including a transistor, and the like.
  • the contact plug 610 electrically connects an electrode or wiring such as a semiconductor element provided on the substrate 600 and the first wiring layer 310.
  • the contact plug 610 may be made of a metal material similar to that of the through via 400, for example, copper (Cu), tungsten (W), aluminum (Al), or an alloy containing these metals. Good.
  • the semiconductor device 1 has a through hole 510 that penetrates the fifth diffusion prevention layer 250, the fifth insulating layer 150, and the fourth diffusion prevention layer 240 and is covered with a protective sidewall 520. Is provided.
  • the through hole 510 communicates the gap 530 provided in the third insulating layer 130 and the fourth insulating layer 140 with the external space.
  • a sealing layer that closes the opening of the through hole 510 may be provided on the fifth diffusion prevention layer 250.
  • the sealing layer is made of any insulating material such as SiO x , SiN x , SiCN, SiON, or SiC, and prevents moisture and the like from entering the through hole 510 and the gap 530.
  • the through hole 510 is provided through the insulating layer 100 provided on one surface of the semiconductor device 1 and the diffusion preventing layer 200 sandwiching the insulating layer 100. Specifically, the through hole 510 is provided through the fifth insulating layer 150 and the fourth diffusion prevention layer 240 and the fifth diffusion prevention layer 250 sandwiching the fifth insulation layer 150.
  • the shape of the opening of the through hole 510 may be, for example, a substantially square shape having at least one side of 50 nm to 300 nm, or a substantially circular shape having a diameter of 50 nm to 300 nm.
  • the protective sidewall 520 is provided inside the through hole 510 and protects the side surface of the fifth insulating layer 150 exposed by the through hole 510.
  • the protective sidewall 520 is made of, for example, an insulating material having higher etching resistance (for example, etching resistance to a fluorine compound) than the insulating layer 100, and is made of, for example, an insulating material such as SiN x , SiCN, SiON, SiOC, or SiC. May be.
  • the protective side wall 520 functions to protect the fifth insulating layer 150 from being etched when the gap 530 is formed.
  • the gap 530 is formed by introducing an etching solution through the through hole 510 and performing wet etching on the third insulating layer 130 and the fourth insulating layer 140.
  • the protective sidewall 520 prevents the fifth insulating layer 150 from being wet etched by the etchant. Therefore, by using the through hole 510 whose inner side is covered with the protective side wall 520, the semiconductor device 1 can form the gap 530 in the insulating layer 100 provided in the second and subsequent layers of the multilayer wiring layer.
  • the protective sidewall 520 may be a thin film having a thickness of 5 nm to 30 nm, for example.
  • the air gap 530 is provided in the insulating layer 100 after the second layer of the multilayer wiring layer of the semiconductor device 1 (that is, inside the multilayer wiring layer), and the space between the wiring layers 300 is hollow with a relative dielectric constant of 1. To do. As a result, the gap 530 can reduce the inter-wiring capacitance between the wiring layers 300. Specifically, the air gap 530 is provided in the third insulating layer 130 and the fourth insulating layer 140, and the space between the third wiring layer 330 and the second wiring layer 320 is made hollow so that the inter-wiring capacitance is increased. Can be reduced.
  • the gap 530 is not provided in the insulating layer 100 on the surface of the multilayer wiring layer of the semiconductor device 1. Specifically, the gap 530 is not provided in the first insulating layer 110 and the fifth insulating layer 150 on the surface of the multilayer wiring layer. Thereby, in the semiconductor device 1, although the air gap 530 is formed, the overall mechanical strength can be maintained.
  • the gap 530 can be formed, for example, by etching the third insulating layer 130 and the fourth insulating layer 140 by introducing an etchant through the through hole 510 using a wet etching method.
  • the region where the gap 530 is formed is limited to the region surrounded by the diffusion prevention layer 200 in the stacking direction of the multilayer wiring layer. This is because the diffusion preventing layer 200 has higher etching resistance than the insulating layer 100, and thus etching is difficult to proceed. Therefore, when the etching is sufficiently performed, the gap 530 exposes the second diffusion prevention layer 220 and the fourth diffusion prevention layer 240 existing above and below the third insulation layer 130 and the fourth insulation layer 140.
  • the region where the air gap 530 is formed is controlled by the length of the etching time in the in-plane direction of the multilayer wiring layer. That is, the gap 530 is formed in a region that isotropically expands from directly below the through hole 510 into which the etching solution is introduced, and the size of the region is controlled by the etching time.
  • the through via 400 or the wiring layer 300 is not etched under the conditions for etching the insulating layer 100. Therefore, when the through via 400 or the wiring layer 300 exists in a region where the gap 530 is formed, the through via 400 or the wiring layer 300 remains inside the gap 530 as it is. Further, when the insulating layer 100 is spatially partitioned by the through via 400 or the wiring layer 300, the etching solution does not enter the opposite space partitioned by the through via 400 or the wiring layer 300. In such a case, the region where the air gap 530 is formed is limited by the through via 400 or the wiring layer 300.
  • the gaps 530 are provided in the plurality of insulating layers 100, a part of the diffusion prevention layer 200 between the plurality of insulating layers 100 is removed in advance to form openings.
  • a part of the diffusion prevention layer 200 between the plurality of insulating layers 100 is removed in advance to form openings.
  • the air gap 530 is provided in the third insulating layer 130 and the fourth insulating layer 140, a part of the third diffusion prevention layer 230 in the vicinity of the through hole 510 is removed in advance to form an opening.
  • the etching liquid can diffuse from the fourth insulating layer 140 to the third insulating layer 130. Therefore, the third insulating layer 130 and the fourth insulating layer 130 can be diffused.
  • Voids 530 can be formed across multiple layers of layer 140.
  • the diffusion preventing layer 200 an opening is formed so as not to form a region that protrudes from the gap 530 and is not formed on the wiring layer 300. According to this, it is possible to prevent the diffusion prevention layer 200 protruding into the gap 530 from collapsing after the gap 530 is formed.
  • FIG. 1 shows the case where only one through hole 510 is formed
  • the technology according to the present disclosure is not limited to the above example.
  • a plurality of through holes 510 may be formed.
  • the plurality of through holes 510 may form the same gap 530 or may form different gaps 530.
  • FIG. 2 is a cross-sectional view showing a configuration in which a protective layer 540 is formed on the inner surface of the gap 530 in the semiconductor device 1 shown in FIG.
  • a protective layer 540 may be formed on each surface of the insulating layer 100, the diffusion prevention layer 200, the wiring layer 300, and the through via 400 exposed by the gap 530.
  • the protective layer 540 is made of, for example, an arbitrary insulating material, and may be made of an insulating material such as SiO x , SiN x , SiCN, SiON, SiOC, or SiC.
  • the film thickness of the protective layer 540 may be 2 nm to 50 nm, for example.
  • the protective layer 540 can improve wiring reliability by preventing electromigration and time-dependent dielectric breakdown (TDDB) in the wiring layer 300 and the through via 400.
  • TDDB time-dependent dielectric breakdown
  • Such a protective layer 540 can be formed, for example, by introducing a source gas into the gap 530 through the through hole 510 and performing an ALD (Atomic Layer Deposition) method.
  • ALD Atomic Layer Deposition
  • the space between the wiring layers 300 can be made hollow by the gap 530, the capacitance between the wirings can be reduced. Therefore, in the semiconductor device 1, it is possible to realize a high-speed operation and low power consumption by suppressing a delay in the wiring.
  • the gap 530 is not provided in the insulating layer 100 (that is, the first insulating layer 110 and the fifth insulating layer 150) provided on the surface of the multilayer wiring layer. The strength can be maintained. Furthermore, in the semiconductor device 1, since the diffusion preventing layer 200 protruding into the gap 530 is not generated, the diffusion preventing layer 200 having low mechanical strength can be prevented from collapsing.
  • FIG. 3 is a plan view of the semiconductor device 1 according to the present embodiment viewed in plan from the stacking direction.
  • FIG. 3 only the planar arrangement of the openings 231 formed in the second to fourth wiring layers 320, 330, and 340, the through hole 510, and the third diffusion prevention layer 230 is shown, and the other components are not shown. . Further, the planar arrangement shown in FIG. 3 is an example, and the planar arrangement of each component of the semiconductor device 1 according to the present embodiment is not limited to this.
  • the second to fourth wiring layers 320, 330, and 340 are formed in different insulating layers 100, they are formed so as to partially overlap each other. Further, for example, a first through via 410 and a second through via 420 may be formed in a partial region where the second to fourth wiring layers 320, 330, and 340 overlap each other.
  • the through hole 510 is formed in a region that does not overlap the third wiring layer 330 and the fourth wiring layer 340 so as not to interfere with the third wiring layer 330 and the fourth wiring layer 340.
  • the shape of the opening of the through hole 510 may be, for example, a substantially rectangular shape having at least one side of 50 nm to 300 nm. Further, only one through hole 510 may be provided for one gap 530 or a plurality of through holes 510 may be provided for one gap 530. Further, the through hole 510 may be provided in a region where it is desired to reduce the inter-wiring capacitance.
  • the gap 530 is formed in a region where the second to fourth wiring layers 320, 330, and 340 are not formed.
  • the opening 231 formed in the third diffusion prevention layer 230 is formed in a region avoiding the region where the second wiring layer 320 is formed. This is because the third diffusion prevention layer 230 is formed on the second wiring layer 320, so that the second wiring layer 320 is not collapsed by forming the opening 231.
  • the opening 231 may be formed in a region including the region where the through hole 510 is formed, or may be formed in a region not including the region where the through hole 510 is formed.
  • the shape of the opening 231 formed in the third diffusion prevention layer 230 may be an arbitrary polygonal shape having a side of 50 nm to 500 nm.
  • FIGS. 4 to 10 are cross-sectional views showing one step of the method for manufacturing the semiconductor device 1 according to the present embodiment.
  • a first insulating layer 110, a first diffusion prevention layer 210, a second insulation layer 120, and a second diffusion prevention layer 220 are formed on a substrate 600 provided with semiconductor elements and the like by a CVD method.
  • the third insulating layer 130 and the third diffusion barrier layer 230 are sequentially stacked.
  • Each insulating layer 100 is formed with a contact plug 610, a first wiring layer 310, a second wiring layer 320, and a first through via 410, respectively.
  • the first insulating layer 110 is formed on the substrate 600 made of silicon (Si) or the like.
  • the first diffusion prevention layer 210 and the second insulation layer 120 are etched.
  • the first wiring layer 310 can be formed by using a damascene method that is removed and backfilled with copper (Cu) or the like.
  • the second wiring layer 320 and the first through via 410 can be formed by a similar method.
  • the first to third insulating layers 110, 120, and 130 may be formed of SiO x or the like that can be easily etched with hydrofluoric acid, and the first to third diffusion prevention layers 210, 220, and 230 include: You may form with SiC etc. with high etching tolerance with respect to hydrofluoric acid.
  • a part of the third diffusion prevention layer 230 is removed by using a photolithography method or the like.
  • the region from which the third diffusion prevention layer 230 has been removed serves as an opening for introducing an etchant into the second insulating layer 120 in the subsequent etching process of the second insulating layer 120 and the third insulating layer 130. Function.
  • the fourth insulation layer 140, the fourth diffusion prevention layer 240, the fifth insulation layer 150, and the fifth diffusion prevention layer 250 are formed on the third diffusion prevention layer 230 by a CVD method. Laminated sequentially. In each insulating layer 100, a third wiring layer 330, a fourth wiring layer 340, a second through via 420, and a third through via 430 are formed.
  • the fourth insulating layer 140 in a predetermined region is removed by etching and backfilled with copper (Cu) or the like.
  • the third wiring layer 330 can be formed.
  • the fourth wiring layer 340, the second through via 420, and the third through via 430 can be formed by a similar method.
  • the fourth to fifth insulating layers 140 and 150 may be formed of SiO x or the like that can be easily etched with hydrofluoric acid, and the fourth to fifth diffusion prevention layers 240 and 250 may be made of hydrofluoric acid. It may be formed of SiC or the like having a high etching resistance against.
  • the barrier layer 511 functions to protect the fifth diffusion prevention layer 250 and may be made of, for example, SiO 2 having a thickness of about 100 nm.
  • the region where the through hole 510 is formed is, for example, a region where the third wiring layer 330 and the fourth wiring layer 340 are not formed, and the shape of the opening of the through hole 510 is a square of 50 nm to 300 nm square. There may be.
  • a plurality of through holes 510 may be provided.
  • a protective film 521 is formed on the barrier layer 511 and inside the through hole 510 by using the ALD method.
  • the protective film 521 may be formed with a film thickness of 5 to 30 nm using, for example, SiC having high etching resistance to hydrofluoric acid.
  • the protective film 521 is formed using the ALD method, the protective film 521 is formed uniformly (conformally) on the barrier layer 511 and on the inside of the through hole 510.
  • the protective film 521 is entirely etched back to remove the protective film 521 while leaving the protective sidewall 520 inside the through hole 510, and the barrier layer 511 and the fourth insulating layer 140 are removed. To expose.
  • Such full-surface etch back can be realized by performing etching with extremely high vertical anisotropy, for example.
  • the barrier layer 511 is provided on the fifth diffusion barrier layer 250, the fifth diffusion barrier layer 250 can be prevented from being damaged by the entire etch back.
  • the void 530 is formed.
  • the barrier layer 511 is removed by wet etching using diluted hydrofluoric acid.
  • the protective side wall 520 and the second to fourth diffusion preventing layers 220, 230, and 240 are formed of SiC or the like having high etching resistance to hydrofluoric acid, the etching hardly proceeds.
  • the second wiring layer 320, the third wiring layer 330, the first through via 410, and the second through via 420 are made of a metal material such as copper (Cu) and have high etching resistance to hydrofluoric acid. Therefore, the etching hardly proceeds. Therefore, the region where the gap 530 is formed is controlled by the region sandwiched between the second diffusion prevention layer 220 and the fourth diffusion prevention layer 240 in the stacking direction of the semiconductor device 1 and in the in-plane direction of the semiconductor device 1. It is controlled by the time when wet etching is performed.
  • the gap 530 can be formed.
  • the third diffusion prevention layer 230 is formed in a region having the region where the second wiring layer 320 is formed as an end, and does not protrude into the gap 530, so that the third diffusion prevention layer 230 collapses. Can be prevented.
  • the semiconductor device 1 according to this embodiment can be manufactured.
  • a sealing layer made of an insulating material and blocking the opening of the through hole 510 may be provided on the fifth diffusion prevention layer 250.
  • hydrofluoric acid is used for etching
  • SiO x is used for the insulating layer 100 as a material that can be easily etched against hydrofluoric acid, and a material having high etching resistance to hydrofluoric acid.
  • SiC was used for the diffusion preventing layer 200.
  • the technology according to the present disclosure is not limited to the above examples.
  • any combination can be adopted as long as an etching selection ratio can be sufficiently secured.
  • an etching solution used for etching can be appropriately selected according to the insulating layer 100 and the diffusion prevention layer 200.
  • FIG. 11 is a cross-sectional view of the semiconductor device 1A according to the first modification of the present embodiment cut in the stacking direction
  • FIG. 12 shows the semiconductor device 1B according to the second modification of the present embodiment in the stacking direction
  • FIG. 13 is a cross-sectional view of a semiconductor device 1C according to a third modification of the present embodiment cut in the stacking direction. 11 to 13 show a part of the cross section of the semiconductor device, and it goes without saying that the semiconductor device extends in the in-plane direction even in a range not shown.
  • the semiconductor device 1 ⁇ / b> A includes a multilayer wiring layer in which six insulating layers 100 and diffusion prevention layers 200 are alternately stacked, and a gap 530 ⁇ / b> A is formed in the fifth insulating layer 150.
  • the sixth insulating layer 160 may be made of the same material as the first to fifth insulating layers 110, 120, 130, 140, and 150, and the sixth diffusion prevention layer 260 includes the first to fifth layers. You may be comprised with the material similar to the diffusion prevention layer 210,220,230,240,250. Other configurations are the same as those described with reference to FIG.
  • the gap 530A may be formed only in one insulating layer 100 (that is, the fifth insulating layer 150). At this time, since the opening is not formed in the fourth diffusion prevention layer 240 provided under the fifth insulating layer 150 by etching, the etching solution does not enter the fourth insulating layer 140, and the fourth insulating layer 140 does not enter the fourth insulating layer 140. The void 530A is not formed. In the semiconductor device 1A according to the first modification, the space in which the gap 530A is formed is reduced, so that the mechanical strength of the entire semiconductor device 1A can be improved.
  • the semiconductor device 1A according to the first modification may be configured by a multilayer wiring layer in which six insulating layers 100 and diffusion prevention layers 200 are alternately stacked, and the insulation layers 100 and diffusion prevention layers 200 are alternately arranged. You may be comprised by the multilayer wiring layer laminated
  • the number of multilayer wiring layers constituting the semiconductor device 1 may be at least three, and the upper limit is not particularly limited. .
  • the through hole 510B is formed to penetrate through the fourth to fifth insulating layers 140 and 150 and the third to fifth diffusion prevention layers 230, 240, and 250.
  • the gap 530 is formed in the second insulating layer 120 and the third insulating layer 130. Note that each configuration of the semiconductor device 1B is as described with reference to FIG. 1, and thus description thereof is omitted here.
  • the through hole 510B may be provided through the plurality of insulating layers 100 (that is, the fourth insulating layer 140 and the fifth insulating layer 150). Good. At this time, an opening is formed in the second diffusion preventing layer 220, and the etching solution that forms the gap 530 enters the second insulating layer 120 from the third insulating layer 130. Therefore, the gap 530 is formed in the second insulating layer. 120 and the third insulating layer 130. In the semiconductor device 1B according to the second modification, since the gap 530 is formed in the third and subsequent layers from the surface of the multilayer wiring layer, the mechanical strength of the entire semiconductor device 1B can be improved.
  • the through hole 510B may be further provided through three or more insulating layers 100.
  • the number of insulating layers 100 through which the through hole 510B passes may be, for example, four or less.
  • the semiconductor device 1C is different from the semiconductor device 1 shown in FIG. 1 in that a gap 530C is formed in the second to fourth insulating layers 120, 130, and 140. Note that the configuration of the semiconductor device 1C is as described with reference to FIG. 1, and thus the description thereof is omitted here.
  • the gap 530C is other than the insulating layer 100 (that is, the first insulating layer 110 and the fifth insulating layer 150) on the surface of the multilayer wiring layer constituting the semiconductor device 1C. If so, it may be formed over three or more insulating layers 100. At this time, since openings are formed in the second diffusion prevention layer 220 and the third diffusion prevention layer 230 by etching, the etchant enters the second insulation layer 120 and the third insulation layer 130, and the second insulation layer A gap 530 ⁇ / b> C is formed from 120 to the fourth insulating layer 140. In the semiconductor device 1C according to the third modified example, since the gap 530C can be formed in more insulating layers 100, the signal delay is further suppressed by further reducing the inter-wire capacitance between the wires, and Power consumption can be further reduced.
  • the gap 530C may be further provided in the plurality of insulating layers 100.
  • the number of insulating layers 100 in which the gap 530C is formed may be, for example, five or less. Good.
  • FIG. 14 is a cross-sectional view of the semiconductor device 2 according to the present embodiment cut in the stacking direction.
  • FIG. 14 shows a part of the cross section of the semiconductor device 2, and it goes without saying that the semiconductor device 2 extends in the in-plane direction even in a range not shown.
  • a multilayer wiring layer in which the insulating layers 100 and the diffusion prevention layers 200 are alternately stacked is sandwiched between a pair of substrates 600 and 620.
  • a layer 110 is provided through. Note that the semiconductor device 2 shown in FIG. 14 is inverted upside down from the semiconductor device 1 shown in FIG.
  • the sixth insulating layer 160 and the seventh insulating layer 170 may be made of the same material as the first to fifth insulating layers 110, 120, 130, 140, 150, and the sixth diffusion prevention layer 260 May be made of the same material as the first to fifth diffusion barrier layers 210, 220, 230, 240, 250.
  • Other configurations are the same as those described with reference to FIG.
  • the mechanical strength of the entire semiconductor device 2 is improved by sandwiching the multilayer wiring layer in which the insulating layers 100 and the diffusion prevention layers 200 are alternately stacked between the pair of substrates 600 and 620. Can do.
  • the substrate 620 can be made of any material as long as it can be bonded to the multilayer wiring layer in which the insulating layers 100 and the diffusion prevention layers 200 are alternately stacked.
  • the substrate 620 may be a substrate made of glass such as quartz, resin such as polyimide or polyester, or semiconductor such as silicon (Si).
  • the substrate 600 over which a semiconductor element (not shown) is formed may be thinned using CMP (Chemical Mechanical Polishing) or the like.
  • CMP Chemical Mechanical Polishing
  • Such a semiconductor device 2 can be used as, for example, a back-illuminated imaging device when the semiconductor element provided on the substrate 600 is a color sensor.
  • the through hole 510 only needs to be provided in the insulating layer 100 on either surface of the multilayer wiring layer in which the insulating layers 100 and the diffusion prevention layers 200 are alternately stacked. . That is, the through hole 510 may be provided in the first insulating layer 110 or may be provided in the seventh insulating layer 170. Even in such a case, the semiconductor device 2 can form the air gap 530 in the multilayer wiring layer through the through hole 510 as in the first embodiment.
  • FIGS. 15 to 21 are cross-sectional views illustrating one process of the method for manufacturing the semiconductor device 2 according to the present embodiment.
  • a first insulating layer 110, a first diffusion preventing layer 210, a second insulating layer 120, and a second diffusion preventing layer are formed on a substrate 600 provided with a semiconductor element or the like by a CVD method. 220 are sequentially stacked. A contact plug 610 is formed on the first insulating layer 110, and a first wiring layer 310 is formed on the second insulating layer 120.
  • the first insulating layer 110 is formed on the substrate 600 made of silicon (Si) or the like.
  • the first diffusion prevention layer 210 and the second insulation layer 120 are etched.
  • the first wiring layer 310 can be formed by using a damascene method that is removed and backfilled with copper (Cu) or the like.
  • the first and second insulating layers 110 and 120 may be formed of SiO x or the like that can be easily etched with hydrofluoric acid, and the first and second diffusion prevention layers 210 and 220 may be hydrofluoric acid. It may be formed of SiC or the like having a high etching resistance against.
  • a part of the second diffusion prevention layer 220 is removed by using a photolithography method or the like.
  • the region from which the second diffusion prevention layer 220 has been removed serves as an opening for introducing the etchant into the third insulating layer 130 in the subsequent step of etching the second insulating layer 120 and the third insulating layer 130. Function.
  • the third insulation layer 130, the third diffusion prevention layer 230, the fourth insulation layer 140, the fourth diffusion prevention layer 240, the second diffusion prevention layer 220 are formed on the second diffusion prevention layer 220 by the CVD method.
  • the five insulating layers 150 and the fifth diffusion prevention layer 250 are sequentially stacked.
  • a second wiring layer 320, a third wiring layer 330, a fourth wiring layer 340, a first through via 410, a second through via 420, and a third through via 430 are formed. .
  • the third insulating layer 130 in a predetermined region is removed by etching and backfilled with copper (Cu) or the like.
  • the second wiring layer 320 can be formed.
  • the third wiring layer 330, the fourth wiring layer 340, the first through via 410, the second through via 420, and the third through via 430 can be formed by a similar method.
  • the third to fifth insulating layers 130, 140, and 150 may be formed of SiO x that can be easily etched with hydrofluoric acid, and the third to fifth diffusion prevention layers 230, 240, and 250 You may form with SiC etc. with high etching tolerance with respect to hydrofluoric acid.
  • the sixth insulating layer 160, the sixth diffusion preventing layer 260, and the seventh insulating layer 170 are stacked on the fifth diffusion preventing layer 250 by the CVD method, A substrate 620 is bonded to the surface of the layer 170. Further, after bonding the substrate 620 to the multilayer wiring layer, the substrate 600 may be thinned by CMP or the like.
  • the sixth to seventh insulating layers 160 and 170 may be formed of SiO x or the like that can be easily etched with hydrofluoric acid, and the sixth diffusion prevention layer 260 may be SiC or the like having high etching resistance to hydrofluoric acid. May be formed.
  • the substrate 620 may be a silicon (Si) substrate.
  • the through hole 510 is formed by removing the first insulating layer 110, the first diffusion prevention layer 210, and the substrate 600 in a partial region using etching or the like.
  • a protective film 521 is formed on the substrate 600 and on the inside of the through hole 510.
  • the shape of the opening of the through hole 510 may be a 50 nm to 300 nm square, and a plurality of through holes 510 may be provided.
  • the protective film 521 may be formed with a film thickness of 5 to 30 nm using, for example, SiC having high etching resistance to hydrofluoric acid.
  • the protective film 521 is uniformly (conformally) formed on the substrate 600 and inside the through hole 510.
  • the entire surface of the protective film 521 is etched back to remove the protective film 521 while leaving the protective sidewall 520 inside the through-hole 510, and the substrate 600 and the second insulating layer 120 are removed. To expose.
  • Such full-surface etch back can be realized by performing etching with extremely high vertical anisotropy, for example.
  • the protective side wall 520 and the first to third diffusion prevention layers 210, 220, and 230 are formed of SiC or the like having high etching resistance to hydrofluoric acid, the etching hardly proceeds.
  • the first wiring layer 310, the second wiring layer 320, and the first through via 410 are made of a metal material such as copper (Cu) and have high etching resistance to hydrofluoric acid, so that etching proceeds almost. do not do. Therefore, the region where the gap 530 is formed is controlled by the region sandwiched between the first diffusion prevention layer 210 and the third diffusion prevention layer 230 in the stacking direction of the semiconductor device 2 and in the in-plane direction of the semiconductor device 2. It is controlled by the time when wet etching is performed.
  • the semiconductor device 2 according to the present embodiment can be manufactured.
  • a sealing layer made of an insulating material and blocking the opening of the through hole 510 may be provided on the substrate 600 in order to prevent moisture or the like from entering the gap 530.
  • the gap 530 is formed in the semiconductor device 2 after the substrate 600 is thinned by CMP. According to this, in the semiconductor device 2, since the gap 530 is formed after the CMP process in which mechanical stress is applied, it is possible to suppress the occurrence of cracks or the like in the CMP process.
  • the space between the wiring layers 300 can be made hollow by the air gap 530 provided therein, so that the interwiring capacitance is reduced. be able to. As a result, in the semiconductor device, delay in the wiring can be suppressed, so that high-speed operation and low power consumption can be realized.
  • the gap 530 is not provided in the insulating layer 100 provided on the surface of the multilayer wiring layer, the mechanical strength of the entire semiconductor device can be maintained. Furthermore, in the semiconductor device, since the diffusion preventing layer 200 protruding into the gap 530 does not occur, it is possible to prevent the diffusion preventing layer 200 having low mechanical strength from collapsing.
  • the semiconductor device according to an embodiment of the present disclosure can be used for, for example, a memory device, a logic circuit, an imaging device, or the like by changing a semiconductor element to be mounted.
  • the semiconductor device 2 according to the second embodiment of the present disclosure can be used as a back-illuminated imaging device by mounting a color sensor as a semiconductor element.
  • Insulating layers and diffusion prevention layers are alternately laminated, and a multilayer wiring layer having a wiring layer provided therein, A through hole provided at least one insulating layer penetrating from one surface of the multilayer wiring layer and covered with a protective side wall; Voids provided in at least one insulating layer immediately below the through hole; A semiconductor device comprising: (2) The semiconductor device according to (1), wherein at least a part of the wiring layer is provided inside the gap. (3) The semiconductor device according to (1) or (2), wherein the gap is provided across a plurality of the insulating layers.
  • Insulating layers and diffusion prevention layers are alternately stacked, and a multilayer wiring layer having a wiring layer provided therein, A through hole provided at least one insulating layer penetrating from one surface of the multilayer wiring layer and covered with a protective side wall; Voids provided in at least one insulating layer immediately below the through hole;
  • An imaging apparatus comprising: (12) A pair of substrates that sandwich the multilayer wiring layer in the stacking direction; The imaging device according to (11), wherein the through hole is further provided through one of the substrates.
  • the multilayer wiring layer includes a color sensor inside, The imaging device according to (11) or (12), wherein the surface on the side where the through hole is provided is the surface on the side where the color sensor is provided in the multilayer wiring layer.
  • a method for manufacturing a semiconductor device comprising: (15) The method for manufacturing a semiconductor device according to (15), wherein the gap is formed by wet etching of the insulating layer.

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Abstract

【課題】空隙によって配線間容量が低減されつつ、かつ機械強度および信頼性が維持された半導体装置、撮像装置、および半導体装置の製造方法を提供する。 【解決手段】絶縁層と拡散防止層とが交互に積層され、内部に配線が設けられた多層配線層と、前記多層配線層の一方の表面から少なくとも１つ以上の絶縁層を貫通して設けられ、内側が保護側壁で覆われたスルーホールと、前記スルーホールの直下の少なくとも１つ以上の絶縁層に設けられた空隙と、を備える、半導体装置。

Description

半導体装置、撮像装置、および半導体装置の製造方法
　本開示は、半導体装置、撮像装置、および半導体装置の製造方法に関する。
　近年、半導体装置の微細化に伴い、半導体装置の動作速度を低下させる要因として、配線による信号の遅延が注目されている。具体的には、半導体装置の微細化によって、配線の断面積が小さくなり、配線抵抗が増加するため、配線抵抗と配線間容量との積に比例する遅延（ＲＣ遅延ともいう）が増大している。
　このような配線による信号遅延を低減するために、配線間の層間膜をより低誘電率にすることが検討されている。しかしながら、十分な低誘電率を実現する層間膜材料を見出すには至っていない。
　そこで、配線間の材料を除去し、配線間を比誘電率１の中空層（エアギャップともいう）とすることで、配線間の誘電率をより低減することが検討されている。
　例えば、以下の特許文献１には、配線間の絶縁膜を除去してエアギャップ構造を形成する際に、配線にダメージを与えない構造を設けることが開示されている。
特開２００６－１９４０１号公報
　しかし、特許文献１に開示された技術では、エアギャップが形成された空間に機械強度の低い薄膜が突出するため、突出した薄膜が崩落する可能性があった。また、特許文献１に開示された技術では、配線間の間隔が広い場合、エアギャップによって、半導体装置全体の機械強度が低下するため、半導体装置の信頼性が低下する可能性があった。
　そこで、本開示では、空隙によって配線間容量を低減しつつ、かつ機械強度および信頼性を維持することが可能な、新規かつ改良された半導体装置、撮像装置、および該半導体装置の製造方法を提案する。
　本開示によれば、絶縁層と拡散防止層とが交互に積層され、内部に配線層が設けられた多層配線層と、前記多層配線層の一方の表面から少なくとも１つ以上の絶縁層を貫通して設けられ、内側が保護側壁で覆われたスルーホールと、前記スルーホールの直下の少なくとも１つ以上の絶縁層に設けられた空隙と、を備える、半導体装置が提供される。
　また、本開示によれば、絶縁層と、拡散防止層とが交互に積層され、内部に配線層が設けられた多層配線層と、前記多層配線層の一方の表面から少なくとも１つ以上の絶縁層を貫通して設けられ、内側が保護側壁で覆われたスルーホールと、前記スルーホールの直下の少なくとも１つ以上の絶縁層に設けられた空隙と、を備える、撮像装置が提供される。
　また、本開示によれば、絶縁層と拡散防止層とを交互に積層し、内部に配線層が設けられた多層配線層を形成する工程と、前記多層配線層の一方の表面から少なくとも１つ以上の絶縁層を貫通して、スルーホールを形成する工程と、前記スルーホールの内側に保護側壁を形成する工程と、前記スルーホールの直下の少なくとも１つ以上の絶縁層をエッチングし、空隙を形成する工程と、を含む、半導体装置の製造方法が提供される。
　本開示によれば、半導体装置を構成する多層配線層の表面から２層目以降の絶縁層に空隙を形成することができる。これによれば、半導体装置の機械強度を維持したまま、配線間を比誘電率１の中空とすることができるため、半導体装置の配線間容量を低減することができる。
　以上説明したように本開示によれば、空隙によって配線間容量を低減しつつ、半導体装置の機械強度および信頼性を維持することが可能である。
　なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
本開示の第１の実施形態に係る半導体装置を積層方向に切断した断面図である。 図１で示した半導体装置において、空隙の内側の面に保護層が形成された構成を示した断面図である。 同実施形態に係る半導体装置を積層方向から平面視した平面図である。 同実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 同実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 同実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 同実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 同実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 同実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 同実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 第１の変形例に係る半導体装置を積層方向に切断した断面図である。 第２の変形例に係る半導体装置を積層方向に切断した断面図である。 第３の変形例に係る半導体装置を積層方向に切断した断面図である。 本開示の第２の実施形態に係る半導体装置を積層方向に切断した断面図である。 同実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 同実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 同実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 同実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 同実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 同実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 同実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
　以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
　なお、説明は以下の順序で行うものとする。
　１．第１の実施形態
　　１．１．半導体装置の断面構造
　　１．２．半導体装置の平面構造
　　１．３．半導体装置の製造方法
　　１．４．変形例
　２．第２の実施形態
　　２．１．半導体装置の断面構造
　　２．２．半導体装置の製造方法
　３．まとめ
　＜１．第１の実施形態＞
　（１．１．半導体装置の断面構造）
　まず、図１を参照して、本開示の第１の実施形態に係る半導体装置の断面構造について説明する。図１は、本実施形態に係る半導体装置１を積層方向に切断した断面図である。なお、図１は、本実施形態に係る半導体装置１の断面の一部を示したものであり、半導体装置１は、図示しない範囲にも面内方向に延伸していることは言うまでもない。
　図１に示すように、半導体装置１は、基板６００と、第１～第５絶縁層１１０、１２０、１３０、１４０、１５０、および第１～第５拡散防止層２１０、２２０、２３０、２４０、２５０を交互に積層した多層配線層と、を備える。また、基板６００には、半導体素子（図示せず）が設けられ、第２～第５絶縁層１２０、１３０、１４０、１５０には、それぞれ第１～第４配線層３１０、３２０、３３０、３４０が設けられる。なお、半導体素子は、コンタクトプラグ６１０によって第１配線層３１０と導通され、第１～第４配線層３１０、３２０、３３０、３４０は、互いに第１～第３貫通ビア４１０、４２０、４３０によって導通されている。
　以下では、第１～第５絶縁層１１０、１２０、１３０、１４０、１５０をまとめて絶縁層１００とも称し、第１～第５拡散防止層２１０、２２０、２３０、２４０、２５０をまとめて拡散防止層２００とも称する。また、第１～第４配線層３１０、３２０、３３０、３４０をまとめて配線層３００とも称し、第１～第３貫通ビア４１０、４２０、４３０をまとめて貫通ビア４００とも称する。
　すなわち、半導体装置１は、配線層３００および貫通ビア４００を含む絶縁層１００と、拡散防止層２００とを交互に積層した多層配線層を含む。
　なお、図１では、半導体装置１は、第１～第５絶縁層１１０、１２０、１３０、１４０、１５０と、第１～第５拡散防止層２１０、２２０、２３０、２４０、２５０とが交互に積層された５層構造の構成を示したが、本開示に係る技術は、かかる例示に限定されない。例えば、半導体装置１は、３層または４層の多層配線層を含んでもよく、６層以上の多層配線層を含んでもよい。
　絶縁層１００は、配線層３００を互いに電気的に絶縁し、半導体装置１を構成する主要な層形成材である。絶縁層１００は、比較的エッチングが容易な（具体的には、後述する拡散防止層２００よりもエッチングが容易な）絶縁材料で構成され、例えば、ＳｉＯｘ等の絶縁材料で構成されてもよい。
　拡散防止層２００は、絶縁層１００の各層を挟持するように設けられ、配線層３００を構成する金属原子の表面拡散を抑制し、かつ上層の部材を加工する際のストッパーとなる。拡散防止層２００は、具体的には、絶縁層１００よりもエッチング耐性（例えば、フッ素化合物に対するエッチング耐性）が高い絶縁材料で構成され、例えば、ＳｉＮｘ、ＳｉＣＮ、ＳｉＯＮ、ＳｉＣ等の絶縁材料で構成されてもよい。
　配線層３００は、半導体装置１に設けられた各素子の間で電流または電圧を伝達する。配線層３００は、導電性の金属材料で構成され、例えば、銅（Ｃｕ）、タングステン（Ｗ）もしくはアルミニウム（Ａｌ）、またはこれらの金属を含む合金などで構成されてもよい。また、図示しないが、配線層３００の表面には、バリア性が高い金属によってバリアメタル層が形成されていてもよい、バリアメタル層は、例えば、タンタル（Ｔａ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、もしくはマンガン（Ｍｎ）等の金属、またはこれらの金属の窒化物または酸化物にて構成することができる。
　貫通ビア４００は、異なる絶縁層１００に設けられた配線層３００同士を電気的に接続する。具体的には、第１貫通ビア４１０は、第１配線層３１０と、第２配線層３２０とを接続し、第２貫通ビア４２０は、第２配線層３２０と、第３配線層３３０とを接続し、第３貫通ビア４３０は、第３配線層３３０と、第４配線層３４０とを接続する。貫通ビア４００は、配線層３００と同様に導電性の金属材料で構成され、例えば、銅（Ｃｕ）、タングステン（Ｗ）もしくはアルミニウム（Ａｌ）、またはこれらの金属を含む合金などで構成されてもよい。また、貫通ビア４００の表面には、配線層３００と同様にバリアメタル層が形成されていてもよい。
　基板６００は、各種半導体からなる基板であり、例えば、多結晶、単結晶またはアモルファスのシリコン（Ｓｉ）からなる基板であってもよい。また、基板６００には、半導体装置１の機能を実現する半導体素子が設けられる。基板６００に設けられる半導体素子としては、例えば、メモリ素子、カラーセンサ、またはトランジスタ等を含むロジック回路などを例示することができる。
　コンタクトプラグ６１０は、基板６００に設けられた半導体素子等の電極または配線と、第１配線層３１０とを電気的に接続する。コンタクトプラグ６１０は、貫通ビア４００と同様の金属材料で構成されてもよく、例えば、銅（Ｃｕ）、タングステン（Ｗ）もしくはアルミニウム（Ａｌ）、またはこれらの金属を含む合金などで構成されてもよい。
　また、図１に示すように、半導体装置１には、第５拡散防止層２５０、第５絶縁層１５０、第４拡散防止層２４０を貫通し、内部が保護側壁５２０で覆われたスルーホール５１０が設けられる。スルーホール５１０は、第３絶縁層１３０および第４絶縁層１４０に設けられた空隙５３０と、外部空間とを連通する。
　なお、図１では図示しないが、第５拡散防止層２５０の上には、スルーホール５１０による開口を塞ぐ封止層が設けられてもよい。封止層は、例えば、ＳｉＯｘ、ＳｉＮｘ、ＳｉＣＮ、ＳｉＯＮ、またはＳｉＣ等の任意の絶縁材料で構成され、スルーホール５１０および空隙５３０への水分等の侵入を防止する。
　スルーホール５１０は、半導体装置１のいずれか一方の表面に設けられた絶縁層１００、および該絶縁層１００を挟持する拡散防止層２００を貫通して設けられる。具体的には、スルーホール５１０は、第５絶縁層１５０と、第５絶縁層１５０を挟持する第４拡散防止層２４０および第５拡散防止層２５０とを貫通して設けられる。スルーホール５１０の開口の形状は、例えば、少なくとも一辺が５０ｎｍ～３００ｎｍの略四角形形状であってもよく、直径が５０ｎｍ～３００ｎｍの略円形状であってもよい。
　保護側壁５２０は、スルーホール５１０の内側に設けられ、スルーホール５１０によって露出した第５絶縁層１５０の側面を保護する。保護側壁５２０は、例えば、絶縁層１００よりもエッチング耐性（例えば、フッ素化合物に対するエッチング耐性）が高い絶縁材料で構成され、例えば、ＳｉＮｘ、ＳｉＣＮ、ＳｉＯＮ、ＳｉＯＣ、ＳｉＣ等の絶縁材料で構成されてもよい。
　保護側壁５２０は、空隙５３０を形成する際に、第５絶縁層１５０がエッチングされないように保護する機能を果たす。具体的には、空隙５３０は、スルーホール５１０を介してエッチング液を導入し、第３絶縁層１３０および第４絶縁層１４０をウェットエッチングすることで形成される。このとき、保護側壁５２０は、エッチング液によって第５絶縁層１５０がウェットエッチングされることを防止する。したがって、内側が保護側壁５２０で覆われたスルーホール５１０を用いることで、半導体装置１では、多層配線層の２層目以降の内部に設けられた絶縁層１００に空隙５３０を形成することができる。なお、保護側壁５２０は、例えば、５ｎｍ～３０ｎｍの薄膜であってもよい。
　空隙５３０は、半導体装置１の多層配線層の２層目以降の絶縁層１００（すなわち、多層配線層の内部）に設けられ、配線層３００の間の空間を比誘電率が１である中空にする。これにより、空隙５３０は、配線層３００の間の配線間容量を低減させることができる。具体的には、空隙５３０は、第３絶縁層１３０および第４絶縁層１４０に設けられ、第３配線層３３０および第２配線層３２０の間の空間を中空にすることで、配線間容量を低減させることができる。
　なお、空隙５３０は、半導体装置１の多層配線層の表面の絶縁層１００には設けられない。具体的には、空隙５３０は、多層配線層の表面の第１絶縁層１１０および第５絶縁層１５０には設けられない。これにより、半導体装置１では、空隙５３０が形成されるものの、全体での機械強度を維持することができる。
　空隙５３０は、例えば、ウェットエッチング法を用いて、スルーホール５１０を介してエッチング液を導入し、第３絶縁層１３０および第４絶縁層１４０をエッチングすることで形成することができる。
　このとき、空隙５３０が形成される領域は、多層配線層の積層方向では、拡散防止層２００で囲われた領域に制限される。これは、拡散防止層２００は、絶縁層１００よりもエッチング耐性が高いため、エッチングが進行しにくいためである。したがって、十分にエッチングを行った場合、空隙５３０は、第３絶縁層１３０および第４絶縁層１４０の上下に存在する第２拡散防止層２２０および第４拡散防止層２４０を露出させることになる。
　また、空隙５３０が形成される領域は、多層配線層の面内方向では、エッチングを行う時間の長さによって制御される。すなわち、空隙５３０は、エッチング液が導入されたスルーホール５１０の直下から等方的に広がった領域に形成され、領域の広さはエッチング時間によって制御される。
　なお、絶縁層１００をエッチングする条件では、貫通ビア４００または配線層３００はエッチングされない。したがって、空隙５３０が形成される領域に貫通ビア４００または配線層３００が存在する場合、貫通ビア４００または配線層３００は、空隙５３０の内部にそのまま残存することになる。また、貫通ビア４００または配線層３００によって、絶縁層１００が空間的に仕切られている場合、貫通ビア４００または配線層３００によって仕切られた反対側の空間には、エッチング液が侵入しない。このような場合、空隙５３０が形成される領域は、貫通ビア４００または配線層３００によって制限される。
　空隙５３０が複数の絶縁層１００に設けられる場合、該複数の絶縁層１００の間の拡散防止層２００の一部は、あらかじめ除去され、開口が形成される。具体的には、空隙５３０が第３絶縁層１３０および第４絶縁層１４０に設けられる場合、スルーホール５１０の近傍の第３拡散防止層２３０の一部は、あらかじめ除去され、開口が形成される。これにより、空隙５３０の形成のためにエッチングを行った際に、エッチング液が第４絶縁層１４０から第３絶縁層１３０まで拡散することが可能となるため、第３絶縁層１３０および第４絶縁層１４０の複数層に亘って空隙５３０を形成することができる。
　また、このとき、拡散防止層２００では、空隙５３０に対して突出しており、かつ配線層３００の上に形成されていない領域が形成されないように開口が形成される。これによれば、空隙５３０が形成された後に、空隙５３０に突出する拡散防止層２００が崩落することを防止することができる。
　なお、図１では、スルーホール５１０が１つのみ形成された場合を示したが、本開示に係る技術は、上記例示に限定されない。例えば、スルーホール５１０は、複数形成されてもよい。このような場合、複数のスルーホール５１０は、同一の空隙５３０を形成してもよく、それぞれ別の空隙５３０を形成してもよい。
　また、図２に示すように、空隙５３０によって露出した面には、保護層５４０が形成されてもよい。図２は、図１で示した半導体装置１において、空隙５３０の内側の面に保護層５４０が形成された構成を示した断面図である。
　図２に示すように、空隙５３０によって露出した絶縁層１００、拡散防止層２００、配線層３００、および貫通ビア４００の各面には、保護層５４０が形成されてもよい。
　保護層５４０は、例えば、任意の絶縁材料で構成され、例えば、ＳｉＯｘ、ＳｉＮｘ、ＳｉＣＮ、ＳｉＯＮ、ＳｉＯＣ、またはＳｉＣ等の絶縁材料で構成されてもよい。また、保護層５４０の膜厚は、例えば、２ｎｍ～５０ｎｍであってもよい。保護層５４０は、配線層３００および貫通ビア４００において、エレクトロマイグレーションおよび経時的絶縁破壊（Ｔｉｍｅ　Ｄｅｐｅｎｄａｎｔ　Ｄｉｅｌｅｃｔｒｉｃ　Ｂｒｅａｋｄｏｗｎ：ＴＤＤＢ）を防止することで、配線信頼性を向上させることができる。このような保護層５４０は、例えば、スルーホール５１０を介して空隙５３０の内部に原料ガスを導入し、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｏｎ）法を行うことで形成することができる。
　以上にて説明した半導体装置１によれば、空隙５３０によって配線層３００の間を中空とすることができるため、配線間容量を低減することができる。したがって、半導体装置１では、配線における遅延を抑制することで、動作の高速化、および低消費電力化を実現することができる。
　また、半導体装置１では、多層配線層の表面に設けられた絶縁層１００（すなわち、第１絶縁層１１０および第５絶縁層１５０）に空隙５３０が設けられないため、半導体装置１全体での機械強度を維持することができる。さらに、半導体装置１では、空隙５３０に突出する拡散防止層２００が生じないため、機械強度が低い拡散防止層２００が崩落することを防止することができる。
　（１．２．半導体装置の平面配置）
　続いて、図３を参照して、本実施形態に係る半導体装置１の各構成の平面配置の一例について説明する。図３は、本実施形態に係る半導体装置１を積層方向から平面視した平面図である。
　なお、図３では、第２～４配線層３２０、３３０、３４０、スルーホール５１０、および第３拡散防止層２３０に形成された開口２３１の平面配置のみを示し、他の構成の図示は省略した。また、図３で示した平面配置は、一例であって、本実施形態に係る半導体装置１の各構成の平面配置がこれに限定されるものではない。
　図３に示すように、第２～４配線層３２０、３３０、３４０は、互いに異なる絶縁層１００に形成されているため、互いに一部領域が重なって形成される。また、第２～４配線層３２０、３３０、３４０が互いに重なった一部領域には、例えば、第１貫通ビア４１０、および第２貫通ビア４２０が形成されてもよい。
　スルーホール５１０は、第３配線層３３０および第４配線層３４０と干渉しないように、第３配線層３３０および第４配線層３４０と重ならない領域に形成される。スルーホール５１０の開口の形状は、例えば、少なくとも一辺が５０ｎｍ～３００ｎｍである略四角形形状であってもよい。また、スルーホール５１０は、１つの空隙５３０に対して１つのみ設けられていてもよく、１つの空隙５３０に対して複数設けられてもよい。さらに、スルーホール５１０は、配線間容量を低減したい領域に設けられてもよい。
　空隙５３０は、図示しないが、第２～４配線層３２０、３３０、３４０が形成されていない領域に形成されている。
　第３拡散防止層２３０に形成された開口２３１は、第２配線層３２０が形成された領域を避けた領域に形成される。これは、第２配線層３２０の上には第３拡散防止層２３０が形成されているため、開口２３１を形成することで第２配線層３２０を崩落させないようにするためである。また、開口２３１は、スルーホール５１０が形成された領域を含む領域に形成されてもよく、スルーホール５１０が形成された領域を含まない領域に形成されてもよい。なお、第３拡散防止層２３０に形成された開口２３１の形状は、一辺が５０ｎｍ～５００ｎｍの任意の多角形形状であってもよい。
　（１．３．半導体装置の製造方法）
　次に、図４～図１０を参照して、本実施形態に係る半導体装置１の製造方法について説明する。図４～図１０は、本実施形態に係る半導体装置１の製造方法の一工程を示す断面図である。
　まず、図４に示すように、半導体素子等が設けられた基板６００の上に、ＣＶＤ法によって第１絶縁層１１０、第１拡散防止層２１０、第２絶縁層１２０、第２拡散防止層２２０、第３絶縁層１３０、および第３拡散防止層２３０が順次積層される。また、各絶縁層１００には、それぞれコンタクトプラグ６１０、第１配線層３１０、第２配線層３２０、および第１貫通ビア４１０が形成される。
　具体的には、まず、シリコン（Ｓｉ）等からなる基板６００の上に第１絶縁層１１０を形成する。次に、第１絶縁層１１０の上に、第１拡散防止層２１０、および第２絶縁層１２０を形成した後、所定の領域の第１拡散防止層２１０、および第２絶縁層１２０をエッチングによって除去し、銅（Ｃｕ）などで埋め戻すダマシン法を用いることで、第１配線層３１０を形成することができる。また、同様の方法によって、第２配線層３２０、および第１貫通ビア４１０を形成することができる。
　なお、第１～第３絶縁層１１０、１２０、１３０は、フッ化水素酸によるエッチングが容易なＳｉＯｘ等で形成されてもよく、第１～第３拡散防止層２１０、２２０、２３０は、フッ化水素酸に対するエッチング耐性が高いＳｉＣ等で形成されてもよい。
　次に、図５に示すように、フォトリソグラフィ法等を用いて、第３拡散防止層２３０の一部が除去される。このとき、第３拡散防止層２３０が除去された領域は、後段の第２絶縁層１２０および第３絶縁層１３０をエッチングする工程において、エッチング液を第２絶縁層１２０に導入するための開口として機能する。
　続いて、図６に示すように、第３拡散防止層２３０の上に、ＣＶＤ法によって第４絶縁層１４０、第４拡散防止層２４０、第５絶縁層１５０、および第５拡散防止層２５０が順次積層される。また、各絶縁層１００には、それぞれ第３配線層３３０、第４配線層３４０、第２貫通ビア４２０、および第３貫通ビア４３０が形成される。
　具体的には、第３拡散防止層２３０の上に、第４絶縁層１４０を形成した後、所定の領域の第４絶縁層１４０をエッチングによって除去し、銅（Ｃｕ）などで埋め戻すダマシン法を用いることで、第３配線層３３０を形成することができる。また、同様の方法によって、第４配線層３４０、第２貫通ビア４２０、および第３貫通ビア４３０を形成することができる。なお、第４～第５絶縁層１４０、１５０は、フッ化水素酸によるエッチングが容易なＳｉＯｘ等で形成されてもよく、第４～第５拡散防止層２４０、２５０は、フッ化水素酸に対するエッチング耐性が高いＳｉＣ等で形成されてもよい。
　次に、図７に示すように、第５拡散防止層２５０の上にバリア層５１１を形成した後、エッチング等を用いて、一部領域の第５絶縁層１５０、第４拡散防止層２４０、および第５拡散防止層２５０を除去することで、スルーホール５１０が形成される。バリア層５１１は、第５拡散防止層２５０を保護する機能を果たし、例えば、１００ｎｍ程度のＳｉＯ２で構成されてもよい。また、スルーホール５１０が形成される領域は、例えば、第３配線層３３０および第４配線層３４０が形成されていない領域であり、スルーホール５１０の開口の形状は、５０ｎｍ～３００ｎｍ四方の正方形であってもよい。なお、スルーホール５１０は、複数設けられていてもよい。
　続いて、図８に示すように、ＡＬＤ法を用いて、バリア層５１１の上、およびスルーホール５１０の内側に保護膜５２１が形成される。保護膜５２１は、例えば、フッ化水素酸に対するエッチング耐性が高いＳｉＣ等にて、５ｎｍ～３０ｎｍの膜厚で形成されてもよい。ここで、保護膜５２１は、ＡＬＤ法を用いて成膜されるため、バリア層５１１の上、およびスルーホール５１０の内側に一様に（コンフォーマルに）形成される。
　次に、図９に示すように、保護膜５２１を全面エッチバックすることによって、スルーホール５１０の内側に保護側壁５２０を残しつつ、保護膜５２１を除去し、バリア層５１１および第４絶縁層１４０を露出させる。このような全面エッチバックは、例えば、垂直異方性が極めて高いエッチングを行うことで実現することが可能である。このとき、第５拡散防止層２５０の上には、バリア層５１１が設けられているため、全面エッチバックによって、第５拡散防止層２５０が損傷を受けることを防止することができる。
　続いて、図１０に示すように、スルーホール５１０を介して、希フッ化水素酸を第２絶縁層１２０および第３絶縁層１３０に導入し、ウェットエッチングを行うことで、空隙５３０が形成される。なお、このとき、希フッ化水素酸を用いたウェットエッチングによって、バリア層５１１が除去される。
　このとき、保護側壁５２０、第２～第４拡散防止層２２０、２３０、２４０は、フッ化水素酸へのエッチング耐性が高いＳｉＣ等で形成されているため、ほとんどエッチングが進行しない。また、第２配線層３２０、第３配線層３３０、第１貫通ビア４１０、および第２貫通ビア４２０は、銅（Ｃｕ）などの金属材料で構成され、フッ化水素酸へのエッチング耐性が高いため、ほとんどエッチングが進行しない。したがって、空隙５３０が形成される領域は、半導体装置１の積層方向では、第２拡散防止層２２０および第４拡散防止層２４０にて挟持された領域に制御され、半導体装置１の面内方向では、ウェットエッチングが行われた時間によって制御される。
　これにより、希フッ化水素酸を用いたウェットエッチングにて、第２絶縁層１２０および第３絶縁層１３０だけをエッチングし、空隙５３０を形成することが可能となる。なお、第３拡散防止層２３０は、第２配線層３２０が形成された領域を端部とする領域に形成されており、空隙５３０に突出していないため、第３拡散防止層２３０が崩落することを防止することができる。
　以上の工程を経ることにより、本実施形態に係る半導体装置１を製造することができる。なお、空隙５３０への水分等の侵入を防ぐために、第５拡散防止層２５０の上には、絶縁材料で構成され、スルーホール５１０の開口を塞ぐ封止層が設けられてもよい。
　上記の製造方法では、エッチングにフッ化水素酸を用い、フッ化水素酸に対してエッチングが容易な材料として絶縁層１００にＳｉＯｘを用い、フッ化水素酸に対してエッチング耐性が高い材料として拡散防止層２００にＳｉＣを用いた。しかしながら、本開示に係る技術は上記例示に限定されない。絶縁層１００および拡散防止層２００に用いる材料の組み合わせは、エッチング選択比が十分に確保できれば、任意の組み合わせを採用することが可能である。また、エッチングに用いるエッチング液も絶縁層１００および拡散防止層２００に合わせて適宜選択することが可能である。
　（１．４．変形例）
　ここで、図１１～図１３を参照して、本実施形態に係る半導体装置１の変形例について説明する。図１１は、本実施形態の第１の変形例に係る半導体装置１Ａを積層方向に切断した断面図であり、図１２は、本実施形態の第２の変形例に係る半導体装置１Ｂを積層方向に切断した断面図であり、図１３は、本実施形態の第３の変形例に係る半導体装置１Ｃを積層方向に切断した断面図である。なお、図１１～図１３は、半導体装置の断面の一部を示したものであり、半導体装置は、図示しない範囲にも面内方向に延伸していることは言うまでもない。
　（第１の変形例）
　まず、図１１を参照して、本実施形態の第１の変形例に係る半導体装置１Ａについて説明する。
　図１１で示すように、半導体装置１Ａは、絶縁層１００および拡散防止層２００が交互に６層積層された多層配線層を備え、空隙５３０Ａが第５絶縁層１５０に形成される点が図１で示した半導体装置１と異なる。ここで、第６絶縁層１６０は、第１～第５絶縁層１１０、１２０、１３０、１４０、１５０と同様の材料で構成されてもよく、第６拡散防止層２６０は、第１～第５拡散防止層２１０、２２０、２３０、２４０、２５０と同様の材料で構成されてもよい。また、その他の構成については、図１を参照して説明したとおりであるため、ここでの説明は省略する。
　第１の変形例に係る半導体装置１Ａで示すように、空隙５３０Ａは、１層の絶縁層１００（すなわち、第５絶縁層１５０）にのみ形成されてもよい。このとき、第５絶縁層１５０の下に設けられた第４拡散防止層２４０には、エッチングによって開口が形成されないため、エッチング液が第４絶縁層１４０に浸入せず、第４絶縁層１４０には、空隙５３０Ａが形成されない。第１の変形例に係る半導体装置１Ａでは、空隙５３０Ａが形成される空間が減少するため、半導体装置１Ａ全体の機械強度を向上させることができる。
　また、第１の変形例に係る半導体装置１Ａは、絶縁層１００および拡散防止層２００を交互に６層積層した多層配線層で構成されてもよく、絶縁層１００および拡散防止層２００を交互に７層以上積層した多層配線層で構成されてもよい。本開示に係る技術において、空隙５３０を多層配線層の内部に形成するためには、半導体装置１を構成する多層配線層の積層数は、少なくとも３以上であればよく、上限は、特に限定されない。
　（第２の変形例）
　続いて、図１２を参照して、本実施形態の第２の変形例に係る半導体装置１Ｂについて説明する。
　図１２で示すように、半導体装置１Ｂは、スルーホール５１０Ｂが第４～第５絶縁層１４０、１５０、および第３～第５拡散防止層２３０、２４０、２５０を貫通して形成される点が図１で示した半導体装置１と異なる。したがって、半導体装置１Ｂでは、空隙５３０が第２絶縁層１２０および第３絶縁層１３０に形成される。なお、半導体装置１Ｂの各構成については、図１を参照して説明したとおりであるため、ここでの説明は省略する。
　第２の変形例に係る半導体装置１Ｂに示すように、スルーホール５１０Ｂは、複数の絶縁層１００（すなわち、第４絶縁層１４０、および第５絶縁層１５０）を貫通して設けられていてもよい。このとき、第２拡散防止層２２０には、開口が形成されており、空隙５３０を形成するエッチング液が第３絶縁層１３０から第２絶縁層１２０に浸入するため、空隙５３０が第２絶縁層１２０および第３絶縁層１３０に形成される。第２の変形例に係る半導体装置１Ｂでは、多層配線層の表面から３層以降に空隙５３０を形成するため、半導体装置１Ｂ全体の機械強度を向上させることができる。
　また、第２の変形例に係る半導体装置１Ｂでは、スルーホール５１０Ｂは、さらに３層以上の絶縁層１００を貫通して設けられてもよい。ただし、スルーホール５１０Ｂは、アスペクト比が高くなるほど形成が困難になるため、スルーホール５１０Ｂが貫通する絶縁層１００の数は、例えば、４層以下であってもよい。
　（第３の変形例）
　次に、図１３を参照して、本実施形態の第３の変形例に係る半導体装置１Ｃについて説明する。
　図１３で示すように、半導体装置１Ｃは、空隙５３０Ｃが第２～第４絶縁層１２０、１３０、１４０に形成される点が図１で示した半導体装置１と異なる。なお、半導体装置１Ｃの各構成については、図１を参照して説明したとおりであるため、ここでの説明は省略する。
　第２の変形例に係る半導体装置１Ｂに示すように、空隙５３０Ｃは、半導体装置１Ｃを構成する多層配線層の表面の絶縁層１００（すなわち、第１絶縁層１１０および第５絶縁層１５０）以外であれば、さらに３層以上の絶縁層１００に亘って形成されてもよい。このとき、第２拡散防止層２２０および第３拡散防止層２３０には、エッチングによって開口が形成されるため、エッチング液が第２絶縁層１２０および第３絶縁層１３０に浸入し、第２絶縁層１２０から第４絶縁層１４０にかけて空隙５３０Ｃが形成される。第３の変形例に係る半導体装置１Ｃでは、より多くの絶縁層１００に空隙５３０Ｃを形成することができるため、配線間の配線間容量をさらに低減することで、信号遅延をより抑制し、かつ消費電力をより削減することができる。
　また、第３の変形例に係る半導体装置１Ｃでは、空隙５３０Ｃは、さらに複数の絶縁層１００に設けられてもよい。ただし、空隙５３０Ｃが形成される空間が増大するほど、半導体装置１Ｃ全体の機械強度が低下する可能性があるため、空隙５３０Ｃが形成される絶縁層１００の数は、例えば、５層以下としてもよい。
　＜２．第２の実施形態＞
　（２．１．半導体装置の断面構造）
　次に、図１４を参照して、本開示の第２の実施形態に係る半導体装置の断面構造について説明する。図１４は，本実施形態に係る半導体装置２を積層方向に切断した断面図である。なお、図１４は、半導体装置２の断面の一部を示したものであり、半導体装置２は、図示しない範囲にも面内方向に延伸していることは言うまでもない。
　図１４に示すように、半導体装置２では、絶縁層１００および拡散防止層２００を交互に積層した多層配線層が一対の基板６００、６２０に挟持され、スルーホール５１０は、基板６００および第１絶縁層１１０を貫通して設けられる。なお、図１４で示す半導体装置２は、図１で示す半導体装置１とは上下が反転している。
　ここで、第６絶縁層１６０、および第７絶縁層１７０は、第１～第５絶縁層１１０、１２０、１３０、１４０、１５０と同様の材料で構成されてもよく、第６拡散防止層２６０は、第１～第５拡散防止層２１０、２２０、２３０、２４０、２５０と同様の材料で構成されてもよい。また、その他の構成については、図１を参照して説明したとおりであるため、ここでの説明は省略する。
　本実施形態に係る半導体装置２では、絶縁層１００および拡散防止層２００を交互に積層した多層配線層を一対の基板６００、６２０で挟持することにより、半導体装置２全体の機械強度を向上させることができる。
　基板６２０は、絶縁層１００および拡散防止層２００を交互に積層した多層配線層に接合することが可能であれば、いかなる材質の基板も使用可能である。基板６２０は、例えば、石英などのガラス、ポリイミドもしくはポリエステルなどの樹脂、またはシリコン（Ｓｉ）等の半導体で構成された基板であってもよい。
　また、半導体素子（図示せず）が形成された基板６００は、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）等を用いて薄膜化されていてもよい。このような半導体装置２は、基板６００に設けられた半導体素子がカラーセンサである場合、例えば、裏面照射型の撮像装置として用いることが可能である。
　本実施形態に係る半導体装置２で示すように、スルーホール５１０は、絶縁層１００および拡散防止層２００を交互に積層した多層配線層のいずれかの表面の絶縁層１００に設けられていればよい。すなわち、スルーホール５１０は、第１絶縁層１１０に設けられていてもよく、第７絶縁層１７０に設けられていてもよい。このような場合でも、半導体装置２は、第１の実施形態と同様にスルーホール５１０を介して、多層配線層の内部に空隙５３０を形成することが可能である。
　（２．２．半導体装置の製造方法）
　続いて、図１５～図２１を参照して、本実施形態に係る半導体装置２の製造方法について説明する。図１５～図２１は、本実施形態に係る半導体装置２の製造方法の一工程を示す断面図である。
　まず、図１５に示すように、半導体素子等が設けられた基板６００の上に、ＣＶＤ法によって第１絶縁層１１０、第１拡散防止層２１０、第２絶縁層１２０、および第２拡散防止層２２０が順次積層される。また、第１絶縁層１１０には、コンタクトプラグ６１０が形成され、第２絶縁層１２０には、第１配線層３１０が形成される。
　具体的には、まず、シリコン（Ｓｉ）等からなる基板６００の上に第１絶縁層１１０を形成する。次に、第１絶縁層１１０の上に、第１拡散防止層２１０、および第２絶縁層１２０を形成した後、所定の領域の第１拡散防止層２１０、および第２絶縁層１２０をエッチングによって除去し、銅（Ｃｕ）などで埋め戻すダマシン法を用いることで、第１配線層３１０を形成することができる。
　なお、第１～第２絶縁層１１０、１２０は、フッ化水素酸によるエッチングが容易なＳｉＯｘ等で形成されてもよく、第１～第２拡散防止層２１０、２２０は、フッ化水素酸に対するエッチング耐性が高いＳｉＣ等で形成されてもよい。
　次に、図１６に示すように、フォトリソグラフィ法等を用いて、第２拡散防止層２２０の一部が除去される。このとき、第２拡散防止層２２０が除去された領域は、後段の第２絶縁層１２０および第３絶縁層１３０をエッチングする工程において、エッチング液を第３絶縁層１３０に導入するための開口として機能する。
　続いて、図１７に示すように、第２拡散防止層２２０の上に、ＣＶＤ法によって第３絶縁層１３０、第３拡散防止層２３０、第４絶縁層１４０、第４拡散防止層２４０、第５絶縁層１５０、および第５拡散防止層２５０が順次積層される。また、各絶縁層１００には、それぞれ第２配線層３２０、第３配線層３３０、第４配線層３４０、第１貫通ビア４１０、第２貫通ビア４２０、および第３貫通ビア４３０が形成される。
　具体的には、第２拡散防止層２２０の上に、第３絶縁層１３０を形成した後、所定の領域の第３絶縁層１３０をエッチングによって除去し、銅（Ｃｕ）などで埋め戻すダマシン法を用いることで、第２配線層３２０を形成することができる。また、同様の方法によって、第３配線層３３０、第４配線層３４０、第１貫通ビア４１０、第２貫通ビア４２０、および第３貫通ビア４３０を形成することができる。なお、第３～第５絶縁層１３０、１４０、１５０は、フッ化水素酸によるエッチングが容易なＳｉＯｘ等で形成されてもよく、第３～第５拡散防止層２３０、２４０、２５０は、フッ化水素酸に対するエッチング耐性が高いＳｉＣ等で形成されてもよい。
　次に、図１８に示すように、第５拡散防止層２５０の上に、ＣＶＤ法によって第６絶縁層１６０、第６拡散防止層２６０、および第７絶縁層１７０を積層した後、第７絶縁層１７０の表面に、基板６２０が接合される。また、多層配線層に基板６２０を接合した後、基板６００は、ＣＭＰ等によって薄膜化されてもよい。
　第６～第７絶縁層１６０、１７０は、フッ化水素酸によるエッチングが容易なＳｉＯｘ等で形成されてもよく、第６拡散防止層２６０は、フッ化水素酸に対するエッチング耐性が高いＳｉＣ等で形成されてもよい。また、基板６２０は、シリコン（Ｓｉ）基板であってもよい。
　続いて、図１９に示すように、エッチング等を用いて、一部領域の第１絶縁層１１０、第１拡散防止層２１０、および基板６００を除去することで、スルーホール５１０が形成される。また、基板６００の上、およびスルーホール５１０の内側に保護膜５２１が形成される。スルーホール５１０の開口の形状は、５０ｎｍ～３００ｎｍ四方の正方形であってもよく、スルーホール５１０は、複数設けられていてもよい。保護膜５２１は、例えば、フッ化水素酸に対するエッチング耐性が高いＳｉＣ等にて、５ｎｍ～３０ｎｍの膜厚で形成されてもよい。ここで、保護膜５２１は、ＡＬＤ法を用いて成膜されるため、基板６００の上、およびスルーホール５１０の内側に一様に（コンフォーマルに）形成される。
　次に、図２０に示すように、保護膜５２１を全面エッチバックすることによって、スルーホール５１０の内側に保護側壁５２０を残しつつ、保護膜５２１を除去し、基板６００、および第２絶縁層１２０を露出させる。このような全面エッチバックは、例えば、垂直異方性が極めて高いエッチングを行うことで実現することが可能である。
　続いて、図２１に示すように、スルーホール５１０を介して、希フッ化水素酸を第２絶縁層１２０および第３絶縁層１３０に導入し、ウェットエッチングを行うことで、空隙５３０が形成される。
　このとき、保護側壁５２０、第１～第３拡散防止層２１０、２２０、２３０は、フッ化水素酸へのエッチング耐性が高いＳｉＣ等で形成されているため、ほとんどエッチングが進行しない。また、第１配線層３１０、第２配線層３２０、および第１貫通ビア４１０は、銅（Ｃｕ）などの金属材料で構成され、フッ化水素酸へのエッチング耐性が高いため、ほとんどエッチングが進行しない。したがって、空隙５３０が形成される領域は、半導体装置２の積層方向では、第１拡散防止層２１０および第３拡散防止層２３０にて挟持された領域に制御され、半導体装置２の面内方向では、ウェットエッチングが行われた時間によって制御される。
　以上の工程を経ることにより、本実施形態に係る半導体装置２を製造することができる。なお、空隙５３０への水分等の侵入を防ぐために、基板６００の上には、絶縁材料で構成され、スルーホール５１０の開口を塞ぐ封止層が設けられてもよい。
　本実施形態に係る半導体装置２の製造方法では、ＣＭＰによる基板６００の薄膜化を行った後に、半導体装置２の内部に空隙５３０が形成される。これによれば、半導体装置２では、機械的なストレスが加えられるＣＭＰ工程の後に、空隙５３０が形成されるため、ＣＭＰ工程においてクラック等が発生することを抑制することができる。
　＜３．まとめ＞
　以上にて説明したように、本開示の一実施形態に係る半導体装置によれば、内部に設けられた空隙５３０によって配線層３００の間を中空とすることができるため、配線間容量を低減することができる。これにより、半導体装置では、配線における遅延を抑制することができるため、動作の高速化、および低消費電力化を実現することができる。
　また、半導体装置では、多層配線層の表面に設けられた絶縁層１００に空隙５３０が設けられないため、半導体装置全体での機械強度を維持することができる。さらに、半導体装置では、空隙５３０に突出する拡散防止層２００が生じないため、機械強度が低い拡散防止層２００が崩落することを防止することができる。
　本開示の一実施形態に係る半導体装置は、搭載する半導体素子を変更することで、例えば、メモリ装置、ロジック回路、または撮像装置などに用いることが可能である。特に、本開示の第２の実施形態に係る半導体装置２は、半導体素子としてカラーセンサを搭載することで、裏面照射型の撮像装置として用いることが可能である。
　以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
　また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
　なお、以下のような構成も本開示の技術的範囲に属する。
（１）
　絶縁層と拡散防止層とが交互に積層され、内部に配線層が設けられた多層配線層と、
　前記多層配線層の一方の表面から少なくとも１つ以上の絶縁層を貫通して設けられ、内側が保護側壁で覆われたスルーホールと、
　前記スルーホールの直下の少なくとも１つ以上の絶縁層に設けられた空隙と、
を備える、半導体装置。
（２）
　前記配線層の少なくとも一部は、前記空隙の内部に設けられる、前記（１）に記載の半導体装置。
（３）
　前記空隙は、複数の前記絶縁層に亘って設けられる、前記（１）または（２）に記載の半導体装置。
（４）
　前記空隙が設けられた複数の前記絶縁層の間の前記拡散防止層は、一部領域に開口が設けられる、前記（３）に記載の半導体装置。
（５）
　前記拡散防止層に設けられた開口は、前記配線層と接しない領域に設けられる、前記（４）に記載の半導体装置。
（６）
　前記スルーホールは、前記多層配線層の一方の表面から複数の前記絶縁層を貫通して設けられる、前記（１）～（５）のいずれか一項に記載の半導体装置。
（７）
　前記空隙によって露出された前記配線層の表面は、保護層で覆われている、前記（１）～（６）のいずれか一項に記載の半導体装置。
（８）
　前記空隙は、前記多層配線層の積層方向からの平面視において、前記スルーホールの直下の領域を含む領域に設けられる、前記（１）～（７）のいずれか一項に記載の半導体装置。
（９）
　前記空隙は、前記空隙が設けられた前記絶縁層の上面および下面に積層された前記拡散防止層を露出させる、前記（１）～（８）のいずれか一項に記載の半導体装置。
（１０）
　前記拡散防止層、および前記保護側壁は、前記絶縁層よりもフッ素化合物に対するエッチング耐性が高い材料で形成される、前記（１）～（９）のいずれか一項に記載の半導体装置。
（１１）
　絶縁層と、拡散防止層とが交互に積層され、内部に配線層が設けられた多層配線層と、
　前記多層配線層の一方の表面から少なくとも１つ以上の絶縁層を貫通して設けられ、内側が保護側壁で覆われたスルーホールと、
　前記スルーホールの直下の少なくとも１つ以上の絶縁層に設けられた空隙と、
を備える、撮像装置。
（１２）
　前記多層配線層を積層方向にて挟持する一対の基板をさらに備え、
　前記スルーホールは、前記基板の一方をさらに貫通して設けられる、前記（１１）に記載の撮像装置。
（１３）
　前記多層配線層は、内部にカラーセンサを備え、
　前記スルーホールが設けられた側の表面は、前記多層配線層において前記カラーセンサが設けられた側の表面である、前記（１１）または（１２）に記載の撮像装置。
（１４）
　絶縁層と拡散防止層とを交互に積層し、内部に配線層が設けられた多層配線層を形成する工程と、
　前記多層配線層の一方の表面から少なくとも１つ以上の絶縁層を貫通して、スルーホールを形成する工程と、
　前記スルーホールの内側に保護側壁を形成する工程と、
　前記スルーホールの直下の少なくとも１つ以上の絶縁層をエッチングし、空隙を形成する工程と、
を含む、半導体装置の製造方法。
（１５）
　前記空隙は、前記絶縁層のウェットエッチングによって形成される、前記（１５）に記載の半導体装置の製造方法。
　１、２　　半導体装置
　１００　　絶縁層
　１１０　　第１絶縁層
　１２０　　第２絶縁層
　１３０　　第３絶縁層
　１４０　　第４絶縁層
　１５０　　第５絶縁層
　２００　　拡散防止層
　２１０　　第１拡散防止層
　２２０　　第２拡散防止層
　２３０　　第３拡散防止層
　２４０　　第４拡散防止層
　２５０　　第５拡散防止層
　３００　　配線層
　３１０　　第１配線層
　３２０　　第２配線層
　３３０　　第３配線層
　３４０　　第４配線層
　４００　　貫通ビア
　４１０　　第１貫通ビア
　４２０　　第２貫通ビア
　４３０　　第３貫通ビア
　５１０　　スルーホール
　５２０　　保護側壁
　５３０　　空隙
　５４０　　保護層
　６１０　　コンタクトプラグ
　６００、６２０　　基板

Claims (15)

  1. 　絶縁層と拡散防止層とが交互に積層され、内部に配線層が設けられた多層配線層と、
    　前記多層配線層の一方の表面から少なくとも１つ以上の絶縁層を貫通して設けられ、内側が保護側壁で覆われたスルーホールと、
    　前記スルーホールの直下の少なくとも１つ以上の絶縁層に設けられた空隙と、
    を備える、半導体装置。
  2. 　前記配線層の少なくとも一部は、前記空隙の内部に設けられる、請求項１に記載の半導体装置。
  3. 　前記空隙は、複数の前記絶縁層に亘って設けられる、請求項１に記載の半導体装置。
  4. 　前記空隙が設けられた複数の前記絶縁層の間の前記拡散防止層は、一部領域に開口が設けられる、請求項３に記載の半導体装置。
  5. 　前記拡散防止層に設けられた開口は、前記配線層と接しない領域に設けられる、請求項４に記載の半導体装置。
  6. 　前記スルーホールは、前記多層配線層の一方の表面から複数の前記絶縁層を貫通して設けられる、請求項１に記載の半導体装置。
  7. 　前記空隙によって露出された前記配線層の表面は、保護層で覆われている、請求項１に記載の半導体装置。
  8. 　前記空隙は、前記多層配線層の積層方向からの平面視において、前記スルーホールの直下の領域を含む領域に設けられる、請求項１に記載の半導体装置。
  9. 　前記空隙は、前記空隙が設けられた前記絶縁層の上面および下面に積層された前記拡散防止層を露出させる、請求項１に記載の半導体装置。
  10. 　前記拡散防止層、および前記保護側壁は、前記絶縁層よりもフッ素化合物に対するエッチング耐性が高い材料で形成される、請求項１に記載の半導体装置。
  11. 　絶縁層と、拡散防止層とが交互に積層され、内部に配線層が設けられた多層配線層と、
    　前記多層配線層の一方の表面から少なくとも１つ以上の絶縁層を貫通して設けられ、内側が保護側壁で覆われたスルーホールと、
    　前記スルーホールの直下の少なくとも１つ以上の絶縁層に設けられた空隙と、
    を備える、撮像装置。
  12. 　前記多層配線層を積層方向にて挟持する一対の基板をさらに備え、
    　前記スルーホールは、前記基板の一方をさらに貫通して設けられる、請求項１１に記載の撮像装置。
  13. 　前記多層配線層は、内部にカラーセンサを備え、
    　前記スルーホールが設けられた側の表面は、前記多層配線層において前記カラーセンサが設けられた側の表面である、請求項１１に記載の撮像装置。
  14. 　絶縁層と拡散防止層とを交互に積層し、内部に配線層が設けられた多層配線層を形成する工程と、
    　前記多層配線層の一方の表面から少なくとも１つ以上の絶縁層を貫通して、スルーホールを形成する工程と、
    　前記スルーホールの内側に保護側壁を形成する工程と、
    　前記スルーホールの直下の少なくとも１つ以上の絶縁層をエッチングし、空隙を形成する工程と、
    を含む、半導体装置の製造方法。
  15. 　前記空隙は、前記絶縁層のウェットエッチングによって形成される、請求項１４に記載の半導体装置の製造方法。
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