JP2001102453A - 集積回路チップ構造及びその製造方法 - Google Patents
集積回路チップ構造及びその製造方法Info
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Abstract
(57)【要約】
【課題】 ＣＶＤダイヤモンドを半犠牲層間および層内
誘電体として供給することによって、空気またはその他
の気体を永久誘電媒体として多層チップに組み込むため
の構造およびプロセスを提供すること。 【解決手段】 ＣＶＤダイヤモンドを半犠牲層間および
層内誘電体として供給し、その後、等方性酸素エッチン
グで半犠牲誘電体を少なくとも部分的に除去する。開示
の１変形例は、最終的永久ＣＶＤダイヤモンド封入材を
提供して、気体誘電媒体をチップ内に閉じ込めることを
含む。
誘電体として供給することによって、空気またはその他
の気体を永久誘電媒体として多層チップに組み込むため
の構造およびプロセスを提供すること。 【解決手段】 ＣＶＤダイヤモンドを半犠牲層間および
層内誘電体として供給し、その後、等方性酸素エッチン
グで半犠牲誘電体を少なくとも部分的に除去する。開示
の１変形例は、最終的永久ＣＶＤダイヤモンド封入材を
提供して、気体誘電媒体をチップ内に閉じ込めることを
含む。
Description
【０００１】
【発明の属する技術分野】この発明は、高密度集積回路
（ＩＣ）デバイスに関する。さらに詳しくは、この発明
は、マルチチップ・モジュールなどのキャリヤ上に取り
付けるのに適する、気体誘電媒体に埋め込まれた交互の
バイア層および配線層から成る、超高密度多層相互接続
電子構造およびそのような構造の製造方法に関する。
（ＩＣ）デバイスに関する。さらに詳しくは、この発明
は、マルチチップ・モジュールなどのキャリヤ上に取り
付けるのに適する、気体誘電媒体に埋め込まれた交互の
バイア層および配線層から成る、超高密度多層相互接続
電子構造およびそのような構造の製造方法に関する。
【０００２】
【従来の技術】メモリ及びロジックに対する厳しい要求
条件の増大によって、ＩＣチップ内の構成部品の寸法の
縮小ならびにチップ内の構成部品の個数および密度の増
加への継続的な推進が図られている。より小さいチップ
の特徴は、より高いビット密度、より低い動作電圧、よ
り低いエネルギー消費、およびより速いデバイス速度を
もたらす。高度のＩＣの小型化、およびそれに伴う回路
機能構成相互のいっそうの近接性に関連した、短絡、干
渉、および容量結合の危険性を含む問題も増加する。将
来の高密度集積回路は、なおいっそう狭くかつ長い導
線、より細いピッチのバイア配線、および特に配線層に
おける絶縁媒体のより低い誘電率値を要求することであ
ろう。すなわち、絶縁媒体の誘電率が低ければ低いほ
ど、回路速度は速くなる。
条件の増大によって、ＩＣチップ内の構成部品の寸法の
縮小ならびにチップ内の構成部品の個数および密度の増
加への継続的な推進が図られている。より小さいチップ
の特徴は、より高いビット密度、より低い動作電圧、よ
り低いエネルギー消費、およびより速いデバイス速度を
もたらす。高度のＩＣの小型化、およびそれに伴う回路
機能構成相互のいっそうの近接性に関連した、短絡、干
渉、および容量結合の危険性を含む問題も増加する。将
来の高密度集積回路は、なおいっそう狭くかつ長い導
線、より細いピッチのバイア配線、および特に配線層に
おける絶縁媒体のより低い誘電率値を要求することであ
ろう。すなわち、絶縁媒体の誘電率が低ければ低いほ
ど、回路速度は速くなる。
【０００３】特にＣＭＯＳ ＩＣの設計需要がいっそう
強まるにつれて、絶縁媒体の誘電率を空気の理想値１．
０により近い値に低下する必要性が必然になってきた。
空気を気泡またはミクロスフェア（microsphere）の形
で固体誘電マトリックスに組み込む試みが、当該技術分
野で記載されている。もっと最近になって、空気だけま
たは何らかの他の気体を少なくとも１つの層の誘電媒体
として使用する可能性が、注目されるようになった。
強まるにつれて、絶縁媒体の誘電率を空気の理想値１．
０により近い値に低下する必要性が必然になってきた。
空気を気泡またはミクロスフェア（microsphere）の形
で固体誘電マトリックスに組み込む試みが、当該技術分
野で記載されている。もっと最近になって、空気だけま
たは何らかの他の気体を少なくとも１つの層の誘電媒体
として使用する可能性が、注目されるようになった。
【０００４】１９９８年８月１３日出願の米国特許出願
０９／１３３，５３７は、誘電媒体として空気を組む込
むことを記載している。この出願は、シリコン含有暫定
誘電体を除去するために、フッ素含有有機溶剤を使用す
ることを記載している。シリコン含有誘電体を除去する
と、空気が充満したギャップが残り、永久誘電媒体とし
て機能する。
０９／１３３，５３７は、誘電媒体として空気を組む込
むことを記載している。この出願は、シリコン含有暫定
誘電体を除去するために、フッ素含有有機溶剤を使用す
ることを記載している。シリコン含有誘電体を除去する
と、空気が充満したギャップが残り、永久誘電媒体とし
て機能する。
【０００５】米国特許第５，７８９，５５９号は、液体
エッチング剤の緩衝フッ化水素酸（ＢＨＦ）によって暫
定固体誘電体を除去することにより、メタライズ層間に
空気誘電体を形成することを記載している。
エッチング剤の緩衝フッ化水素酸（ＢＨＦ）によって暫
定固体誘電体を除去することにより、メタライズ層間に
空気誘電体を形成することを記載している。
【０００６】IBM Journal of Research and Developmen
t第４２巻第５号１９９８年９月の５７５〜５８５頁の
S. Krongelb、J.A. Tomello、およびL.T. Romankiw共著
の論文「Electrochemical processes for advanced pac
kage fabrication」は、ポリイミドが暫定誘電体として
機能する多層相互接続ＩＣについての記述を含む。ポリ
イミドは、酸素含有プラズマ中でのアッシングによって
除去された。ＩＣチップはまた、めっきされた銅配線を
も含む。
t第４２巻第５号１９９８年９月の５７５〜５８５頁の
S. Krongelb、J.A. Tomello、およびL.T. Romankiw共著
の論文「Electrochemical processes for advanced pac
kage fabrication」は、ポリイミドが暫定誘電体として
機能する多層相互接続ＩＣについての記述を含む。ポリ
イミドは、酸素含有プラズマ中でのアッシングによって
除去された。ＩＣチップはまた、めっきされた銅配線を
も含む。
【０００７】Electrochemical Society, Inc.発行の学
術雑誌Electrochemical and Solid State Letters 1
(I), 1998の４９〜５１頁のPaul L. Kohl、Qiang Zha
o、KaushalPatel、Douglas Schmidt、Sue Ann Bidstrup
-Allen、Robert Shick、およびS.Jayaraman共著の論文
「Air Gaps for Electrical Interconnections」は、封
入されたチップ内の熱分解による犠牲ポリマの除去を記
述している。副生成物は、封入材を通して拡散すること
によって逃げる。
術雑誌Electrochemical and Solid State Letters 1
(I), 1998の４９〜５１頁のPaul L. Kohl、Qiang Zha
o、KaushalPatel、Douglas Schmidt、Sue Ann Bidstrup
-Allen、Robert Shick、およびS.Jayaraman共著の論文
「Air Gaps for Electrical Interconnections」は、封
入されたチップ内の熱分解による犠牲ポリマの除去を記
述している。副生成物は、封入材を通して拡散すること
によって逃げる。
【０００８】学術雑誌Semiconductor Internationalの
１９９９年３月号の３８頁のTechnology News欄で、編
集長Peter Singerは、東芝のＩＣの配線層における二酸
化炭素の使用を記述している。二酸化炭素は、スパッタ
された炭素の層が酸素雰囲気で４５０℃に加熱されたと
きに形成され、加熱の結果酸素が炭素に拡散し、そこで
それらが結合してＣＯ２が形成される。
１９９９年３月号の３８頁のTechnology News欄で、編
集長Peter Singerは、東芝のＩＣの配線層における二酸
化炭素の使用を記述している。二酸化炭素は、スパッタ
された炭素の層が酸素雰囲気で４５０℃に加熱されたと
きに形成され、加熱の結果酸素が炭素に拡散し、そこで
それらが結合してＣＯ２が形成される。
【０００９】学術雑誌Solid State Technologyの１９９
９年２月号の５１、５２、５４、５７および５８頁のBe
n Shieh、Krishna Saraswat、Mike Deal、およびJim Mc
Vittio共著の論文「Air gaps lower k of interconnect
dielectric」は、様々なアルミニウム導線寸法を持つ
構造における空気誘電体の彼らのモデリングの結果を記
述している。彼らのシミュレーションは、空気誘電体に
よるキャパシタンスの４０％〜５０％の低下を予測して
いる。
９年２月号の５１、５２、５４、５７および５８頁のBe
n Shieh、Krishna Saraswat、Mike Deal、およびJim Mc
Vittio共著の論文「Air gaps lower k of interconnect
dielectric」は、様々なアルミニウム導線寸法を持つ
構造における空気誘電体の彼らのモデリングの結果を記
述している。彼らのシミュレーションは、空気誘電体に
よるキャパシタンスの４０％〜５０％の低下を予測して
いる。
【００１０】本発明では、湿式処理を、従来、問題を生
じることなく且つＩＣ構造を汚染することなく使用され
ている、レジスト除去などのフォトリソグラフィ工程に
限定することができる。侵食的（aggressive）溶剤を使
用して暫定的な犠牲誘電体を除去するのではなく、等方
性酸素エッチングを使用して、犠牲誘電体が清浄に除去
される。本発明では、配線および相互接続バイアのため
に銅および金などの金属を堆積するために電気めっきを
使用することができるが、金属のシリコンへのエレクト
ロマイグレーションに対するバリアの確立に係わるステ
ップなどの余分なステップを必要とせず、かつ一部の有
用な金属および合金がめっき加工の影響を受けないた
め、乾式堆積(dry deposition)が好まれる。幅広い様々
な誘電性気体を、本発明のＩＣチップに保護的に組み込
むことができる。高温分解技術の出番はなく、また基板
層上などにパッシベーション層を製造する必要もない。
本発明は、暫定犠牲誘電体層材料として、例えばポリマ
または酸化シリコンではなく、好ましくはＣＶＤによっ
て堆積したダイヤモンド様炭素またはダイヤモンドを使
用するのが独特である。ＣＶＤダイヤモンドはポリイミ
ドまたはその他の誘電性ポリマより強い材料であるの
で、本発明におけるＣＶＤダイヤモンドの使用は、化学
機械研磨（ＣＭＰ）による平坦化を促進する。ＣＶＤダ
イヤモンドはさらなる利点、つまり、特に、製造された
構造内に限定量のＣＶＤダイヤモンドが残されたとき
に、それが囲んでいるＩＣチップから熱を運び去る優れ
た能力を有する。
じることなく且つＩＣ構造を汚染することなく使用され
ている、レジスト除去などのフォトリソグラフィ工程に
限定することができる。侵食的（aggressive）溶剤を使
用して暫定的な犠牲誘電体を除去するのではなく、等方
性酸素エッチングを使用して、犠牲誘電体が清浄に除去
される。本発明では、配線および相互接続バイアのため
に銅および金などの金属を堆積するために電気めっきを
使用することができるが、金属のシリコンへのエレクト
ロマイグレーションに対するバリアの確立に係わるステ
ップなどの余分なステップを必要とせず、かつ一部の有
用な金属および合金がめっき加工の影響を受けないた
め、乾式堆積(dry deposition)が好まれる。幅広い様々
な誘電性気体を、本発明のＩＣチップに保護的に組み込
むことができる。高温分解技術の出番はなく、また基板
層上などにパッシベーション層を製造する必要もない。
本発明は、暫定犠牲誘電体層材料として、例えばポリマ
または酸化シリコンではなく、好ましくはＣＶＤによっ
て堆積したダイヤモンド様炭素またはダイヤモンドを使
用するのが独特である。ＣＶＤダイヤモンドはポリイミ
ドまたはその他の誘電性ポリマより強い材料であるの
で、本発明におけるＣＶＤダイヤモンドの使用は、化学
機械研磨（ＣＭＰ）による平坦化を促進する。ＣＶＤダ
イヤモンドはさらなる利点、つまり、特に、製造された
構造内に限定量のＣＶＤダイヤモンドが残されたとき
に、それが囲んでいるＩＣチップから熱を運び去る優れ
た能力を有する。
【００１１】本発明は、気体エッチング剤中の犠牲ＣＶ
Ｄダイヤモンドを除去して、例えばＣＭＯＳ ＩＣの永
久誘電媒体として機能するガス充満ギャップを残すこ
と、つまり当該技術分野で記述されていない手順を含
む。本発明のプロセスは、ＩＣ構造の要素への攻撃また
は汚染を回避し、ゲート層の基板をパッシベーションに
よって保護する必要性を不必要にし、ゲート層で低誘電
性気体媒体の利点を利用し、パッシベーションのステッ
プを回避する。さらに、本発明は、当該技術分野に無か
った、気体誘電体を封入する手段および封入されたＣＭ
ＯＳ ＩＣについて記述する。封入材は、封入された構
造への湿気または不純物の拡散を無くし、気体を内部に
閉じ込める。代替的永久誘電媒体として、幾つかの異な
る気体を使用することができる。これらおよびその他の
利点および特徴は、以下でいっそう明らかになるであろ
う。
Ｄダイヤモンドを除去して、例えばＣＭＯＳ ＩＣの永
久誘電媒体として機能するガス充満ギャップを残すこ
と、つまり当該技術分野で記述されていない手順を含
む。本発明のプロセスは、ＩＣ構造の要素への攻撃また
は汚染を回避し、ゲート層の基板をパッシベーションに
よって保護する必要性を不必要にし、ゲート層で低誘電
性気体媒体の利点を利用し、パッシベーションのステッ
プを回避する。さらに、本発明は、当該技術分野に無か
った、気体誘電体を封入する手段および封入されたＣＭ
ＯＳ ＩＣについて記述する。封入材は、封入された構
造への湿気または不純物の拡散を無くし、気体を内部に
閉じ込める。代替的永久誘電媒体として、幾つかの異な
る気体を使用することができる。これらおよびその他の
利点および特徴は、以下でいっそう明らかになるであろ
う。
【００１２】
【発明が解決しようとする課題】したがって、本発明の
目的は、誘電率が空気の理想値に近いか等しい気体絶縁
媒体を有する多層相互接続ＣＭＯＳ ＩＣチップを提供
することである。
目的は、誘電率が空気の理想値に近いか等しい気体絶縁
媒体を有する多層相互接続ＣＭＯＳ ＩＣチップを提供
することである。
【００１３】本発明のさらなる目的は、ＣＶＤダイヤモ
ンド犠牲誘電体を使用し、併せて等方性酸素エッチング
により犠牲誘電体を除去して、非常に低いｋのＩＣチッ
プを製造することである。
ンド犠牲誘電体を使用し、併せて等方性酸素エッチング
により犠牲誘電体を除去して、非常に低いｋのＩＣチッ
プを製造することである。
【００１４】本発明のさらなる目的は、外部環境との物
質の交換を防止し、かつそこから熱が容易に運び去られ
る気体絶縁媒体を有する封入された多層相互接続ＣＭＯ
ＳＩＣチップを提供することである。
質の交換を防止し、かつそこから熱が容易に運び去られ
る気体絶縁媒体を有する封入された多層相互接続ＣＭＯ
ＳＩＣチップを提供することである。
【００１５】本発明の代替的形態におけるさらなる目的
は、追加的な構造支持力および熱伝導性を提供するため
に、チップの選択されたクリティカルでない領域にＣＶ
Ｄダイヤモンドを残存させることである。
は、追加的な構造支持力および熱伝導性を提供するため
に、チップの選択されたクリティカルでない領域にＣＶ
Ｄダイヤモンドを残存させることである。
【００１６】本発明の代替的形態におけるさらなる目的
は、後のステップで密封することができる封入された構
造を形成する工程で、戦略的に配置された支持構造をピ
ラーまたはスタッドの形で提供することである。
は、後のステップで密封することができる封入された構
造を形成する工程で、戦略的に配置された支持構造をピ
ラーまたはスタッドの形で提供することである。
【００１７】
【課題を解決するための手段】これらおよびその他の目
的は、標準フォトリソグラフィのステップを除いては乾
式処理ステップで、層間および層内に気体誘電媒体を含
む高密度ＣＭＯＳ ＩＣを製造する、本発明に従って達
成される。このＩＣの製造は、最初にダイヤモンド様炭
素（ＤＬＣ）、ダイヤモンド、または好ましくはＣＶＤ
ダイヤモンドを犠牲誘電体として含めることを含む。チ
ップの完成後、最終封入材を堆積する前に、等方性酸素
エッチングを使用して、ハード・マスク上部被覆部の開
口から無害にかつ選択的に、犠牲誘電体を除去する。チ
ップ構造の電気的または機械的な完全性を損なうことな
く、暫定犠牲誘電体を除去した後に、永久気体誘電媒体
が充満している領域が構造に残る。犠牲誘電媒体の全て
を特定のＩＣ構成から除去しなければならない、または
除去すべきであるというわけでは必ずしもないので、こ
の犠牲誘電媒体をこの明細書では半犠牲誘電媒体(semi-
sacrificial dielectric medium)とも呼ぶ。
的は、標準フォトリソグラフィのステップを除いては乾
式処理ステップで、層間および層内に気体誘電媒体を含
む高密度ＣＭＯＳ ＩＣを製造する、本発明に従って達
成される。このＩＣの製造は、最初にダイヤモンド様炭
素（ＤＬＣ）、ダイヤモンド、または好ましくはＣＶＤ
ダイヤモンドを犠牲誘電体として含めることを含む。チ
ップの完成後、最終封入材を堆積する前に、等方性酸素
エッチングを使用して、ハード・マスク上部被覆部の開
口から無害にかつ選択的に、犠牲誘電体を除去する。チ
ップ構造の電気的または機械的な完全性を損なうことな
く、暫定犠牲誘電体を除去した後に、永久気体誘電媒体
が充満している領域が構造に残る。犠牲誘電媒体の全て
を特定のＩＣ構成から除去しなければならない、または
除去すべきであるというわけでは必ずしもないので、こ
の犠牲誘電媒体をこの明細書では半犠牲誘電媒体(semi-
sacrificial dielectric medium)とも呼ぶ。
【００１８】本発明の実施形態では、高密度ＣＭＯＳ
ＩＣは、封入材によって環境から封鎖される。この封鎖
により、空気、ＣＯ２、窒素などの気体、アルゴン、ヘ
リウム、またはその他などの不活性ガス、およびそれら
の混合物を含む安定した気体誘電性環境が確保される。
封止材はまた、追加的な機械的支持のために構造内の選
択された誘電体領域に制御可能に堆積し、残りの誘電体
領域を空気またはその他の気体で占有させることもでき
る。
ＩＣは、封入材によって環境から封鎖される。この封鎖
により、空気、ＣＯ２、窒素などの気体、アルゴン、ヘ
リウム、またはその他などの不活性ガス、およびそれら
の混合物を含む安定した気体誘電性環境が確保される。
封止材はまた、追加的な機械的支持のために構造内の選
択された誘電体領域に制御可能に堆積し、残りの誘電体
領域を空気またはその他の気体で占有させることもでき
る。
【００１９】
【発明の実施の形態】本発明の理解を促進するために、
図面に関連して言及する、以下の詳細な説明を参考にさ
れたい。
図面に関連して言及する、以下の詳細な説明を参考にさ
れたい。
【００２０】図１ないし図８は、本発明の一実施形態を
示す。
示す。
【００２１】図１ないし図９は、本発明の第２の実施形
態を示す。
態を示す。
【００２２】図１ないし図８および図１０は、本発明の
第３の実施形態を示す。
第３の実施形態を示す。
【００２３】本発明の１つの例示的実施形態では、ＣＭ
ＯＳ ＩＣチップ構造の電気的に相互接続された層の暫
定犠牲誘電媒体として、ＣＶＤダイヤモンドを堆積す
る。ＣＶＤダイヤモンドは、構造を製造しているときに
は構造に安定性を与えるが、構造が完成するともはや必
要なくなる。したがってそれは、フォトリソグラフィに
よって画定された窒化物ハード・マスクのオーバレイヤ
の開口を通して、等方性酸素エッチングによって、構造
全体から除去される。ハード・マスクは安定性のために
定位置に残される。
ＯＳ ＩＣチップ構造の電気的に相互接続された層の暫
定犠牲誘電媒体として、ＣＶＤダイヤモンドを堆積す
る。ＣＶＤダイヤモンドは、構造を製造しているときに
は構造に安定性を与えるが、構造が完成するともはや必
要なくなる。したがってそれは、フォトリソグラフィに
よって画定された窒化物ハード・マスクのオーバレイヤ
の開口を通して、等方性酸素エッチングによって、構造
全体から除去される。ハード・マスクは安定性のために
定位置に残される。
【００２４】図１は、ＣＭＯＳ ＢＥＯＬチップに適用
する場合の本発明の開始点の１例を示す。基板（０）の
材料はシリコン、酸化シリコン、シリコン／ゲルマニウ
ム、ガリウムヒ素、またはいずれかのそのような半導体
とすることができる。基板（０）の下に酸化物アイソレ
ーション領域（１）が示され、基板（０）の上にゲート
（２）が示されている。図示されていないが、基板
（０）の上には潜在的に、配線などのメタライゼーショ
ンおよび追加デバイスも配置される。
する場合の本発明の開始点の１例を示す。基板（０）の
材料はシリコン、酸化シリコン、シリコン／ゲルマニウ
ム、ガリウムヒ素、またはいずれかのそのような半導体
とすることができる。基板（０）の下に酸化物アイソレ
ーション領域（１）が示され、基板（０）の上にゲート
（２）が示されている。図示されていないが、基板
（０）の上には潜在的に、配線などのメタライゼーショ
ンおよび追加デバイスも配置される。
【００２５】図２では、ＣＶＤダイヤモンドつまり暫定
犠牲誘電媒体（３）が、化学気相成長（ＣＶＤ）によっ
て図１の構造上に堆積され、平坦化される。ＣＶＤダイ
ヤモンドの堆積後に平坦化が必要か否かは、集積方式の
要求によって決まる。平坦化はエッチバックまたはＣＭ
Ｐによって実行することができる。平坦化されたＣＶＤ
ダイヤモンド（３）の上にハード・マスク（４）を堆積
する。ハード・マスク（４）は、酸化シリコン、窒化シ
リコン、またはスパッタリングまたはＣＶＤによって堆
積することができる酸化シリコン、窒化シリコン、また
は類似物で構成することができる。この場合、ハード・
マスク（４）は窒化物である。
犠牲誘電媒体（３）が、化学気相成長（ＣＶＤ）によっ
て図１の構造上に堆積され、平坦化される。ＣＶＤダイ
ヤモンドの堆積後に平坦化が必要か否かは、集積方式の
要求によって決まる。平坦化はエッチバックまたはＣＭ
Ｐによって実行することができる。平坦化されたＣＶＤ
ダイヤモンド（３）の上にハード・マスク（４）を堆積
する。ハード・マスク（４）は、酸化シリコン、窒化シ
リコン、またはスパッタリングまたはＣＶＤによって堆
積することができる酸化シリコン、窒化シリコン、また
は類似物で構成することができる。この場合、ハード・
マスク（４）は窒化物である。
【００２６】図３に示すバイア（５）とも呼ばれる導電
性スタッドを形成するために金属を堆積するための開口
を設けるために、図示しないステップで、標準フォトリ
ソグラフィが続いて行われ、ＣＶＤダイヤモンド（３）
まで等方的に酸素エッチングされたハード・マスク
（４）の開口が露光される。
性スタッドを形成するために金属を堆積するための開口
を設けるために、図示しないステップで、標準フォトリ
ソグラフィが続いて行われ、ＣＶＤダイヤモンド（３）
まで等方的に酸素エッチングされたハード・マスク
（４）の開口が露光される。
【００２７】図４に示すように、バイア（５）は導体で
充填され、ハード・マスク（４）はエッチングで完全に
除去され、第２層の犠牲ＣＶＤダイヤモンド（６）が堆
積され、ハード・マスク（図示せず）で被覆される。ハ
ード・マスク（図示せず）には、標準フォトリソグラフ
ィ技術を用いて開口が設けられ、その後開口およびその
下にあるＣＶＤダイヤモンドの酸素エッチングが続く。
開口が導体で満たされて、選択されたゲートおよび他の
バイアに接続するバイア（７）が形成され、残りのハー
ド・マスク（図示せず）は酸素エッチングで除去され
る。第２のダマシン・プロセスは、同一の誘電層（６）
を使用して局所相互接続（８）を形成するように実行で
きる。
充填され、ハード・マスク（４）はエッチングで完全に
除去され、第２層の犠牲ＣＶＤダイヤモンド（６）が堆
積され、ハード・マスク（図示せず）で被覆される。ハ
ード・マスク（図示せず）には、標準フォトリソグラフ
ィ技術を用いて開口が設けられ、その後開口およびその
下にあるＣＶＤダイヤモンドの酸素エッチングが続く。
開口が導体で満たされて、選択されたゲートおよび他の
バイアに接続するバイア（７）が形成され、残りのハー
ド・マスク（図示せず）は酸素エッチングで除去され
る。第２のダマシン・プロセスは、同一の誘電層（６）
を使用して局所相互接続（８）を形成するように実行で
きる。
【００２８】図４に示す構造の製造と図５に示すものと
の間に、図示しない幾つかのステップが行われた。しか
し、手順は上の図２ないし図４に関連して述べたものと
実質的に同一であり、ＣＶＤダイヤモンド層（９）がバ
イア（７）および局所相互接続（８）の上に堆積され、
ハード・マスク（図示せず）が堆積され、次いでフォト
リソグラならびにマスク（図示せず）の開口および下の
ＣＶＤダイヤモンド（図示せず）の酸素エッチングが行
われ、バイア（１０）を形成するために導体が堆積さ
れ、残りのエッチ・マスク（図示せず）が除去され、追
加のＣＶＤダイヤモンド（１６）が堆積される。再び、
ハード・マスク（図示せず）はフォトリソグラフィを受
け、開口が開口およびＣＶＤダイヤモンド層（１６）ま
で酸素エッチングされ、第１配線層（１１）が堆積され
る。
の間に、図示しない幾つかのステップが行われた。しか
し、手順は上の図２ないし図４に関連して述べたものと
実質的に同一であり、ＣＶＤダイヤモンド層（９）がバ
イア（７）および局所相互接続（８）の上に堆積され、
ハード・マスク（図示せず）が堆積され、次いでフォト
リソグラならびにマスク（図示せず）の開口および下の
ＣＶＤダイヤモンド（図示せず）の酸素エッチングが行
われ、バイア（１０）を形成するために導体が堆積さ
れ、残りのエッチ・マスク（図示せず）が除去され、追
加のＣＶＤダイヤモンド（１６）が堆積される。再び、
ハード・マスク（図示せず）はフォトリソグラフィを受
け、開口が開口およびＣＶＤダイヤモンド層（１６）ま
で酸素エッチングされ、第１配線層（１１）が堆積され
る。
【００２９】同様の方法で、第２配線層（１３）の場合
と同様に、第２バイア層（１２）が製造される。図６
は、最終層を示す。最終ハード・マスク（１５）は除去
されず、犠牲ＣＶＤダイヤモンド誘電体が除去されたと
きに構造を支持するのに寄与するように残される。実
際、ハード・マスク（１５）は、製造される追加層が多
すぎなければ、十分な支持力を提供する。配線層（１
３）の完成時に、第１および第２バイア層ならびに第１
および第２配線層が完成しているときに、最終ハード・
マスク（１５）を塗布する前に、前と同様の方法で、追
加の代替配線およびバイア層を製造することができ、層
の数はチップを搭載するデバイスの要求事項によって決
まる。しかし、簡潔のために、追加層は図示しない。
と同様に、第２バイア層（１２）が製造される。図６
は、最終層を示す。最終ハード・マスク（１５）は除去
されず、犠牲ＣＶＤダイヤモンド誘電体が除去されたと
きに構造を支持するのに寄与するように残される。実
際、ハード・マスク（１５）は、製造される追加層が多
すぎなければ、十分な支持力を提供する。配線層（１
３）の完成時に、第１および第２バイア層ならびに第１
および第２配線層が完成しているときに、最終ハード・
マスク（１５）を塗布する前に、前と同様の方法で、追
加の代替配線およびバイア層を製造することができ、層
の数はチップを搭載するデバイスの要求事項によって決
まる。しかし、簡潔のために、追加層は図示しない。
【００３０】図７に示すように、フォトレジスト（１
８）が最終ハード・マスク（１５）に塗布されて硬化さ
れ、レジスト（１８）に開口（１７）が露光されて現像
され、ハード・マスク（１５）まで酸素エッチングされ
る。図８に示すように、フォトレジスト（１８）の非露
光領域は除去され、マスク（１５）の開口は、等方酸素
エッチングによって全ての犠牲誘電体を構造から除去す
るためのアクセスを提供する。
８）が最終ハード・マスク（１５）に塗布されて硬化さ
れ、レジスト（１８）に開口（１７）が露光されて現像
され、ハード・マスク（１５）まで酸素エッチングされ
る。図８に示すように、フォトレジスト（１８）の非露
光領域は除去され、マスク（１５）の開口は、等方酸素
エッチングによって全ての犠牲誘電体を構造から除去す
るためのアクセスを提供する。
【００３１】上述の図１ないし図８は図９と組み合わせ
て、本発明の第２実施形態を示す。ステップ１〜８が完
了したときに、図９に示すように、ＣＶＤダイヤモンド
（１９）の永久キャップをチップ上に堆積する。キャッ
プ（１９）のＣＶＤダイヤモンドはまた、ハード・マス
ク（１５）の開口（１７）を通してチップ構造内へ堆積
され、下部の相互接続層をチップの外部環境から選択的
に封鎖する。図示されていないものは、レイアウトの選
択によって、チップの側面もまた封鎖されることであ
る。ＣＶＤダイヤモンド・キャップ（１９）をアルゴン
またはヘリウムなどの不活性ガスの雰囲気で堆積する
と、他のものではなく、その気体がチップ内に封鎖され
る。封鎖された構造により、外部からのほこりや湿気な
どの汚染物質の導入を防止することによって、一貫性が
いっそう高い誘電媒体が得られる。ＣＶＤダイヤモンド
・キャップ（１９）もまた、構造が複雑になり使用中に
発生する熱が増加するにつれてますます重要になる要素
である、熱伝導率が向上する。図８に示すハード・マス
ク（１５）の開口（１７）は、チップ内から全てのＣＶ
Ｄダイヤモンドを除去するための十分なアクセスを提供
するが、同開口（１７）にキャップ（１９）が堆積する
と柱（２０）が形成され、開口（１７）を閉塞し、チッ
プ内への垂直進行が特徴（１１）によって制限される。
て、本発明の第２実施形態を示す。ステップ１〜８が完
了したときに、図９に示すように、ＣＶＤダイヤモンド
（１９）の永久キャップをチップ上に堆積する。キャッ
プ（１９）のＣＶＤダイヤモンドはまた、ハード・マス
ク（１５）の開口（１７）を通してチップ構造内へ堆積
され、下部の相互接続層をチップの外部環境から選択的
に封鎖する。図示されていないものは、レイアウトの選
択によって、チップの側面もまた封鎖されることであ
る。ＣＶＤダイヤモンド・キャップ（１９）をアルゴン
またはヘリウムなどの不活性ガスの雰囲気で堆積する
と、他のものではなく、その気体がチップ内に封鎖され
る。封鎖された構造により、外部からのほこりや湿気な
どの汚染物質の導入を防止することによって、一貫性が
いっそう高い誘電媒体が得られる。ＣＶＤダイヤモンド
・キャップ（１９）もまた、構造が複雑になり使用中に
発生する熱が増加するにつれてますます重要になる要素
である、熱伝導率が向上する。図８に示すハード・マス
ク（１５）の開口（１７）は、チップ内から全てのＣＶ
Ｄダイヤモンドを除去するための十分なアクセスを提供
するが、同開口（１７）にキャップ（１９）が堆積する
と柱（２０）が形成され、開口（１７）を閉塞し、チッ
プ内への垂直進行が特徴（１１）によって制限される。
【００３２】上述の図１ないし図８は図１０と組み合わ
せて、本発明の第３実施形態を示す。
せて、本発明の第３実施形態を示す。
【００３３】本発明の第３実施形態では、図１ないし図
８に示されるステップは完了している。図８に示すよう
に構造内の水平層から全てのＣＶＤを除去するのではな
く、ダイヤモンドをチップの下層から不完全にエッチン
グし、比較的低いパターン密度の領域では一部を残す。
図９には、ＣＶＤダイヤモンド層（９）、（１６）、お
よび第２バイア層（１２）に配置されたＣＶＤダイヤモ
ンドが不完全にエッチングされた状態が示されている。
部分的除去により、特に多くの層を有する構造では、図
１０に示すように、上層の比較的高いパターン密度の領
域では低誘電エア・ギャップの利点を維持しながら、機
械的安定性および熱伝導率が改善される。目的は、構造
に対しより大きい機械的支持力が必要なこれらの領域に
ダイヤモンドを持ち、超低誘電率が必要な領域では空気
誘電体を持つことである。
８に示されるステップは完了している。図８に示すよう
に構造内の水平層から全てのＣＶＤを除去するのではな
く、ダイヤモンドをチップの下層から不完全にエッチン
グし、比較的低いパターン密度の領域では一部を残す。
図９には、ＣＶＤダイヤモンド層（９）、（１６）、お
よび第２バイア層（１２）に配置されたＣＶＤダイヤモ
ンドが不完全にエッチングされた状態が示されている。
部分的除去により、特に多くの層を有する構造では、図
１０に示すように、上層の比較的高いパターン密度の領
域では低誘電エア・ギャップの利点を維持しながら、機
械的安定性および熱伝導率が改善される。目的は、構造
に対しより大きい機械的支持力が必要なこれらの領域に
ダイヤモンドを持ち、超低誘電率が必要な領域では空気
誘電体を持つことである。
【００３４】本発明の説明の大部分は、ダイヤモンド、
特にＣＶＤダイヤモンドまたはＤＬＣを犠牲誘電体とし
てを使用することにより提示したが、上記実施例は網羅
的というより例証とすることを意図している。本発明を
３つの特定の実施形態に関連して説明したが、追加の実
施形態、変形形態、および応用形態が、当業者にとって
現在および将来明らかとなろう。
特にＣＶＤダイヤモンドまたはＤＬＣを犠牲誘電体とし
てを使用することにより提示したが、上記実施例は網羅
的というより例証とすることを意図している。本発明を
３つの特定の実施形態に関連して説明したが、追加の実
施形態、変形形態、および応用形態が、当業者にとって
現在および将来明らかとなろう。
【００３５】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３６】（１）誘電性封入材によってチップ内に閉
じ込められた気体誘電媒体を多層の少なくとも１つに含
む、多層相互集積回路チップ構造。 （２）前記誘電性封入材がダイヤモンドまたはＤＬＣを
含む、上記（１）に記載のチップ構造。 （３）前記気体誘電媒体がネオン、ヘリウム、空気、窒
素、二酸化炭素、およびそれらの混合物から成るグルー
プから選択される、上記（１）に記載のチップ構造。 （４）前記構造がＢＥＯＬ ＣＭＯＳチップ構造を含
む、上記（１）に記載のチップ構造。 （５）ａ．少なくとも１つのデバイスおよび少なくとも
１つの基板層導電性バイア相互接続を画定する基板層メ
タライゼーション層を支持する半導体基板と、 ｂ．少なくとも１つの基板層導電バイア相互接続および
少なくとも１つのデバイスのうち選択された１つと電気
的に連絡している第１導電性バイア層と、 ｃ．第１導電性バイア層の選択されたバイアと電気的に
連絡している局所相互接続配線層と、 ｄ．電気的に連絡している予め選択された数の追加的代
替導電性バイア層および配線層と、 ｅ．予め選択された最終層の上に配置した永久ハード・
マスクと、 ｆ．前記層の少なくとも１つの中の気体誘電媒体と を含む多層相互接続集積回路チップ構造。 （６）前記少なくとも１つのデバイスが少なくとも１つ
のゲートである、上記（５）に記載の多層相互接続集積
回路チップ構造。 （７）前記半導体基板がシリコン、ガリウムヒ素、シリ
コンオンオキサイド、およびシリコンゲルマニウムから
成るグループから選択される、上記（５）に記載の多層
相互接続集積回路チップ構造。 （８）前記導電性バイアおよび前記導電性配線がアルミ
ニウム、アルミニウム銅、銅、タングステン、およびド
ープされたポリシリコンから成るグループから選択され
る、上記（５）に記載の多層相互接続集積回路チップ構
造。 （９）前記ハード・マスクが酸化シリコンまたは窒化シ
リコンを含む、上記（５）に記載の多層相互接続集積回
路チップ構造。 （１０）前記気体誘電媒体が空気、二酸化炭素、窒素、
ヘリウム、アルゴン、およびこれらの混合物から成るグ
ループから選択される、上記（５）に記載の多層相互接
続集積回路チップ構造。 （１１）前記永久ハード・マスクの下に少なくとも１つ
の追加配線層と交互に配置される少なくとも１つの追加
バイア層を含む、上記（５）に記載の多層相互接続集積
回路チップ構造。 （１２）前記ハード・マスク層の上に配置され、前記ハ
ード・マスクの複数の開口を通して前記集積回路構造内
に柱上に伸長して、チップを外部環境から封鎖する封入
材をも含む、上記（５）に記載の多層相互接続集積回路
チップ構造。 （１３）前記封入材がダイヤモンドまたはＤＬＣを含
む、上記（１２）に記載の多層相互接続集積回路チップ
構造。 （１４）前記少なくとも１つのデバイスが少なくとも１
つのゲートを含む、上記（５）に記載の多層相互接続集
積回路チップ構造。 （１５）前記気体誘電体が少なくとも１つのゲートを含
む層に存在する、上記（１４）に記載の多層相互接続集
積回路チップ構造。 （１６）少なくとも１つの導電層をも含み、導電層中で
永久誘電媒体がダイヤモンドを含む、上記（５）に記載
の多層相互接続集積回路チップ構造。 （１７）多層相互接続集積回路チップ内に気体誘電媒体
を供給するための方法であって、 ａ．半犠牲誘電媒体含む多層相互接続集積回路チップお
よび予め選択された部位に複数の開口を含むハード・マ
スク最終層を形成するステップと、 ｂ．気体誘電媒体の等方性酸素含有ガス内でドライ・エ
ッチングによって前記ハード・マスク最終層の前記複数
の開口のいずれかを通して前記半犠牲誘電媒体を除去
し、それによって半犠牲誘電媒体と置換するステップと を含む方法。 （１８）前記ハード・マスク最終層の上に封入材を塗布
し、かつ前記ハード・マスク最終層の開口を通して多層
相互接続集積回路チップの全層より少ない層内に封入材
を柱状に塗布する追加ステップを含む、上記（１７）に
記載の方法。 （１９）前記半犠牲誘電媒体がＣＶＤダイヤモンドまた
はＤＬＣを含む、上記（１７）に記載の方法。 （２０）気体誘電体媒体を有する集積回路チップを作成
するための方法であって、 ａ．少なくとも１つのデバイスおよび少なくとも１つの
基板層導電性バイア相互接続を画定する基板層メタライ
ゼーション層を支持する半導体基板を提供するステップ
と、 ｂ．第１犠牲ＣＶＤダイヤモンド層を堆積して、前記基
板層メタライゼーション層を前記少なくとも１つのデバ
イスおよび少なくとも１つの基板層相互接続と同一高さ
に充填し、前記第１犠牲ＣＶＤダイヤモンド層上に第１
暫定ハード・マスクを作成するステップと、 ｃ．前記第１暫定ハード・マスクおよび前記第１犠牲Ｃ
ＶＤダイヤモンド層の予め選択された位置の予め選択さ
れた数の開口をエッチングし、前記開口に導電性材料を
充填して、前記基板メタライゼーション層と電気的に連
絡している第１バイア層を形成し、かつ残存している第
１暫定ハード・マスクを除去するステップと、 ｄ．第２犠牲ＣＶＤダイヤモンド層を前記第１犠牲ＣＶ
Ｄダイヤモンド層の上に堆積し、前記第２犠牲ＣＶＤダ
イヤモンド層の上に第２暫定ハード・マスクを作成する
ステップと、 ｅ．前記第２暫定ハード・マスクおよび前記第２犠牲Ｃ
ＶＤダイヤモンド層を通る予め選択された位置の予め選
択された数の開口をエッチングし、前記開口に導電性材
料を充填して、前記第１バイア層と電気的に連絡してい
る局所相互接続層を提供し、前記第２暫定ハード・マス
クを除去するステップと、 ｆ．所望の層数が作成され、最終永久ハード・マスクが
作成されるまで、ステップｂないしｅを繰り返すステッ
プと、 ｇ．前記最終ハード・マスクの予め選択された位置の予
め選択された数の開口をエッチングし、そこを通して前
記犠牲ＣＶＤダイヤモンド誘電体の少なくとも一部を除
去し、除去された犠牲ＣＶＤダイヤモンドの代わりに気
体誘電媒体を残すステップと を含む方法。 （２１）封入層を堆積して前記気体誘電体を外部環境か
ら封鎖する追加ステップを含む、上記（２０）に記載の
方法。 （２２）前記ハード・マスクを作成するステップが、ハ
ード・マスクをフォトレジストで被覆し、前記ハード・
マスクおよび前記犠牲ＣＶＤダイヤモンドでエッチング
すべき開口の予め選択された数および予め選択された位
置に対応する開口を前記レジストにフォトリソグラフィ
により露光して現像することを含む、上記（２０）に記
載の方法。 （２３）前記基板層メタライゼーション層に画定される
前記少なくとも１つのデバイスが少なくとも１つのゲー
トを含む、上記（２０）に記載の方法。 （２４）前記ハード・マスクが酸化シリコンまたは窒化
シリコンを含む、上記（２０）に記載の方法。 （２５）気体誘電媒体を残す前記ステップが、不活性ガ
ス、窒素、空気、二酸化炭素、およびそれらの混合物か
ら成るグループから選択された誘電媒体を残すことを含
む、上記（２０）に記載の方法。 （２６）開口に導電性材料を充填する前記ステップが、
アルミニウム、アルミニウム銅、銅、タングステン、お
よびドープされたポリシリコンから成るグループから選
択された導電性材料を開口に充填することを含む、上記
（２０）に記載の方法。 （２７）封入材を堆積する前記ステップが、ＣＶＤダイ
ヤモンドを含む封入材を堆積することを含む、上記（２
０）に記載の方法。 （２８）ダイヤモンドまたはダイヤモンド様炭素誘電体
を少なくとも１つの層に供給し、予め選択された数の複
数層の完成後に、最終ハード・マスク層の少なくとも１
つの開口を通して等方性酸素エッチング法でエッチング
することによって前記誘電体を除去し、チップ構造を封
入することを含む、多層相互接続集積回路チップ構造の
少なくとも１つの層に気体誘電媒体を形成する方法。
じ込められた気体誘電媒体を多層の少なくとも１つに含
む、多層相互集積回路チップ構造。 （２）前記誘電性封入材がダイヤモンドまたはＤＬＣを
含む、上記（１）に記載のチップ構造。 （３）前記気体誘電媒体がネオン、ヘリウム、空気、窒
素、二酸化炭素、およびそれらの混合物から成るグルー
プから選択される、上記（１）に記載のチップ構造。 （４）前記構造がＢＥＯＬ ＣＭＯＳチップ構造を含
む、上記（１）に記載のチップ構造。 （５）ａ．少なくとも１つのデバイスおよび少なくとも
１つの基板層導電性バイア相互接続を画定する基板層メ
タライゼーション層を支持する半導体基板と、 ｂ．少なくとも１つの基板層導電バイア相互接続および
少なくとも１つのデバイスのうち選択された１つと電気
的に連絡している第１導電性バイア層と、 ｃ．第１導電性バイア層の選択されたバイアと電気的に
連絡している局所相互接続配線層と、 ｄ．電気的に連絡している予め選択された数の追加的代
替導電性バイア層および配線層と、 ｅ．予め選択された最終層の上に配置した永久ハード・
マスクと、 ｆ．前記層の少なくとも１つの中の気体誘電媒体と を含む多層相互接続集積回路チップ構造。 （６）前記少なくとも１つのデバイスが少なくとも１つ
のゲートである、上記（５）に記載の多層相互接続集積
回路チップ構造。 （７）前記半導体基板がシリコン、ガリウムヒ素、シリ
コンオンオキサイド、およびシリコンゲルマニウムから
成るグループから選択される、上記（５）に記載の多層
相互接続集積回路チップ構造。 （８）前記導電性バイアおよび前記導電性配線がアルミ
ニウム、アルミニウム銅、銅、タングステン、およびド
ープされたポリシリコンから成るグループから選択され
る、上記（５）に記載の多層相互接続集積回路チップ構
造。 （９）前記ハード・マスクが酸化シリコンまたは窒化シ
リコンを含む、上記（５）に記載の多層相互接続集積回
路チップ構造。 （１０）前記気体誘電媒体が空気、二酸化炭素、窒素、
ヘリウム、アルゴン、およびこれらの混合物から成るグ
ループから選択される、上記（５）に記載の多層相互接
続集積回路チップ構造。 （１１）前記永久ハード・マスクの下に少なくとも１つ
の追加配線層と交互に配置される少なくとも１つの追加
バイア層を含む、上記（５）に記載の多層相互接続集積
回路チップ構造。 （１２）前記ハード・マスク層の上に配置され、前記ハ
ード・マスクの複数の開口を通して前記集積回路構造内
に柱上に伸長して、チップを外部環境から封鎖する封入
材をも含む、上記（５）に記載の多層相互接続集積回路
チップ構造。 （１３）前記封入材がダイヤモンドまたはＤＬＣを含
む、上記（１２）に記載の多層相互接続集積回路チップ
構造。 （１４）前記少なくとも１つのデバイスが少なくとも１
つのゲートを含む、上記（５）に記載の多層相互接続集
積回路チップ構造。 （１５）前記気体誘電体が少なくとも１つのゲートを含
む層に存在する、上記（１４）に記載の多層相互接続集
積回路チップ構造。 （１６）少なくとも１つの導電層をも含み、導電層中で
永久誘電媒体がダイヤモンドを含む、上記（５）に記載
の多層相互接続集積回路チップ構造。 （１７）多層相互接続集積回路チップ内に気体誘電媒体
を供給するための方法であって、 ａ．半犠牲誘電媒体含む多層相互接続集積回路チップお
よび予め選択された部位に複数の開口を含むハード・マ
スク最終層を形成するステップと、 ｂ．気体誘電媒体の等方性酸素含有ガス内でドライ・エ
ッチングによって前記ハード・マスク最終層の前記複数
の開口のいずれかを通して前記半犠牲誘電媒体を除去
し、それによって半犠牲誘電媒体と置換するステップと を含む方法。 （１８）前記ハード・マスク最終層の上に封入材を塗布
し、かつ前記ハード・マスク最終層の開口を通して多層
相互接続集積回路チップの全層より少ない層内に封入材
を柱状に塗布する追加ステップを含む、上記（１７）に
記載の方法。 （１９）前記半犠牲誘電媒体がＣＶＤダイヤモンドまた
はＤＬＣを含む、上記（１７）に記載の方法。 （２０）気体誘電体媒体を有する集積回路チップを作成
するための方法であって、 ａ．少なくとも１つのデバイスおよび少なくとも１つの
基板層導電性バイア相互接続を画定する基板層メタライ
ゼーション層を支持する半導体基板を提供するステップ
と、 ｂ．第１犠牲ＣＶＤダイヤモンド層を堆積して、前記基
板層メタライゼーション層を前記少なくとも１つのデバ
イスおよび少なくとも１つの基板層相互接続と同一高さ
に充填し、前記第１犠牲ＣＶＤダイヤモンド層上に第１
暫定ハード・マスクを作成するステップと、 ｃ．前記第１暫定ハード・マスクおよび前記第１犠牲Ｃ
ＶＤダイヤモンド層の予め選択された位置の予め選択さ
れた数の開口をエッチングし、前記開口に導電性材料を
充填して、前記基板メタライゼーション層と電気的に連
絡している第１バイア層を形成し、かつ残存している第
１暫定ハード・マスクを除去するステップと、 ｄ．第２犠牲ＣＶＤダイヤモンド層を前記第１犠牲ＣＶ
Ｄダイヤモンド層の上に堆積し、前記第２犠牲ＣＶＤダ
イヤモンド層の上に第２暫定ハード・マスクを作成する
ステップと、 ｅ．前記第２暫定ハード・マスクおよび前記第２犠牲Ｃ
ＶＤダイヤモンド層を通る予め選択された位置の予め選
択された数の開口をエッチングし、前記開口に導電性材
料を充填して、前記第１バイア層と電気的に連絡してい
る局所相互接続層を提供し、前記第２暫定ハード・マス
クを除去するステップと、 ｆ．所望の層数が作成され、最終永久ハード・マスクが
作成されるまで、ステップｂないしｅを繰り返すステッ
プと、 ｇ．前記最終ハード・マスクの予め選択された位置の予
め選択された数の開口をエッチングし、そこを通して前
記犠牲ＣＶＤダイヤモンド誘電体の少なくとも一部を除
去し、除去された犠牲ＣＶＤダイヤモンドの代わりに気
体誘電媒体を残すステップと を含む方法。 （２１）封入層を堆積して前記気体誘電体を外部環境か
ら封鎖する追加ステップを含む、上記（２０）に記載の
方法。 （２２）前記ハード・マスクを作成するステップが、ハ
ード・マスクをフォトレジストで被覆し、前記ハード・
マスクおよび前記犠牲ＣＶＤダイヤモンドでエッチング
すべき開口の予め選択された数および予め選択された位
置に対応する開口を前記レジストにフォトリソグラフィ
により露光して現像することを含む、上記（２０）に記
載の方法。 （２３）前記基板層メタライゼーション層に画定される
前記少なくとも１つのデバイスが少なくとも１つのゲー
トを含む、上記（２０）に記載の方法。 （２４）前記ハード・マスクが酸化シリコンまたは窒化
シリコンを含む、上記（２０）に記載の方法。 （２５）気体誘電媒体を残す前記ステップが、不活性ガ
ス、窒素、空気、二酸化炭素、およびそれらの混合物か
ら成るグループから選択された誘電媒体を残すことを含
む、上記（２０）に記載の方法。 （２６）開口に導電性材料を充填する前記ステップが、
アルミニウム、アルミニウム銅、銅、タングステン、お
よびドープされたポリシリコンから成るグループから選
択された導電性材料を開口に充填することを含む、上記
（２０）に記載の方法。 （２７）封入材を堆積する前記ステップが、ＣＶＤダイ
ヤモンドを含む封入材を堆積することを含む、上記（２
０）に記載の方法。 （２８）ダイヤモンドまたはダイヤモンド様炭素誘電体
を少なくとも１つの層に供給し、予め選択された数の複
数層の完成後に、最終ハード・マスク層の少なくとも１
つの開口を通して等方性酸素エッチング法でエッチング
することによって前記誘電体を除去し、チップ構造を封
入することを含む、多層相互接続集積回路チップ構造の
少なくとも１つの層に気体誘電媒体を形成する方法。
【図１】デバイスおよびアイソレーションが形成された
後のＣＭＯＳチップ構造の基板層の断面図である。
後のＣＭＯＳチップ構造の基板層の断面図である。
【図２】第１犠牲誘電体層がゲート間に堆積され、平坦
化され、第１ハード・マスクが全体に堆積された後の図
１に示す層を示した断面図である。
化され、第１ハード・マスクが全体に堆積された後の図
１に示す層を示した断面図である。
【図３】ハード・マスクに選択的に開口が設けられ、犠
牲誘電体が選択的にエッチングされ、導電性バイアを形
成するために充填され、ハード・マスクの残りが除去さ
れた後の図２に示した構造の断面図である。
牲誘電体が選択的にエッチングされ、導電性バイアを形
成するために充填され、ハード・マスクの残りが除去さ
れた後の図２に示した構造の断面図である。
【図４】第２犠牲誘電体層が堆積され、選択的にエッチ
ングされ、予め選択された位置に導電性バイアを形成す
るために充填された、図３に示した構造の断面図であ
る。
ングされ、予め選択された位置に導電性バイアを形成す
るために充填された、図３に示した構造の断面図であ
る。
【図５】第３犠牲誘電体層が堆積され、選択的にエッチ
ングされ、図４で形成された選択された導電性バイアと
電気的に連絡している第１局所相互接続導電性配線層を
形成するために充填された、図４に示した構造の断面図
である。
ングされ、図４で形成された選択された導電性バイアと
電気的に連絡している第１局所相互接続導電性配線層を
形成するために充填された、図４に示した構造の断面図
である。
【図６】前の図について述べた通り、最終導電性バイア
層、次いで第２配線層が犠牲誘電媒体中に形成され、最
終ハード・マスクが全体的に、かつ第２配線層が形成さ
れた後に堆積された、図５に示した構造の断面図であ
る。
層、次いで第２配線層が犠牲誘電媒体中に形成され、最
終ハード・マスクが全体的に、かつ第２配線層が形成さ
れた後に堆積された、図５に示した構造の断面図であ
る。
【図７】最終ハード・マスクにフォトレジストが塗布さ
れ、開口がパターン形成された後の構造の断面図であ
る。
れ、開口がパターン形成された後の構造の断面図であ
る。
【図８】全ての犠牲誘電体が最終ハード・マスクにパタ
ーン形成された開口を通して構造から除去された状態の
断面図である。
ーン形成された開口を通して構造から除去された状態の
断面図である。
【図９】ＣＶＤダイヤモンドが封入材として図８の構造
上に堆積され、下部相互接続層を外部環境から封鎖して
いる構造の断面図である。
上に堆積され、下部相互接続層を外部環境から封鎖して
いる構造の断面図である。
【図１０】ＣＶＤダイヤモンドが、デバイス、線、また
はバイアのパッキング密度が高い領域からだけＣＶＤダ
イヤモンドを除去し、気体誘電体をこれらの特定の領域
のみに限定している構造の断面図である。
はバイアのパッキング密度が高い領域からだけＣＶＤダ
イヤモンドを除去し、気体誘電体をこれらの特定の領域
のみに限定している構造の断面図である。
０ 基板 １ 酸化物アイソレーション領域 ２ ゲート ３ ＣＶＤダイヤモンド ４ ハード・マスク ５ バイア ６ 誘電体層 ８ 相互接続
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ローレンス・エイ・クレヴェンジャー アメリカ合衆国12540 ニューヨーク州ラ グランジヴィル アンドリュース・ロード 377 (72)発明者 ルイス・エル・シュ アメリカ合衆国12524 ニューヨーク州フ ィッシュキル クロスビー・コート ９
Claims (28)
- 【請求項１】誘電性封入材によってチップ内に閉じ込め
られた気体誘電媒体を多層の少なくとも１つに含む、多
層相互集積回路チップ構造。 - 【請求項２】前記誘電性封入材がダイヤモンドまたはＤ
ＬＣを含む、請求項１に記載のチップ構造。 - 【請求項３】前記気体誘電媒体がネオン、ヘリウム、空
気、窒素、二酸化炭素、およびそれらの混合物から成る
グループから選択される、請求項１に記載のチップ構
造。 - 【請求項４】前記構造がＢＥＯＬ ＣＭＯＳチップ構造
を含む、請求項１に記載のチップ構造。 - 【請求項５】ａ．少なくとも１つのデバイスおよび少な
くとも１つの基板層導電性バイア相互接続を画定する基
板層メタライゼーション層を支持する半導体基板と、 ｂ．少なくとも１つの基板層導電バイア相互接続および
少なくとも１つのデバイスのうち選択された１つと電気
的に連絡している第１導電性バイア層と、 ｃ．第１導電性バイア層の選択されたバイアと電気的に
連絡している局所相互接続配線層と、 ｄ．電気的に連絡している予め選択された数の追加的代
替導電性バイア層および配線層と、 ｅ．予め選択された最終層の上に配置した永久ハード・
マスクと、 ｆ．前記層の少なくとも１つの中の気体誘電媒体と を含む多層相互接続集積回路チップ構造。 - 【請求項６】前記少なくとも１つのデバイスが少なくと
も１つのゲートである、請求項５に記載の多層相互接続
集積回路チップ構造。 - 【請求項７】前記半導体基板がシリコン、ガリウムヒ
素、シリコンオンオキサイド、およびシリコンゲルマニ
ウムから成るグループから選択される、請求項５に記載
の多層相互接続集積回路チップ構造。 - 【請求項８】前記導電性バイアおよび前記導電性配線が
アルミニウム、アルミニウム銅、銅、タングステン、お
よびドープされたポリシリコンから成るグループから選
択される、請求項５に記載の多層相互接続集積回路チッ
プ構造。 - 【請求項９】前記ハード・マスクが酸化シリコンまたは
窒化シリコンを含む、請求項５に記載の多層相互接続集
積回路チップ構造。 - 【請求項１０】前記気体誘電媒体が空気、二酸化炭素、
窒素、ヘリウム、アルゴン、およびこれらの混合物から
成るグループから選択される、請求項５に記載の多層相
互接続集積回路チップ構造。 - 【請求項１１】前記永久ハード・マスクの下に少なくと
も１つの追加配線層と交互に配置される少なくとも１つ
の追加バイア層を含む、請求項５に記載の多層相互接続
集積回路チップ構造。 - 【請求項１２】前記ハード・マスク層の上に配置され、
前記ハード・マスクの複数の開口を通して前記集積回路
構造内に柱上に伸長して、チップを外部環境から封鎖す
る封入材をも含む、請求項５に記載の多層相互接続集積
回路チップ構造。 - 【請求項１３】前記封入材がダイヤモンドまたはＤＬＣ
を含む、請求項１２に記載の多層相互接続集積回路チッ
プ構造。 - 【請求項１４】前記少なくとも１つのデバイスが少なく
とも１つのゲートを含む、請求項５に記載の多層相互接
続集積回路チップ構造。 - 【請求項１５】前記気体誘電体が少なくとも１つのゲー
トを含む層に存在する、請求項１４に記載の多層相互接
続集積回路チップ構造。 - 【請求項１６】少なくとも１つの導電層をも含み、導電
層中で永久誘電媒体がダイヤモンドを含む、請求項５に
記載の多層相互接続集積回路チップ構造。 - 【請求項１７】多層相互接続集積回路チップ内に気体誘
電媒体を供給するための方法であって、 ａ．半犠牲誘電媒体含む多層相互接続集積回路チップお
よび予め選択された部位に複数の開口を含むハード・マ
スク最終層を形成するステップと、 ｂ．気体誘電媒体の等方性酸素含有ガス内でドライ・エ
ッチングによって前記ハード・マスク最終層の前記複数
の開口のいずれかを通して前記半犠牲誘電媒体を除去
し、それによって半犠牲誘電媒体と置換するステップと を含む方法。 - 【請求項１８】前記ハード・マスク最終層の上に封入材
を塗布し、かつ前記ハード・マスク最終層の開口を通し
て多層相互接続集積回路チップの全層より少ない層内に
封入材を柱状に塗布する追加ステップを含む、請求項１
７に記載の方法。 - 【請求項１９】前記半犠牲誘電媒体がＣＶＤダイヤモン
ドまたはＤＬＣを含む、請求項１７に記載の方法。 - 【請求項２０】気体誘電体媒体を有する集積回路チップ
を作成するための方法であって、 ａ．少なくとも１つのデバイスおよび少なくとも１つの
基板層導電性バイア相互接続を画定する基板層メタライ
ゼーション層を支持する半導体基板を提供するステップ
と、 ｂ．第１犠牲ＣＶＤダイヤモンド層を堆積して、前記基
板層メタライゼーション層を前記少なくとも１つのデバ
イスおよび少なくとも１つの基板層相互接続と同一高さ
に充填し、前記第１犠牲ＣＶＤダイヤモンド層上に第１
暫定ハード・マスクを作成するステップと、 ｃ．前記第１暫定ハード・マスクおよび前記第１犠牲Ｃ
ＶＤダイヤモンド層の予め選択された位置の予め選択さ
れた数の開口をエッチングし、前記開口に導電性材料を
充填して、前記基板メタライゼーション層と電気的に連
絡している第１バイア層を形成し、かつ残存している第
１暫定ハード・マスクを除去するステップと、 ｄ．第２犠牲ＣＶＤダイヤモンド層を前記第１犠牲ＣＶ
Ｄダイヤモンド層の上に堆積し、前記第２犠牲ＣＶＤダ
イヤモンド層の上に第２暫定ハード・マスクを作成する
ステップと、 ｅ．前記第２暫定ハード・マスクおよび前記第２犠牲Ｃ
ＶＤダイヤモンド層を通る予め選択された位置の予め選
択された数の開口をエッチングし、前記開口に導電性材
料を充填して、前記第１バイア層と電気的に連絡してい
る局所相互接続層を提供し、前記第２暫定ハード・マス
クを除去するステップと、 ｆ．所望の層数が作成され、最終永久ハード・マスクが
作成されるまで、ステップｂないしｅを繰り返すステッ
プと、 ｇ．前記最終ハード・マスクの予め選択された位置の予
め選択された数の開口をエッチングし、そこを通して前
記犠牲ＣＶＤダイヤモンド誘電体の少なくとも一部を除
去し、除去された犠牲ＣＶＤダイヤモンドの代わりに気
体誘電媒体を残すステップと を含む方法。 - 【請求項２１】封入層を堆積して前記気体誘電体を外部
環境から封鎖する追加ステップを含む、請求項２０に記
載の方法。 - 【請求項２２】前記ハード・マスクを作成するステップ
が、ハード・マスクをフォトレジストで被覆し、前記ハ
ード・マスクおよび前記犠牲ＣＶＤダイヤモンドでエッ
チングすべき開口の予め選択された数および予め選択さ
れた位置に対応する開口を前記レジストにフォトリソグ
ラフィにより露光して現像することを含む、請求項２０
に記載の方法。 - 【請求項２３】前記基板層メタライゼーション層に画定
される前記少なくとも１つのデバイスが少なくとも１つ
のゲートを含む、請求項２０に記載の方法。 - 【請求項２４】前記ハード・マスクが酸化シリコンまた
は窒化シリコンを含む、請求項２０に記載の方法。 - 【請求項２５】気体誘電媒体を残す前記ステップが、不
活性ガス、窒素、空気、二酸化炭素、およびそれらの混
合物から成るグループから選択された誘電媒体を残すこ
とを含む、請求項２０に記載の方法。 - 【請求項２６】開口に導電性材料を充填する前記ステッ
プが、アルミニウム、アルミニウム銅、銅、タングステ
ン、およびドープされたポリシリコンから成るグループ
から選択された導電性材料を開口に充填することを含
む、請求項２０に記載の方法。 - 【請求項２７】封入材を堆積する前記ステップが、ＣＶ
Ｄダイヤモンドを含む封入材を堆積することを含む、請
求項２０に記載の方法。 - 【請求項２８】ダイヤモンドまたはダイヤモンド様炭素
誘電体を少なくとも１つの層に供給し、予め選択された
数の複数層の完成後に、最終ハード・マスク層の少なく
とも１つの開口を通して等方性酸素エッチング法でエッ
チングすることによって前記誘電体を除去し、チップ構
造を封入することを含む、多層相互接続集積回路チップ
構造の少なくとも１つの層に気体誘電媒体を形成する方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/374,839 US6255712B1 (en) | 1999-08-14 | 1999-08-14 | Semi-sacrificial diamond for air dielectric formation |
| US09/374839 | 1999-08-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001102453A true JP2001102453A (ja) | 2001-04-13 |
| JP3449614B2 JP3449614B2 (ja) | 2003-09-22 |
Family
ID=23478397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000245862A Expired - Fee Related JP3449614B2 (ja) | 1999-08-14 | 2000-08-14 | 集積回路チップ構造及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6255712B1 (ja) |
| JP (1) | JP3449614B2 (ja) |
| KR (1) | KR100378771B1 (ja) |
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2000
- 2000-08-11 KR KR10-2000-0046530A patent/KR100378771B1/ko not_active IP Right Cessation
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|---|---|
| US6255712B1 (en) | 2001-07-03 |
| JP3449614B2 (ja) | 2003-09-22 |
| KR20010067071A (ko) | 2001-07-12 |
| KR100378771B1 (ko) | 2003-04-07 |
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