CN113035880B - 存储器及其制备方法 - Google Patents

Abstract

公开了一种制备三维存储器的方法和一种三维存储器。所公开的制备三维存储器的方法包括：在半导体结构的一侧表面形成第一叠层结构，并在第一叠层结构中形成贯穿第一叠层结构的接触孔；在接触孔中设置第一填充物以形成接触块；在第一叠层结构的远离半导体结构的一侧表面形成第二叠层结构，并在第二叠层结构中形成贯穿第二叠层结构连接开口；以及在连接开口中设置第二填充物以形成连接层。其中，接触块的邻近半导体结构的一侧表面与半导体结构直接接触，并且接触块的远离半导体结构的一侧表面完全暴露在连接开口中并与设置在连接开口中的连接层直接接触。其中，接触块和连接层被形成为具有在远离半导体结构的方向上尺寸逐渐减小的剖面形状。

Description

存储器及其制备方法

技术领域

本公开涉及半导体技术领域，具体地，涉及一种存储器及其制备方法。

背景技术

具有X-tacking架构的存储器通过将存储阵列和***电路布置在分别的阵列晶圆和***晶圆上，可有效解决加工存储阵列时***电路受到高温高压的影响的问题，能够实现更高的存储密度、更简单的工艺流程以及更少的循环时间。

在X-tacking构架下，随着存储阵列堆叠层数的增多，对***电路的需求也随之变高。例如，***电路中可能需要更多的接口电路、驱动电路等。在这种情况下，***电路中的后段制程互连结构(以下简称为互连结构)也会变得更加复杂。具体地，用于晶体管之间的互连的金属连线将越来越多，即，金属层将越来越多。

在制备***晶圆的过程中，诸如离子注入和离子刻蚀等的工艺可以产生游离电荷。此时，芯片中的金属线等导体就像一根根天线，可以将游离电荷收集起来，天线越长，收集的电荷就越多，电压也就越高。当该导体连接至MOS管的栅极时，高电压可能导致薄栅氧化层被击穿，使电路失效，即所谓的“天线效应”。通常情况下，可以用“天线比率”来衡量芯片发生天线效应的几率。“天线比率”的定义是：构成“天线”的导体(一般是金属)的横截面面积与所相连的栅氧化层面积的比率。

如上所述，随着***晶圆中用于MOS管互连的金属层数越来越多，天线比率越来越大，发生天线效应的可能性就越大。由此，***晶圆中的栅氧化层也更容易受到伤害。

另一方面，在采用3D存储架构的阵列晶圆中，在垂直于阵列晶圆表面的方向上例如可以堆叠32个、64个、128个或更多个存储单元，栅氧化层的面积也可以相应地分别提高32倍、64倍、128倍或更高。也就是说，天线比率也可以以相应的倍数减小。

可以形成一种将用于***晶圆的互连结构布置在阵列晶圆上的倒置X-tacking架构来解决***晶圆中的天线效应问题。在倒置X-tacking架构中，如上所述，由于可以使天线比率减小32倍、64倍、128倍或更多，栅氧化层受到伤害的可能性也极大地减小甚至可以忽略不计。

在倒置X-tacking架构中，由于用于***晶圆的互连结构在远离阵列晶圆衬底的方向上更接近***电路，因此集成度也需要越来越高。然而，根据传统的工艺制程，无法满足倒置X-tacking架构提高集成度的需求。

在本背景技术部分中公开的上述信息仅用于理解本发明构思的背景技术，因此，它可以包含不构成现有技术的信息。

发明内容

本申请提供了一种可至少部分解决现有技术中存在的上述问题的三维存储器及其制备方法，以满足倒置X-tacking架构下在阵列晶圆上用于形成***晶圆的互连结构的需求。

本公开的一个方面提供了一种制备三维存储器的方法，该方法可以包括：在半导体结构的一侧表面形成第一叠层结构，并在第一叠层结构中形成贯穿第一叠层结构的接触块；在第一叠层结构的远离半导体结构的一侧表面形成第二叠层结构，并在第二叠层结构中形成贯穿第二叠层结构的连接层。其中，接触块与连接层直接接触。其中，接触块和连接层分别具有在远离半导体结构的方向上尺寸减小的剖面形状，在接触块与连接层的接触界面处，连接层的尺寸大于接触块的尺寸。

在根据本公开的实施方式中，半导体结构可以包括衬底层、设置在衬底层的一侧表面上的存储阵列以及设置在存储阵列上的互连结构，并且在半导体结构的一侧表面形成第一叠层结构可以包括：在互连结构的远离衬底层的表面上形成第一叠层结构。

在根据本公开的实施方式中，接触块的邻近半导体结构的一侧表面可以与互连结构直接接触，以使得互连结构通过接触块和连接层电连接至***晶圆中的***电路。

在根据本公开的实施方式中，互连结构包括多个连接部，连接部中的至少一个连接部与形成在第一叠层结构中的至少两个接触块直接接触，并且至少两个接触块中的每个接触块被形成为分别与对应的一个连接层直接接触。

在根据本公开的实施方式中，第一叠层结构可以包括第一牺牲层，其中，在第一叠层结构中形成接触块可以包括：对第一牺牲层进行图案化，以得到第一间隔图案和经由第一间隔图案间隔设置的接触孔牺牲块，接触孔牺牲块具有在远离半导体结构的方向上尺寸逐渐减小的剖面形状；在第一间隔图案中设置第三填充物，以形成第三介质层；移除接触孔牺牲块以得到第一接触孔部分；以及在第一接触孔部分中填充导电材料以形成接触块。

在根据本公开的实施方式中，第一叠层结构还可以包括依次形成在互连结构与第一牺牲层之间的第一介质层和第二介质层，在第一叠层结构中形成接触块还可以包括：在第一牺牲层中形成第一接触孔部分之后，移除第二介质层的暴露在第一接触孔部分中的部分，以得到第二接触孔部分；移除第一介质层的暴露在第二接触孔部分中的部分，以得到第三接触孔部分；以及在第一接触孔部分、第二接触孔部分以及第三接触孔部分共同形成的接触孔中填充导电材料以形成接触块。

在根据本公开的实施方式中，第二叠层结构可以包括第二牺牲层，其中，在第二叠层结构中形成连接层可以包括：对第二牺牲层进行图案化，以得到第二间隔图案和经由第二间隔图案间隔设置的连接牺牲层，连接牺牲块具有在远离半导体结构的方向上尺寸逐渐减小的剖面形状；在第二间隔图案中设置第四填充物，以形成第六介质层；移除连接牺牲层以得到第一连接开口部分；以及在第一连接开口部分中填充导电材料以形成连接层。

在根据本公开的实施方式中，第二叠层结构还可以包括依次形成在第一叠层结构与第二牺牲层之间的第四介质层和第五介质层，在第二叠层结构中形成连接层还可以包括：在第二牺牲层中形成第一连接开口部分之后，移除第五介质层的暴露在第一连接开口部分中的部分，以得到第二连接开口部分；移除第四介质层的暴露在第二连接开口部分中的部分，以得到第三连接开口部分；以及在第一连接开口部分、第二连接开口部分以及第三连接开口部分共同形成的连接开口中填充导电材料以形成连接层。

在根据本公开的实施方式中，在第二叠层结构的远离半导体结构的一侧表面上形成第三叠层结构，并在第三叠层结构中形成贯穿第三叠层结构的第一子接触块和第二子接触块；以及在第三叠层结构的远离半导体结构的一侧表面上形成第四叠层结构，并在第四叠层结构中形成贯穿第四叠层结构的第一子连接层和第二子连接层。其中，第一子接触块和第二子接触块分别与第一子连接层和第二子连接层直接接触，第一子接触块和第一子连接层被形成为分别具有在远离半导体结构的方向上尺寸减小的剖面形状，在第一子接触块与第一子连接层的接触界面处，第一子连接层的尺寸大于第一子接触块的尺寸。

在根据本公开的实施方式中，第一子接触块中的一个第一子接触块和第二子接触块中的一个第二子接触块被形成为与连接层中的一个连接层直接接触。

本公开的另一方面提供了一种三维存储器，该三维存储器可以包括：设置在半导体结构的一侧表面上的第一叠层结构，第一叠层结构中具有贯穿第一叠层结构的接触块；以及设置在第一叠层结构的远离半导体结构的一侧表面上的第二叠层结构，第二叠层结构中具有贯穿第二叠层结构的连接层。其中，接触块与连接层直接接触，接触块和连接层分别具有在远离半导体结构的方向上尺寸减小的剖面形状，在接触块与连接层的接触界面处，连接层的尺寸大于接触块的尺寸。

在根据本公开的实施方式中，半导体结构可以包括衬底层、设置在衬底层的一侧表面上的存储阵列以及设置在存储阵列上的互连结构，并且第一叠层结构形成在后段制程互连结构的远离衬底层的表面上。

在根据本公开的实施方式中，接触块的邻近半导体结构的一侧表面可以与互连结构直接接触，以使得互连结构通过接触块和连接层电连接至***晶圆中的***电路。

在根据本公开的实施方式中，互连结构包括多个连接部，多个连接部中的至少一个连接部与形成在第一叠层结构中的至少两个接触块直接接触，并且至少两个接触块中的每个接触块分别与对应的一个连接层直接接触。

在根据本公开的实施方式中，三维存储器还可以包括：设置在所述第二叠层结构的远离所述半导体结构的一侧表面上的第三叠层结构，所述第三叠层结构中具有贯穿所述第三叠层结构的第一子接触块和第二子接触块；以及设置在所述第三叠层结构的远离所述半导体结构的一侧表面上的第四叠层结构，所述第四叠层结构中具有贯穿所述第四叠层结构的第一子连接层和第二子连接层中。其中，所述第一子接触块和所述第二子接触块分别与所述第一子连接层和所述第二子连接层直接接触。其中，第一子接触块和第一子连接层被形成为分别具有在远离半导体结构的方向上尺寸逐渐减小的剖面形状，在第一子接触块与第一子连接层的接触界面处，第一子连接层的尺寸大于第一子接触块的尺寸

在根据本公开的实施方式中，所述第一子接触块中的一个第一子接触块和所述第二子接触块中的一个第二子接触块与所述连接层中的一个连接层直接接触。

本公开的另一方面提供了一种半导体结构，包括键合至彼此的阵列晶圆和***晶圆，其中阵列晶圆包括如上所述的三维存储器，***晶圆包括用于三维存储器的***电路。

根据本公开的三维存储器及其制备方法可以形成具有上窄下宽的剖面的接触块和连接层，满足倒置X-tacking架构下在阵列晶圆上形成用于***晶圆的互连结构的需求。通过具有上窄下宽的剖面形状的接触块和连接层，在远离阵列晶圆的方向上用于***晶圆的互连结构的连接层(即，金属连线)可以越来越细，从而可以在该方向上提高用于连接***晶圆的互连结构的集成度。

以上发明内容仅是说明性的，并且不旨在以任何方式进行限制。除了上述说明性方面、实施方式和特征之外，通过参考附图和以下详细描述，其他方面、实施方式和特征将变得显而易见。

附图说明

通过阅读参照以下附图所作的对非限制性实施例的详细描述，本申请的其它特征、目的和优点将会变得更明显。其中：

图1是根据本公开实施方式的三维存储器的制备方法流程图；

图2是根据本申请实施方式的制备方法中用于在其上形成接触块和连接层的半导体结构的剖面结构示意图；

图3至图8是根据本公开实施方式的制备接触块的方法的工艺示意图；

图9至图13是根据本公开实施方式的制备连接层的方法的工艺示意图；

图14是根据本公开另一实施方式的倒置X-tacking架构下形成在阵列晶圆中的用于***晶圆的互连结构的示意性剖视图。

具体实施方式

为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。

应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区分开来，而不表示对特征的任何限制，尤其不表示任何的先后顺序。因此，在不背离本申请的教导的情况下，本申请中讨论的第一侧也可被称作第二侧，第一窗口也可称为第二窗口，反之亦然。

在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。

还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。

除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本申请所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本申请所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施例来详细说明本申请。

此外，在本申请中当使用“连接”或“联接”时可表示相应部件之间为直接的接触或间接的接触，除非有明确的其它限定或者能够从上下文推导出的除外。

图1是根据本申请实施方式的三维存储器的制备方法1000流程图。如图1所示，本申请提供一种三维存储器的制备方法1000包括：

S1，在半导体结构的一侧表面形成第一叠层结构，并在第一叠层结构中形成贯穿所述第一叠层结构的接触孔；

S2，在接触孔中设置第一填充物以形成接触块；

S3，在第一叠层结构的远离半导体结构的一侧表面形成第二叠层结构，并在第二叠层结构中形成连接开口；

S4，在连接开口中设置第二填充物，以形成连接层。

制备方法1000中形成的接触块的邻近半导体结构的一侧表面与半导体结构直接接触，并且其远离半导体结构的一侧表面暴露在连接开口中并与设置在连接开口中的连接层直接接触。此外，接触块的剖面的开口尺寸在远离半导体结构的方向上逐渐减小，并且连接层的剖面的开口尺寸在远离半导体结构的方向上逐渐减小。

下面将结合图2至图13详细说明上述制备方法1000的各个步骤的具体工艺。具体地，图2是根据本申请实施方式的制备方法中用于在其上形成接触块和连接层的半导体结构100的剖面结构示意图，图3至图7是详细说明根据制备方法1000的制备接触孔的具体工艺的剖面结构示意图，图8是详细说明根据制备方法1000的制备接触块的具体工艺的剖面结构示意图，图9至图12是详细说明根据制备方法1000的制备连接开口的具体工艺的剖面结构示意图，图13是详细说明根据制备方法1000的制备连接层的具体工艺的剖面结构示意图。

参照图2，半导体结构100可包括衬底层101、存储阵列102以及与存储阵列102连接的第一互连结构103。

衬底层101的制备材料可选择任何适合的半导体材料，例如可为单晶硅(Si)、单晶锗(Ge)、硅锗(GeSi)、碳化硅(SiC)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或砷化镓等Ⅲ-Ⅴ族化合物。在本实施方式中，衬底101可选择单晶硅。

存储阵列102可以是形成在衬底层101上的具有沟道孔的叠层结构，用于实现存储器件100的存储功能。

第一互连结构103位于存储阵列102远离衬底层101的一侧上，可例如包括垂直互连通道(VIA)，其一侧可与存储阵列102电联接，另一侧可例如通过下文参照图3至图13描述的接触块和连接层电联接至***晶圆(未示出)中的***电路。具体地，***电路晶圆可例如是CMOS晶圆，其包括如场效应晶体管、电容、电感和/或PN结二极管等，用于实现三维存储器的例如缓存、放大、译码等的不同功能。在一个实施方式中，可在存储阵列102中制备三维存储阵列，形成存储器阵列晶圆，并在另一个***电路晶圆上单独制备负责数据I/O及记忆单元操作的***电路。当两片晶圆制备完成后，可对二者进行键合，键合后的两片晶圆可以通过下文中参照图3至图13描述的接触块和连接层相互接通。可以理解的是，***电路晶圆以及键合等制备工艺可采用现有的常规工艺，根据实际需要进行制备，在此省略其详细描述。

下面参照图3至图7详细说明根据制备方法1000的制备接触孔301的具体工艺。

如图3中所示，可在第一互连结构103的远离衬底层101一侧的表面上形成第一叠层结构200。具体地，第一叠层结构200可包括第一介质层201、第二介质层202和第一牺牲层203。可通过任何合适的工艺依次在第一互连结构103的远离衬底层101一侧的表面上形成第一介质层201、第二介质层202和第一牺牲层203。在示例性实施方式中，用于形成第一介质层201、第二介质层202和第一牺牲层203的工艺包括但不限于化学气相沉积(ChemicalVapor Deposition，CVD)、物理气相沉积(Physical Vapor Deposition，PVD)、原子层沉积(Atomic Layer Deposition，ALD)、脉冲激光沉积(Pulsed Laser Deposition，PLD)、液态源雾化化学沉积(Liquid Source Misted Chemical Deposition，LSMCD)和/或其组合的任何适合的工艺。在实施方式中，用于形成第一介质层201、第二介质层202和第一牺牲层203的沉积工艺可以相同，也可以不同。

第一介质层201形成在第一互连结构103上远离衬底层101的一侧。第一介质层201与形成在其上的第二介质层202可在同一刻蚀/腐蚀工艺中具有一定的选择比，以确保在移除第二介质层202的一部分时几乎不去除该第一介质层201。

第一介质层201的材料可为氮化物，包括任何适合的氮化物材料，但本公开不限于此。在作为非限制性示例的一个实施方式中，第一介质层201的材料可选择为氮化硅。如下文参照图7所描述的，第一介质层201中可形成贯穿第一介质层201的第三接触孔部分403，第一介质层201的材料可用于防止设置在第三接触孔部分403中的导电材料向两侧扩散从而影响半导体结构100的电性能。

第一介质层201的厚度D1可以大致设置在约几十埃

至约几百埃的范围内，但本公开不限于此。在一个实施方式中，第一介质层201的厚度D1可以设置在约

至约

的范围内。应理解的是，这里给出的厚度D1仅为示例性的，而并非绝对的厚度，本领域技术人员可根据本申请公开内容的教导根据实际需要选择合适的尺寸。

第二介质层202形成在第一介质层201的远离衬底的一侧表面上。第二介质层202的材料可为氧化物，包括任何适合的氧化物材料，但本公开不限于此。在作为非限制性示例的一个实施方式中，第二介质层202的材料可选择为氧化硅。

第二介质层202的厚度D2可以大致设置在约几十埃

至约几百埃的范围内，但本公开不限于此。在一个实施方式中，第二介质层202的厚度D2可以设置在约

至约

的范围内。应理解的是，这里给出的厚度D2仅为示例性的，而并非绝对的厚度，本领域技术人员可根据本申请公开内容的教导根据实际需要选择合适的尺寸。

第一牺牲层203形成在第二介质层202的远离衬底层101的一侧表面上。第一牺牲层203可由氮化物形成，包括任何适合的氮化物材料，但本公开不限于此。在一个实施方式中，第一牺牲层的材料可以选择为氮化硅。

第一牺牲层203的厚度D3可以大致设置在约几十埃至约几百埃的范围内，但本公开不限于此。在一个实施方式中，第一牺牲层203的厚度D3可以设置在约

至约

的范围内。一般地，第一牺牲层203的厚度可以大于第一介质层201和第二介质层202的厚度。应理解的是，这里给出的厚度D3仅为示例性的，而并非绝对的厚度，本领域技术人员可根据本申请公开内容的教导根据实际需要选择合适的尺寸。

然后，参照图4，对第一牺牲层203进行图案化，以得到第一间隔图案301和经由间隔图案301间隔设置的接触孔牺牲块302。可通过光刻工艺和其后的刻蚀工艺形成第一间隔图案301和接触孔牺牲块302。

用于形成第一间隔图案301和接触孔牺牲块302的光刻工艺包括在第一牺牲层203上形成图案掩膜(未示出)。光刻工艺中使用的图案掩膜例如可以采用电解质抗反射涂层(DARC)、碳硬掩膜、底部抗反射涂层(BARC)或光刻胶等。第一间隔图案301的图案由图案掩模限定，然后可以通过刻蚀工艺将第一间隔图案301的图案转移到第一牺牲层203。

可以使用任何适合的刻蚀工艺进行刻蚀来将第一间隔图案301的图案转移到第一牺牲层203。在一个实施方式中，可以采用各向异性刻蚀工艺来在第一牺牲层203中形成第一间隔图案301。例如，可以采用诸如气相刻蚀的干法刻蚀工艺来形成第一间隔图案301，但本公开不限于此。

在采用气相刻蚀工艺来形成第一间隔图案301的情况下，使用刻蚀气体作为刻蚀剂，并将半导体结构暴露于刻蚀气体中来进行刻蚀。可以通过控制刻蚀气体的种类、流量及其配比、射频功率、温度或其组合，来限定第一间隔图案301的形状。具体地，第一间隔图案301可以具有在远离衬底的方向上开口尺寸逐渐增大的剖面。在一个实施例中，第一间隔图案301可以具有上宽下窄的梯形剖面，即，在远离衬底层101的一侧具有梯形的相互平行的两条边中的较长边，并在邻近衬底层101的一侧具有梯形的相互平行的两条边中的较短边，如图4中所示，但本公开不限于此。第一间隔图案301在垂直于衬底层101方向上的高度可以与第一牺牲层203的高度相同。在其他实施方式中，可通过刻蚀第一牺牲层203并刻蚀第二介质层202的一部分来形成第一间隔图案301。第一间隔图案301在垂直于衬底层101方向上的高度可以略大于第一牺牲层203的高度，但小于第一牺牲层203与第二介质层202在垂直于衬底层101方向上的高度之和。

在完成刻蚀形成第一间隔图案301之后，可通过可选的灰化和清洁工艺来去除剩余的掩膜层。为简化描述和不使本公开的本质模糊，将不提供关于图案掩模、灰化和清洁工艺的详细描述。

在通过刻蚀形成第一间隔图案301之后得到的第一牺牲层203的未被刻蚀的剩余部分为接触孔牺牲块302。相应地，接触孔牺牲块302可以具有在远离衬底的方向上尺寸逐渐减小的剖面形状。在一个实施例中，接触孔牺牲块302可以具有上窄下宽的倒梯形剖面形状，即，在远离衬底层101的一侧具有梯形的相互平行的两条边中的较短边，并在邻近衬底层101的一侧具有梯形的相互平行的两条边中的较长边。在随后的处理中将通过去除接触孔牺牲块302及其下方的第二介质层202和第一介质层201的一部分来形成接触孔400，如下面参照图5至图7将描述的。

参照图5，可通过适合的制造工艺在第一间隔图案301中形成第三介质层303。第三介质层303的材料可为诸如氧化硅的氧化物，但本公开不限于此。可以理解的是，第三介质层303的材料可与第二介质层202的材料相同，也可不同。

在实施方式中，可通过诸如CVD、PVD、ALD、PLD、LSMCD和/或其任何适合的组合来形成第三介质层303。然后，可通过诸如化学机械抛光的平坦化工艺使第一叠层结构200的表面平坦化，使得沉积在第一间隔图案301中的氧化物的上表面的高度与第一牺牲层203的上表面的高度平齐。

参照图6，可通过诸如湿法刻蚀的适合的制造工艺移除接触孔牺牲块302以得到第一接触孔部分401，并移除第二介质层202的暴露在第一接触孔部分401中的部分以得到第二接触孔部分402。在湿法刻蚀中，可以使用刻蚀溶液作为刻蚀剂，并将半导体结构浸没在刻蚀溶液中来进行刻蚀。

如上文参照图3所描述的，第二介质层202与其下方的第一介质层201可在同一刻蚀/腐蚀工艺中具有一定的选择比，以确保在移除第二介质层202的一部分时几乎不去除第一介质层201。

可以理解的是，可在同一移除步骤中去除接触孔牺牲块302及其下方的第二介质层202的一部分，也可在不同的步骤中实现这两者的移除，本领域技术人员可根据本申请公开内容的教导根据实际需要选择合适的移除工艺。

如前所述，由于接触孔牺牲块302在远离衬底层101的方向上具有尺寸逐渐减小的剖面形状，因此通过采用诸如湿法刻蚀的适合的移除工艺去除接触孔牺牲块302后，所形成的第一接触孔部分401同样在远离衬底层101的方向上具有开口尺寸逐渐减小的剖面形状。在接触孔牺牲快302具有上窄下宽的倒梯形剖面形状的实施例中，第一接触孔部分401相应地具有倒梯形剖面形状，即，在远离衬底层101的一侧具有梯形相互平行的两条边中的较短边，并且在邻近衬底层101的一侧具有梯形相互平行的两条边中的较长边，如图6中所示。

参照图7，可通过适合的制造工艺移除第一介质层201的暴露在第二接触孔部分402中的部分，形成贯穿第一介质层201的第三接触孔部分403。在一个实施方式中，可以采用诸如气相刻蚀的各向异性刻蚀工艺来移除暴露在第二接触孔部分402中的第一介质层201的部分以形成第三接触孔部分403，但本公开不限于此。在第一介质层201较薄的情况下，也可以通过如上文参照图4所述的湿法刻蚀来形成第三接触孔部分403。

在气相刻蚀中，使用刻蚀气体作为刻蚀剂，并将半导体结构暴露于刻蚀气体中。可以通过刻蚀气体的种类、流量及其配比、射频功率、温度或其组合来控制刻蚀速度。

在采用气相刻蚀工艺来形成第三接触孔部分403的情况下，由于侧向腐蚀速度远远小于纵向腐蚀速度，侧向几乎不被腐蚀，因此第三接触孔部分403可具有侧壁基本上垂直于底面的矩形剖面形状，并且第三接触孔部分403完全暴露在第二接触孔部分402中，即，第三接触孔部分403在平行于衬底101方向的宽度可不小于第一接触孔部分401的较短边的宽度并且不大于第一接触孔部分401的较长边的宽度。

第一接触孔部分401、第二接触孔部分402和第三接触孔部分403共同形成接触孔400。可以看出第一互连结构103的至少一部分暴露在接触孔400中。

如上所述，第一接触孔部分401可以具有开口尺寸在远离衬底层101方向上逐渐减小的剖面形状。例如，第一接触孔部分401可以具有上窄下宽的倒梯形剖面形状，即，第一接触孔部分401在远离衬底层101的一侧具有较短边，在邻近衬底层101的一侧具有较长边，如图6中所示。根据一个示例性实施例，第二接触孔部分402和第三接触孔部分403在垂直于衬底层101方向上的高度均远小于第一接触孔401的高度，因此接触孔400的形状基本上由第一接触孔401的形状限定。即，接触孔400可以具有在远离衬底层101方向上开口尺寸逐渐减小的剖面形状。在第一接触孔部分401具有上窄下宽的倒梯形剖面形状的实施例中，接触孔400的剖面基本上也为倒梯形形状，其在靠近衬底层101的一侧的边为梯形相互平行的两条边中的较长边，在远离衬底层101的一侧的边为梯形相互平行的两条边中的较短边。

下面参照图8详细说明根据制备方法1000的制备接触块501的具体工艺。可通过适合的制造工艺(例如，CVD、PVD、ALD、PLD、LSMCD和/或其组合)在接触孔400中形成接触块501。接触块501由导电材料形成，用于将其下方的第一互连结构103连接至连接层901(如下文参照图9至图13所描述的)。在一个实施方式中，形成接触块501的材料可以是诸如钨的金属。在另一实施方式中，形成接触块501的材料可为填充有导电材料的多晶硅或硅化物。在其他实施方式中，形成接触块501的材料可为能够将第一互连结构103电连接至连接层901进而电连接至设置在其上的电路结构(例如，***晶圆或其他连接层)的任何适合的材料。

上面已经参照图3至图8描述了在半导体结构中形成接触块501的过程仅是示例性的。在其他实施方式中，在不背离本公开的精神和范围的情况下，可以省略参照图3至图8描述的工艺中的一种或多种。例如，在一个实施方式中，第一叠层结构200可以仅由第一牺牲层形成，即，可以省略第一介质层201和第二介质层202。在该实施方式中，可以在第一接触孔部分401中填充导电材料来形成接触块501。

下面参照图9至图13描述在半导体结构中形成连接层901的过程。

如图9中所示，在第一叠层结构200的远离衬底层101的一侧的表面上形成第二叠层结构600。具体地，第二叠层结构600可包括第四介质层601、第五介质层602和第二牺牲层603。可通过任何适合的工艺依次在第一叠层结构200的远离衬底层101一侧的表面上形成第四介质层601、第五介质层602和第二牺牲层603。在示例性实施方式中，用于形成第四介质层601、第五介质层602和第二牺牲层603的工艺包括但不限于CVD、PVD、ALD、PLD、LSMCD和/或其组合的任何适合的工艺。在实施方式中，用于形成第四介质层601、第五介质层602和第二牺牲层603的工艺可以相同，也可以不同。

第四介质层601与形成在其上的第五介质层602可在同一刻蚀/腐蚀工艺中具有一定的选择比，以确保在移除第五介质层602的一部分时几乎不去除第四介质层601。

第四介质层601的材料可为氮化物，包括任何适合的氮化物材料，但本公开不限于此。在作为非限制性示例的一个实施方式中，第四介质层601的材料可选择为氮化硅。如下文参照图12所描述的，第四介质层601中可形成贯穿第四介质层601的第三开口部分803，第四介质层601的材料可用于防止设置在第三开口部分803中的导电材料向两侧扩散从而影响半导体结构100的电性能。

第四介质层601的厚度D4可以大致设置在约几十埃

至约几百埃的范围内，但本公开不限于此。在一个实施方式中，第一介质层201的厚度D4可以设置在约

至约

的范围内。应理解的是，这里给出的厚度D4仅为示例性的，而并非绝对的厚度，本领域技术人员可根据本申请公开内容的教导根据实际需要选择合适的尺寸。

第五介质层602形成在第四介质层601的远离衬底的一侧表面上。第五介质层602的材料可为氧化物，包括任何适合的氧化物材料，但本公开不限于此。在作为非限制性示例的一个实施方式中，第五介质层804的材料可以选择为氧化硅。

第五介质层602的厚度D5可以大致设置在约几十埃

至约几百埃的范围内，但本公开不限于此。在一个实施方式中，第五介质层602的厚度D5可以设置在约

至约

的范围内。应理解的是，这里给出的厚度D5仅为示例性的，而并非绝对的厚度，本领域技术人员可根据本申请公开内容的教导根据实际需要选择合适的尺寸。

第二牺牲层603形成在第五介质层602的远离衬底层101的一侧表面上。第二牺牲层603可由氮化物形成，包括任何适合的氮化物材料，但本公开不限于此。在一个实施方式中，第二牺牲层603的材料可以选择为氮化硅。

第二牺牲层603的厚度D6可以大致设置在约几十埃至约几百埃的范围内，但本公开不限于此。在一个实施方式中，第二牺牲层603的厚度D6可以设置在约

至约

的范围内。一般地，第二牺牲层603的厚度可以大于第四介质层601和第五介质层602的厚度。应理解的是，这里给出的厚度D6仅为示例性的，而并非绝对的厚度，本领域技术人员可根据本申请公开内容的教导根据实际需要选择合适的尺寸。

参照图10，对第二牺牲层603进行图案化，以得到第二间隔图案701和经由第二间隔图案701间隔设置的连接牺牲层702。可通过光刻工艺和其后的刻蚀工艺来形成第二间隔图案701。用于形成第二间隔图案701的制备方法包括光刻和其后的刻蚀工艺，可与上文中参照图4所描述用于形成第一间隔图案301的制备方法相同，在此省略其详细描述。

根据一个示例性实施例，可与形成第一间隔图案301类似地采用干法刻蚀来形成第二间隔图案701，并且类似地，第二间隔图案701可以具有在远离衬底的方向上开口尺寸逐渐增大的剖面。在一个实施例中，第二间隔图案701可以具有上宽下窄的梯形剖面，即，在远离衬底层101的一侧具有梯形的相互平行的两条边中的较长边，并在邻近衬底层101的一侧具有梯形的相互平行的两条边中的较短边，如图10中所示，但本公开不限于此。第二间隔图案701在垂直于衬底层101方向上的高度可以与第二牺牲层603的高度相同。在其他实施方式中，可通过刻蚀第二牺牲层603并刻蚀第五介质层602的一部分来形成第二间隔图案701。第二间隔图案701在垂直于衬底层101方向上的高度可以略大于第二牺牲层603的高度，但小于第二牺牲层603与第五介质层602在垂直于衬底层101方向上的高度之和。

在通过刻蚀形成第二间隔图案701之后得到的第二牺牲层603的未被刻蚀的剩余部分为连接牺牲层702。相应地，连接牺牲层702可以具有在远离衬底的方向上尺寸逐渐减小的剖面形状。在一个实施例中，连接牺牲层702可以具有上窄下宽的倒梯形剖面形状，即，在远离衬底层101的一侧具有梯形的相互平行的两条边中的较短边，并在邻近衬底层101的一侧具有梯形的相互平行的两条边中的较长边。在随后的处理中将通过去除连接牺牲层702及其下方的第五介质层602和第四介质层601的一部分来形成连接开口800，如下面参照图11至图12将描述的。

参照图11，可通过适当的制造工艺在第二间隔图案701中形成第六介质层703。第六介质层703的材料可为诸如氧化硅的任何适合的氧化物，但本公开不限于此。可以理解的是，第六介质层703的材料可与第五介质层602的材料相同，也可不同。

可通过诸如CVD、PVD、ALD、PLD、LSMCD和/或其任何适合的组合来形成第六介质层703。然后，通过诸如化学机械抛光的平坦化工艺使第二叠层结构600的表面平坦化，使得沉积在第二间隔图案701中的氧化物的上表面的高度与第二牺牲层603的上表面的高度平齐。

然后，与用于形成接触孔400的过程类似地，可通过诸如湿法刻蚀的适合的制造工艺移除连接牺牲层702以得到第一连接开口部分801，并移除第五介质层602的暴露在第一连接开口部分801中的部分以得到第二连接开口部分802。

如参照图9所描述的，第五介质层602与其下方的第四介质层601可在同一刻蚀/腐蚀工艺中具有一定的选择比，以确保在移除第五介质层602的一部分时几乎不去除第四介质层601。

可以理解的是，可在同一移除步骤中去除连接牺牲层702及其下方的第五介质层602的一部分，也可在不同的步骤中实现这两者的移除，本领域技术人员可根据本申请公开内容的教导根据实际需要选择合适的移除工艺。

如前所述，由于连接牺牲层702在远离衬底层101的方向上具有尺寸逐渐减小的剖面形状，因此通过采用诸如湿法刻蚀的适合的制造工艺去除连接牺牲层702后，所形成的第一连接开口部分801同样在远离衬底层101的方向上具有开口尺寸逐渐减小的剖面形状。在连接牺牲层702具有上窄下宽的倒梯形剖面的实施例中，第一连接开口部分801相应地具有上窄下宽的倒梯形剖面形状，即，第一连接开口部分801在远离衬底层101的一侧具有梯形相互平行的两条边中的较短边，在邻近衬底层101的一侧具有梯形相互平行的两条边中的较长边，如图12中所示，但本公开不限于此。在其他实施方式中，第一连接开口部分801可以具有侧壁基本上垂直于的底面的矩形剖面形状。本领域技术人员容易得出，用于限定连接层16的开口也相应地可以具有矩形剖面形状。

然后，与用于形成第三接触孔部分403类似地，可通过采用诸如气相刻蚀的各向异性刻蚀工艺来移除第四介质层601的暴露在第二连接开口部分802中的部分，形成贯穿第四介质层601的第三连接开口部分803，如图12所示。

在气相刻蚀中，由于侧向腐蚀速度远远小于纵向腐蚀速度，侧向几乎不被腐蚀，因此第三连接开口部分803可具有侧壁基本上垂直于底面的矩形剖面形状，并且第三连接开口部分803完全暴露在第二连接开口部分802中，即，第三连接开口部分803在平行于衬底101方向的宽度可不小于第一连接开口部分801的较短边的宽度并且不大于第一连接开口部分801的较长边的宽度。

第一连接开口部分801、第二连接开口部分802和第三连接开口部分803共同形成连接开口800。通过参照图9至图12描述的过程，接触块501的上表面完全暴露在连接开口800中。由此，设置在连接开口800中的连接层901(如下所述)的下表面可以完全覆盖接触块501的上表面，以实现可靠的电连接。

根据一个示例性实施例，在垂直于衬底层101方向上第二连接开口部分802和第三连接开口部分803的高度均远小于第一连接开口部分801的高度，因此连接开口800的形状基本上由第一连接开口部分801的形状限定，即，连接开口800具有尺寸在远离衬底层101的方向上逐渐减小的剖面形状。在第一连接开口部分801具有上窄下宽的倒梯形剖面形状的实施方式中(如图12中所示)，连接开口800的剖面基本上也为倒梯形形状，其在靠近衬底层101的一侧的边为梯形相互平行的两条边中的较长边，在远离衬底层101的一侧的边为梯形相互平行的两条边中的较短边。在第一连接开口部分801具有矩形剖面形状的实施方式中，连接开口800的剖面基本上也为矩形形状(如可从图14中得出的)。

然后，可通过适当的制造工艺在连接开口800中形成连接层。在实施方式中，可通过诸如CVD、PVD、ALD、PLD、LSMCD和/或其任何适合的组合的沉积工艺来形成连接层901。连接层901的一侧直接连接至接触块501，另一侧可连接至设置在其上的电路结构，例如，在阵列晶圆键合至***晶圆后连接至***晶圆，或者连接至设置在其上的其他连接层。连接层的材料可为能够将接触块501电连接至设置在其上的电路结构进而最终将第一互连结构103电连接至***晶圆的任何适合的导电金属材料。在作为非限制性示例的一个实施方式中，连接层的材料可选择为铜。

形成在第一互连结构103上的接触块501和连接层901可以构成将连接至***晶圆中的***电路的第二互连结构。

通过根据上文中参照图2至图13描述的、在阵列晶圆上形成将连接至***电路的第二互连结构的方法1000的各个步骤，可以形成一种三维存储器，其包括具有上窄下宽的剖面形状的接触块501和连接层901，如图13中所示。具体地，该三维存储器可以包括设置在半导体结构的一侧表面上的第一叠层结构200(如图2中所述)，第一叠层结构200中具有设置在贯穿第一叠层结构200的接触孔400(如图7中所示)中的接触块501。此外，该三维存储器可以包括设置在第一叠层结构200的远离半导体结构的一侧表面上的第二叠层结构600(如图9中所示)，该第二叠层结构600中具有设置在贯穿所述第二叠层结构600的连接开口800(如图12中所示)中的连接层901。在该三维存储器中，接触块501的邻近半导体结构100的一侧表面与半导体结构直接接触，并且接触块501的远离半导体结构100的一侧表面与连接层901直接接触。

上文中参照图9至图13描述的在半导体结构中形成连接层901的过程仅是示例性的。在其他实施方式中，在不背离本公开的精神和范围的情况下，可以省略参照图9至图13描述的工艺中的一种或多种。例如，在一个实施方式中，第二叠层结构600可以仅由第二牺牲层603形成，即，可以省略第四介质层601和第五介质层602。在该实施方式中，可以在第一连接开口部分801中填充导电材料来形成连接层901。

上文中参照图2至图13示意性地示出了根据本公开的一个实施方式的在倒置X-tacking架构下在阵列晶圆上形成用于***晶圆的互连结构的彼此直接接触的接触块和连接层的步骤，以及通过该方法的相应步骤形成的三维存储器。下面参照图14示出根据本公开另一实施方式的在倒置X-tacking架构下形成在阵列晶圆中的用于***晶圆(未示出)的互连结构的示意性剖视图。

图14中示意性地示出了设置在阵列晶圆10中的互连结构，包括连接至阵列晶圆中的存储阵列的第一互连结构11和将连接至***晶圆中的***电路的第二互连结构12。

第一互连结构11设置在阵列晶圆中的存储阵列(未示出)上方，与上文中参照图2至图13描述的第一互连结构103相同，为简明起见，在此省略其详细描述。第一互连结构11为按照传统工艺制程形成的互连结构，如本领域技术人员所了解的，其在远离衬底的方向上集成度越来越低，也就是说，用于存储阵列的互连的例如可由导电金属形成的连接部(以下简称为“金属连线”)的线宽越来越大，在同样的面积中能布置的连线越来越少。例如，第一互连结构11可以包括布置在垂直于衬底方向上的一个或多个互连层，每个互连层包括多条金属连线，并且在远离衬底的方向上互连层中的金属连线的集成度逐渐降低。为便于理解，图14中仅示意性示出了位于第一互连结构11的与第一叠层结构相接触的互连层中的一条金属连线，但本领域技术人员将理解，这仅是示意性而非限制性的。

第二互连结构12可以包括依次形成在远离第一互连结构11的方向上的第一接触块13、第一连接层14、第二接触块15和第二连接层16。第一接触块13用于将阵列晶圆10中的第一互连结构11电连接至第一连接层14，第二接触块15用于将第一连接层14电连接至第二连接层16。在将阵列晶圆10键合至***晶圆(未示出)之后，第一接触块13、第一连接层14、第二接触块15和第二连接层16一起将阵列晶圆10中的第一互连结构11电连接至***晶圆中的***电路，从而使得存储阵列与***电路互连。由此，在倒置X-tacking架构下，通过布置在阵列晶圆中的用于***电路的互连的第二互连结构12，可实现阵列晶圆10中的存储阵列与***晶圆中的***电路的连接。为了显示清晰起见，图14中仅示意性示出了接触块和连接层，而未示出接触块和连接层形成在其中的叠层结构。

第一接触块13和第二接触块15可以按照上文参照图2至图8示出的用于形成接触块501的方法和步骤来形成，并且因此在远离阵列晶圆10的第一互连结构11的方向上具有尺寸逐渐减小的剖面形状。在一个实施例中，第一接触块13和第二接触块15可以在远离第一互连结构11的方向上具有上窄下宽的倒梯形剖面形状(如图14中所示)，为简明起见，在此省略其详细描述。第一连接层14和第二连接层16可以按照上文参照图9至图13描述的用于形成连接层901的方法和步骤来形成，并且因此在远离阵列晶圆10的第一互连结构11的方向上具有尺寸逐渐减小的剖面形状。在一个实施例中，第一连接层14和第二连接层16可以在远离第一互连结构11的方向上具有上窄下宽的倒梯形剖面形状(如图14中所示)，为简明起见，在此省略其详细描述。但第一连接层14和第二连接层16的形状不限于此。在另一实施方式中，第一连接层14和第二连接层16的剖面可以具有侧壁基本上垂直于底面的矩形形状。

可以理解的是，由于第一连接层14的上窄下宽的结构，也即，其上表面的宽度小于下表面，因此第一连接层14的尺寸由较宽的下表面的宽度限定。另一方面，形成在第一接触块13上的第一连接层14的下表面可以覆盖第一接触块13的上表面，以实现可靠的电连接。由于第一接触块13的上窄下宽的结构，覆盖在第一接触块13的较窄的上表面上的第一连接层14可以相应地具有相对较小的下表面宽度。这样，与传统工艺制程相比，第一连接层14可以相对于第一互连结构11中的金属连线具有减小的尺寸，也即减小的线宽。如图14中所示出的，在与第一互连结构11中的金属连线的线宽相同的长度上，可以对应两个第一连接层14，每个第一连接层14的宽度都小于第一互连结构11中金属连线的宽度。

与第一连接层14相类似地，由于第二接触块15和第二连接层16的上窄下宽的结构，第二连接层16可以相对于第一连接层14具有减小的尺寸，也即减小的线宽。这样，在与第一连接层14的线宽相同的长度上，可以对应两个第二连接层16，每个第二连接层16的宽度都小于第一连接层14的宽度。本领域技术人员可以理解的是，上述对应关系仅是示例性的，在与第一互连结构11中的金属连线的线宽相同的长度上，可以对应更多第一连接层14。类似地，在与第一连接层14的线宽相同的长度上，可以对应更多第二连接层16。

结合图14从以上描述可以看出，通过根据本公开形成的具有上窄下宽的剖面形状的接触块和连接层，可以满足倒置X-tacking架构下在阵列晶圆上形成用于***晶圆的互连结构的需求，并在远离阵列晶圆衬底层的方向上提高***电路互连结构的集成度。

本领域技术人员可以理解的是，图14中示出的第一接触块13、第一连接层14、第二接触块15和第二连接层16仅是示意性的，而不意在进行限制。在实际电路中，根据电路的互连需要，可以在远离衬底层的方向上采用以上参照图2至图13所示的方法来形成更多的连接层和相应的接触块。例如，在另一实施方式中，可以在第二接触块15上形成第三接触块，第三接触块可电连接至设置在其上的第四连接层，以在将阵列晶圆10键合至***晶圆之后，经由第一接触块13、第一连接层14、第二接触块15、第二连接层16、第三接触块和第三连接层将阵列晶圆10中的存储阵列电连接至***晶圆中的***电路。根据本公开的制备方法，第三接触块和第三连接层的尺寸可以相对于第二接触块15和第二连接层16进一步减小，从而确保在远离衬底的方向上用于***晶圆的互连结构集成度可以越来越高。

应当指出，可以在工艺1000之前、期间和之后提供额外步骤，并且可以对本文描述的步骤中的一些步骤予以替换、删除，以不同顺序执行或者并行执行。

以上描述仅为本申请的实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (15)

1.一种制备三维存储器的方法，包括：

在半导体结构的一侧表面形成第一叠层结构，并在所述第一叠层结构中形成贯穿所述第一叠层结构的接触块；

在所述第一叠层结构的远离所述半导体结构的一侧表面形成第二叠层结构，并在所述第二叠层结构中形成贯穿所述第二叠层结构的连接层，

其中，所述接触块与所述连接层直接接触，所述接触块和所述连接层分别具有在远离所述半导体结构的方向上尺寸减小的剖面形状，在所述接触块与所述连接层的接触界面处，所述连接层的尺寸大于所述接触块的尺寸。

2.根据权利要求1所述的方法，其中，所述半导体结构包括衬底层、设置在所述衬底层的一侧表面上的存储阵列以及设置在所述存储阵列上的互连结构，

其中，在所述半导体结构的一侧表面形成所述第一叠层结构包括：在所述互连结构的远离所述衬底层的表面上形成所述第一叠层结构，

所述接触块的邻近所述半导体结构的一侧表面与所述互连结构直接接触，以使得所述互连结构通过所述接触块和所述连接层电连接至***晶圆中的***电路。

3.根据权利要求2所述的方法，其中，所述互连结构包括多个连接部，所述多个连接部中的至少一个连接部与形成在所述第一叠层结构中的至少两个接触块直接接触，并且所述至少两个接触块中的每个接触块被形成为分别与对应的一个连接层直接接触。

4.根据权利要求2所述的方法，其中，所述第一叠层结构包括第一牺牲层，其中，在所述第一叠层结构中形成所述接触块包括：

对所述第一牺牲层进行图案化，以得到第一间隔图案和经由所述第一间隔图案间隔设置的接触孔牺牲块，所述接触孔牺牲块具有在远离所述半导体结构的方向上尺寸逐渐减小的剖面形状；

在所述第一间隔图案中设置第三填充物，以形成第三介质层；

移除所述牺牲块以得到第一接触孔部分；以及

在所述第一接触孔部分中填充导电材料以形成所述接触块。

5.根据权利要求4所述的方法，其中，所述第一叠层结构还包括依次形成在所述互连结构与所述第一牺牲层之间的第一介质层和第二介质层，在所述第一叠层结构中形成所述接触块还包括：

在所述第一牺牲层中形成所述第一接触孔部分之后，移除所述第二介质层的暴露在所述第一接触孔部分中的部分，以得到第二接触孔部分；

移除所述第一介质层的暴露在所述第二接触孔部分中的部分，以得到第三接触孔部分；以及

在所述第一接触孔部分、所述第二接触孔部分以及所述第三接触孔部分共同形成的接触孔中填充导电材料以形成所述接触块。

6.根据权利要求1所述的方法，其中，所述第二叠层结构包括第二牺牲层，其中，在所述第二叠层结构中形成所述连接层包括：

对所述第二牺牲层进行图案化，以得到第二间隔图案和经由所述第二间隔图案间隔设置的连接牺牲层，所述连接牺牲层具有在远离所述半导体结构的方向上尺寸逐渐减小的剖面形状；

在所述第二间隔图案中设置第四填充物，以形成第六介质层；

移除所述连接牺牲层以得到第一连接开口部分；以及

在所述第一连接开口部分中填充导电材料以形成所述连接层。

7.根据权利要求6所述的方法，其中，所述第二叠层结构还包括依次形成在所述第一叠层结构与所述第二牺牲层之间的第四介质层和第五介质层，在所述第二叠层结构中形成所述连接层还包括：

在所述第二牺牲层中形成所述第一连接开口部分之后，移除所述第五介质层的暴露在所述第一连接开口部分中的部分，以得到第二连接开口部分；

移除所述第四介质层的暴露在所述第二连接开口部分中的部分，以得到第三连接开口部分；以及

在所述第一连接开口部分、所述第二连接开口部分以及所述第三连接开口部分共同形成的连接开口中填充导电材料以形成所述连接层。

8.根据权利要求1所述的方法，还包括：

在所述第二叠层结构的远离所述半导体结构的一侧表面上形成第三叠层结构，并在所述第三叠层结构中形成贯穿所述第三叠层结构的第一子接触块和第二子接触块；以及

在所述第三叠层结构的远离所述半导体结构的一侧表面上形成第四叠层结构，并在所述第四叠层结构中形成贯穿所述第四叠层结构的第一子连接层和第二子连接层，

其中，所述第一子接触块和所述第二子接触块分别与所述第一子连接层和所述第二子连接层直接接触，所述第一子接触块和所述第一子连接层被形成为分别具有在远离所述半导体结构的方向上尺寸减小的剖面形状，在所述第一子接触块与所述第一子连接层的接触界面处，所述第一子连接层的尺寸大于所述第一子接触块的尺寸。

9.根据权利要求8所述的方法，其中，所述第一子接触块中的一个第一子接触块和所述第二子接触块中的一个第二子接触块被形成为与所述连接层中的一个连接层直接接触。

10.一种三维存储器，包括：

设置在半导体结构的一侧表面上的第一叠层结构，所述第一叠层结构中具有贯穿所述第一叠层结构的接触块；以及

设置在所述第一叠层结构的远离所述半导体结构的一侧表面上的第二叠层结构，所述第二叠层结构中具有贯穿所述第二叠层结构的连接层，

其中，所述接触块与所述连接层直接接触，所述接触块和所述连接层分别具有在远离所述半导体结构的方向上尺寸减小的剖面形状，在所述接触块与所述连接层的接触界面处，所述连接层的尺寸大于所述接触块的尺寸。

11.根据权利要求10所述的三维存储器，其中，所述半导体结构包括衬底层、设置在所述衬底层的一侧表面上的存储阵列以及设置在所述存储阵列上的互连结构，

其中，所述第一叠层结构形成在所述互连结构的远离所述衬底层的表面上，所述接触块的邻近所述半导体结构的一侧表面与所述互连结构直接接触，以使得所述互连结构通过所述接触块和所述连接层电连接至***晶圆中的***电路。

12.根据权利要求11所述的三维存储器，其中，所述互连结构包括多个连接部，所述多个连接部中的至少一个连接部与形成在所述第一叠层结构中的至少两个接触块直接接触，并且所述至少两个接触块中的每个接触块分别与对应的一个连接层直接接触。

13.根据权利要求10所述的三维存储器，还包括：

设置在所述第二叠层结构的远离所述半导体结构的一侧表面上的第三叠层结构，所述第三叠层结构中具有贯穿所述第三叠层结构的第一子接触块和第二子接触块；以及

设置在所述第三叠层结构的远离所述半导体结构的一侧表面上的第四叠层结构，所述第四叠层结构中具有贯穿所述第四叠层结构的第一子连接层和第二子连接层，

其中，所述第一子接触块和所述第二子接触块分别与所述第一子连接层和所述第二子连接层直接接触，所述第一子接触块和所述第一子连接层被形成为分别具有在远离所述半导体结构的方向上尺寸减小的剖面形状，在所述第一子接触块与所述第一子连接层的接触界面处，所述第一子连接层的尺寸大于所述第一子接触块的尺寸。

14.根据权利要求13所述的三维存储器，其中，所述第一子接触块中的一个第一子接触块和所述第二子接触块中的一个第二子接触块与所述连接层中的一个连接层直接接触。

15.一种半导体结构，包括键合至彼此的阵列晶圆和***晶圆，所述阵列晶圆包括根据权利要求10至14中任一项所述的三维存储器，所述***晶圆包括用于所述三维存储器的***电路。

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