KR100378511B1 - 집적회로용볼그리드어레이패키지 - Google Patents

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Abstract

3층 BGA 패키지는 상부 및 하부 BGA 패키지 트레이스 사이에 배치되는 BGA Vss 평면을 포함하며, BGA 패키지의 외부 주변상의 상부 및 하부 BGA 패키지 Vss 트레이스를 또한 포함한다. 바이어는 BGA Vss 평면을 상부 및 하부 BGA 패키지 Vss 트레이스에 전기적 및 열적으로 접속한다. 다른 바이어들은 BGA 패키지의 상부 및 하부 표면상에 Vdd 및 신호 트레이스로 부터 Vdd 및 IC 신호를 전기적으로 접속한다. BGA 패키지 하부 트레이스에 접속되는 솔더 볼은 시스템 PCB상에 트레이스를 매칭시키기 위하여 결합된다. 주변 Vss 트레이스, 바이어 및 솔더 볼들은 BGA Vss 평면에서의 전류흐름을 유지하는데 도움을 준다. BGA 패키지내의 IC에 의하여 감소되는 전류를 위하여 저 임피던스 전류 복귀경로 (및 그래서 감소된 접지 바운스 및 감소된 IC 신호 지연 시간)을 추가로 제공하기 위하여, BGA Vss 평면이 열 싱킹을 제공한다. 4층 BGA 패키지는 BGA 패키지의 하부 표면상에서의 BGA Vss 평면과 트레이스를 중간에 위치하는 BGA Vdd 평면을 더 제공한다. 대칭인 2개의 인쇄회로기판 재료로 부터 제조되는 본 실시예는 IC 전류 싱킹 뿐만 아니라 IC 전류 소오싱을 위하여 접지 바운스를 감소시키고 종래기술의 BGA 패키지와 비교하여 열 분산에 있어서 거의 100%의 개선을 제공한다.

Description

집적회로용 볼 그리드 어레이 패키지
본 발명은 집적회로의 패키지화, 특히 고속 집적회로용 볼 그리드 어레이 패키징에서 열 및 전기적인 특성의 개선에 관한 것이다.
집적회로("IC")는 인쇄회로기판("PCB")상에 후에 장착하기 위하여 전형적으로 에폭시 또는 세라믹 오버몰드(overmold)내에 장착되는 반도체 기판상에 제조된다. 제조기술이 개선됨에 따라, IC들은 증가된 복잡성 및 증가된 수의 입출력 리드("핀아우트")를 구비한 회로를 포함하는 추세이다. 더욱이, 주어진 크기의 IC 다이상에 더욱 많은 트랜지스터들이 제조되기 때문에, IC로 부터의 열을 분산시키는 것이 더욱 중요한 문제가 되고 있다.
상대적으로 작은 패키지 면적에서 IC에 많은 수의 핀아우트를 제공하기 위한 하나의 패키징 시스템이 볼 그리드 어레이("BGA") 패키지로서 알려지고 있다. 제1도는 모토롤라 주식회사에 의하여 판매가 촉진되고 있는 소위 OMNITM시스템과 유사한 표준 2층 BGA 장착 시스템을 기술한다. 이 시스템에서, BGA 패키지(2)는 상부 BGA 패키지 도전 트레이스(8A, 8B, 8C)를 하부 BGA 패키지 도전 트레이스(10A, 10B, 10C)에 접속시키는 도전 및/또는 열 비아(6A, 6B, 6C)들을 가지는 이중면 구리 코팅 인쇄회로기판("PCB")(4)을 포함한다. 8A 트레이스와 8B 트레이스는 각각 도우넛 형상이며, 이에 대응하는 10A 및 10B 트레이스도 그러하다. 다양한 비아들이 바람직하게는 동일하며 도전 또는 열 비아들로서 상호 교체가능하다.
BGA 패키지는 또한 패키지 될 IC다이(12)와 하부도전 트레이스(10A, 10B,10C)와 접촉하는 복수의 용융가능 솔더 볼(14A, 14B, 14C)(solder ball)들을 포함한다. 상부 및 하부 BGA 패키지 트레이스들(8A, 8B, 8C, 10A, 10B, 10C)은 BGA PCB(4)의 구리 코팅 상부 및 하부표면을 에칭하여 형성된다. 파선(16)으로 도시된 오버몰드는 IC다이(12)를 밀봉하여 보호한다. 물론 오버몰드(16)는 제1도에 기술된 것보다 BGA패키지(2)의 상부 표면의 더 크거나 적은 부분에 걸쳐서 확장될 수 있는 크기를 가질 수 있다.
패키지(2)는 결과적으로 시스템 인쇄회로기판("PCB")(18)에 접합되고, 그 상부표면은 다양한 솔더 볼(14A, 14B, 14C)과 접촉하는 도전 트레이스(20A, 20B, 20C)를 포함한다. 그래서, 제1도는 수직으로 이격되어 있는 BGA 패키지(2)와 시스템 PCB(18)를 도시하지만, 실제로는 적외선 리플로우 처리가 솔더 볼을 녹여서 솔더 볼과 시스템 PCB 트레이스는 서로에 접촉하여 위치한다. 용해시, 솔더 볼은 다양한 BGA 패키지 트레이스(10A, 10B, 10C)를 다양한 시스템 PCB 트레이스(20A, 20B, 20C)에 전기적 및 기계적으로 결합한다. 다양한 솔더 볼들은 인접하는 볼들이 수평으로 대략 0.050" 내지 0.060" (1.3mm 내지 1.5mm)의 간격으로 떨어져 상대적으로 치밀한 매트릭스 형태로 배열될 수 있다. 결과적으로, BGA 패키지(2)는 치밀한 패턴의 핀아우트 접속을 IC(12)에 제공할 수 있다.
본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 IC(12)가 유효 저항 및 커패시터 소자뿐만 아니라 바이폴라 또는 금속-온-반도체("MOS") 트랜지스터와 같은 다양한 반도체 장치를 포함할 수 있다는 것을 알 것이다. 이러한 트랜지스터들과 소자들은 상부 전원(Vdd) 및 하부전원(Vss)(통상적으로 접지)에 접속되는하나 이상의 회로를 형성한다.
22, 24와 같은 접속 와이어들은 IC(12)상에 형성된 패드(도시되지 않음)를 BGA 구조(2)의 상부표면상에 코팅된 구리를 에칭하는 형성되는 BGA 패키지 트레이스 또는 평면에 전기적으로 접속한다. 예를 들어, 접속 와이어(22)는 도전 비아(6A)에 접속하는 BGA 패키지 Vdd 상부 평면 트레이스(8A)에 접속하고, 도전 비아(6A)는 솔더 볼(14A)에 접속하는 BGA 패키지 Vdd 하부 평면 트레이스(10A)에 접속한다. 하부시스템 PCB(18)상에서 하나이상의 PCB 트레이스(20A)는 시스템 PCB(18)에 접속되는 Vdd 파워 소스에 접속한다. 유사한 방법으로, 하나 이상의 접속 와이어(도시되지 않음)는 IC(12)를 시스템 PCB(18)상의 Vss에 접속한다.
유사하게, 접속 와이어(24)는 비아(6B)에 접속되는 상부 신호 BGA 패키지 트레이스(8B), BGA 패키지 하부 신호 트레이스(10B) 및 신호 솔더 볼(14B)에 접속된다. 시스템 PCB(18)상에서, 시스템 PCB 트레이스(20B)는 IC(12)로 또는 IC(12)로부터 전기신호를 접속한다. 다른 접속 와이어가 있지만 설명의 편의를 위하여 도시되지 않았다. 물론, IC(12)는 다양한 시스템 PCB(18) 신호 트레이스와의 접촉을 위하여 다양한 접속와이어, 상부 BGA 패키지 트레이스, 비아, 하부 BGA 패키지 트레이스에 의하여 다양한 다른 신호 솔더 볼에 접속된다.
제 1도에 도시된 것처럼, IC(12)의 하부 기판 표면은 BGA 패키지 IC 다이 평면(8C)에 접속되고, BGA 패키지 IC 다이 평면(8C)은 다양한 비아(6C)들을 통하여 솔더 볼(14C)이 부착되는 BGA 패키지 하부 표면 Vss 평면(10C)에 접속한다. 언급한 것처럼, 일반적으로 IC(12)에 대한 Vss접속은 Vdd에 대한 접속과 관련하여 여기에서 기술된 것과 유사한 방법으로 Vss IC 패드, 접속와이어, 트레이스, 비아, 트레이스 및 솔더 볼들을 통하여 이루어진다. 하부 시스템 PCB(18)는 솔더 볼(14C)을 포함하는, 그러한 Vss 솔더볼에 전기적으로 접속하는 시스템 PCB Vss 접지 평면(20C)을 포함한다.
BGA 패키지(2)는 PCB(4)가 대칭이며 상대적으로 값싼 상품이기 때문에 제조함에 있어서 상대적으로 경제적이다. 이때 대칭이라 함은, PCB(4)가 통상 FR4 물질로서 언급되는 전형적인 에폭시 유리 코어(22)의 상부 및 하부 표면상에 구리 코팅되어 제조된다. (상부 및 하부 BGA 패키지 트레이스 또는 평면(8A, 8B, 8C, 10A, 10B, 10C)이 구리코팅으로 형성된다.) 선택적으로, 코어(22)는 통상 프리-프레그(pre-preg)라 명명되는 접착형 수지로 부터 제조될 수 있다.
PCB(4)는 다양한 솔더 볼이 해당 시스템 PCB 트레이스로 접합하기 위하여 적절하게 맞추도록 충분한 강도를 가지는 것이 중요하다. 결과적으로, 제1도에서의 코어(22)의 수직 두께는 통상적으로 적어도 0.02" 내지 0.03"이 된다(0.5mm 내지 0.8mm).
비록 제 1도의 BGA구성이 저렴하게 제조할 수 있는 장점이 있지만, 여러가지 단점을 가지고 있다. 특히, BGA(4)는 IC(12)로 또는 IC(12)로 부터의 전류 서지를 위한 양호한 신호 평면을 제공하지 못하며, IC(12)에 의하여 발생된 열을 분산시키기에 적합하지 않다. BGA 구조(4)와 관련된 상대적으로 열악한 전기 및 열적 성능은 IC(12)가 고밀도, 고주파수 디지탈회로를 포함할 때 분명해진다. 기본적으로 이러한 성능상의 단점은 PCB(18)상의 유효 시스템 Vss와 Vdd 평면이 실제 효과적이되기에는 IC(12)로부터 너무 떨어져 있기 때문에 발생한다.
열적으로, 시스템 PCB Vss 평면(20C)이 IC(12)에 의하여 분산된 열을 낮추고 비아(6C)를 통하여 하부로 도전된다고 하더라도, 시스템 PCB Vss 평면은 양호한 분산을 하기 위해서는 너무 멀리 떨어져있다. 제1도의 종래 기술의 구성은 약 35℃/W의 열 저항(θja)을 가지며, 이것은 1와트 분산의 증가 동안에 IC 다이(12)의 접합온도가 35℃ 증가한다는 것을 의미한다. 결과적으로, IC(12)는 과열되거나, 부피가 크거나 또는 상대적으로 비싼 열 감소장치를 요한다. 이와는 달리, IC(12)는 분산을 줄이기 위하여 더 낮은 균등한 듀티 싸이클에서 작동되도록 하여, 종래기술의 2층 BGA 패키지와 관련된 불량한 열 특성 때문에 IC(12)성능을 희생하게한다.
전기적으로, 시스템 PCB Vdd 평면(20A)로부터 시스템 Vss 평면(20C)을 통하여 IC(12)까지의 그리고 그 역으로의 전류경로는 단순하게 너무 길다. 이후에 기술될 것처럼, 이러한 긴 경로 길이는 IC(12)내의 Vdd 및 Vss 전위가 전류 서지(current surge)동안에 허용할 수 없는 범위까지 변하게 한다. 발생하는 것은 유효 인덕턴스(L)가 상대적으로 긴 전원 공급전류 경로와 직결로 존재한다. 커다란 상호 인덕턴스는 일부 과도 서지 접지 전류(transient surge ground current)가 시스템 PCB 평면을 통하지 않고, 바람직하지 않게 IC(12)를 통해서 복귀하도록 나타낼 수 있다. 이러한 IC(12) 과도 서지 전류 흐름은 IC(12)내의 다양한 회로들 사이에서 접지 바운스(bounce) 및 누화를 야기할 수 있다. 추가로, 유효 인덕턴스(L)는 IC(12)를 통하여 전파하는 신호를 위하여 바람직하지 않는 시간 지연에 대한 원인이 된다.
특히, IC 칩 상에서의 신호 노드와 신호 복귀 접지 평면 사이의 과도하게 긴 경로는 그들 사이의 유효 직렬 인덕턴스(L)를 증가시킨다. 그러한 경로를 통하여 전류 스파이크가 존재시에, IC(12)내의 Vss 패드 및/또는 Vdd 패드에서의 전압은 공칭 DC전압으로부터 벗어나거나 "바운스"한다.
예를 들어, IC(12)내 제조되는 고속의 CMOS 디지탈 회로를 위한 상대적으로 긴 전류 복귀경로의 효과를 고려해보자. 회로의 출력단은 전형적으로 Vdd 및 Vss사이에서 직렬로 접속되는 PMOS 풀업 및 NMOS 풀다운 트랜지스터를 포함한다. 디지탈 "1"을 출력할 때, NMOS 트랜지스터는 오프이고, PMOS트랜지스터는 온이며, 회로는 PMOS 트랜지스터를 통하여 Vdd로부터 Vss에 접속된 출력부하로 전류를 공급한다. 디지털 "0"을 출력할 때, PMOS트랜지스터는 오프, NMOS 트랜지스터는 온이며 출력 부하로부터의 전류를 줄인다.
그러나 이러한 CMOS 전류가 "1"에서 "0"으로 또는 그 역으로 상태를 변화시킬 때, 짧은 간격동안 AMOS와 AMOS 트랜지스터가 불완전한 스위친 때문에 동시에 온 상태일 수 있다. 양 트랜지스터가 전이 동안에 온일 때, 회로를 통한 전류에서의 급격한 변화(또는 "스파이크")(di/dt)가 발생할 수 있다. 직렬 인덕턴스(L)의 존재시, 전류 스파이킹은 IC(12)상에서의 Vdd 및/또는 Vss에서 나타나는 전압에서의 L(di/dt=dV/dt) 변화 또는 "바운스"를 야기한다. 접지 바운스는 IC(12)내의 Vdd 및/또는 Vss를 위한 이러한 dV/dt로 부터의 결과이다.
IC(12)내에서의 전압 바운싱은 CMOS 트랜지스터가 "1" 전압상태에서 와는 대조적으로 "0" 전압상태 근처에서 에러를 위한 더 적은 잡음 면역(immunity) 마진을 나타내기 때문에 "0"에서 "1"로의 전이에서의 약간의 문제를 가진다. 이러한 이유 때문에, IC(12)내의 저 인덕턴스 임피던스 Vss 경로가 유지되도록 하는 것이 특히 중요하다.
출력 전압파형에서의 오버슈트 및 언더슈트의 생성에 추가로, 접지 바운스는 디지탈 스위칭 신뢰성을 열화시킬 수 있다. 이러한 열화는 IC(12)내에서의 Vdd 또는 Vss에서의 변화가 CMOS 트립 포인트를 변경할 수 있기 때문에 발생한다.
일반적으로, 제1도의 구성은 IC(12)상의 신호 출력 패드와 Vss사이의 약 250Ω의 출력 임피던스를 나타낸다. 250Ω출력 임피던스는 50Ω내지 75Ω영역에서의 임피던스에 의하여 특징되는 시스템 PCB에 적합하도록 하기에는 바람직하지 않게 높다. 그 결과 생기는 임피던스 부정합은 BGA 패키지로부터 시스템 PCB로 접속되는 신호에 대한 오버슈트와 링잉(ringing)을 가져온다. 또한 제 1도의 구성은 대략 12 nh 내지 15nh의 유효 직렬 인덕턴스와 약 1.2pF의 신호 출력패드에서의 등가 출력 션트 커패시턴스를 나타낸다.
주지한 바와 같이, 직결 인덕턴스는 특히 상대적인 광 용량성 부하가 구동될때, IC(12)신호에서 오버슈트와 링잉을 발생한다. 더욱이, 제1도의 2층 BGA 패키지와 관련된 직결 인덕턴스와 션트 커패시턴스는 바람직하지 않게 수 나노초만큼 IC(12)를 통과하는 신호를 지연시킬 수 있다. 만약 IC(12)가 (예, 동작 주파수가 대략 30MHz보다 큰)고속 스위칭장치를 포함한다면, 수 나노초의 BGA 패키지-부과 시간 지연은 용인될 수 없다.
요약하면, 개선된 열적 그리고 전기적 특성을 가지는 BGA 패키지, 특히 고속 디지탈 IC가 요구된다. 접지 바운스를 줄이고 IC 동작 신뢰성을 향상시키기 위하여, BGA 패키지는 거의 50Ω출력 임피던스와 감소된 유효직결 인덕턴스를 나타내야한다. 더욱이, 일반적인 대칭 PCB 재료를 사용하는 BGA 패키지를 제조하는 것이 가능해야한다.
본 발명은 그와 같은 BGA 패키지를 개시한다.
제 1의 3층 실시예에서, 본 발명은 상부 및 하부 BGA 패키지 트레이스 사이에 배치된 BGA Vss 평면을 구비한 BGA 패키지를 제공한다. 또한, 본 실시예는 3층 실시예로 패키지된 IC와 BGA Vss 평면사이의 저 임피던스를 유지하는 것을 돕기 위하여 BGA 패키지의 외부의 주변상에 상부 및 하부 BGA 패키지 Vss 트레이스를 제공한다. 본 실시예는 BGA 패키지의 상부 표면에서 트레이스가 있으며, 중간 BGA Vss 평면이 있고, BGA 패키지의 하부 표면에 트레이스가 있는 3층이다.
추가 BGA Vss 평면은 바람직하게는 BGA 패키지가 제조되는 PCB 재료의 일부분상의 구리 코팅된 표면이다. IC 발생 열은 BGA 패키지 IC 다이 Vss 트레이스에서부터 비아를 통하여 BGA Vss 평면으로, 동일한 비아의 하부 부분을 통하여 BGA 패키지의 하부 표면상의 BGA 패키지 Vss 트레이스로, 또한 하부 시스템 PCB상의 Vss 평면으로 접속된다. BGA Vss 평면은 하부 시스템 PCB 보다는 IC에 더욱 가까우며, 그래서 열저항(θja)을 낮춤으로써 IC 열 감소 기능을 수행한다.
또한 BGA Vss 평면은 하부의 PCB Vss 평면에 의하여 제공되는 것보다 IC에의하여 출력되는 전류를 낮추기 위하여 더욱 근접한 VSS 평면을 제공한다. 이러한 더욱 근접한 Vss 평면의 존재는 IC에 대한 직결 인덕턴스를 감소시키고, 적어도 "1"에서 "0"으로 IC출력신호 전이를 위하여 접지 바운스를 감소시키고 IC를 통한 시간 지연을 감소시킨다. 더욱 근접한 Vss 평면이 직렬 인덕턴스를 감소시키는 동안, IC에 더욱 근접한 Vss 평면 인접부는 Vss로 BGA 패키지 상부 표면 트레이스에 의하여 알 수 있는 것처럼 션트 커패시턴스를 미세하게 증가시킨다. 그러나, 션트 커패시턴스에서의 미세한 증가는 IC에 의하여 보여지는 잡음을 감소하기에 유익한 것으로 나타난다.
본 발명의 더욱 바람직한 실시예는 BGA Vdd 평면이 BGA Vss 평면과 BGA 패키지의 하부 표면상에서의 트레이스의 중간에 제공된다는 점을 제외하면 앞서 기술된 3층 실시예와 유사한 4층 BGA 패키지를 제공한다. 이 실시예는 두 개의 대칭 인쇄회로기판으로부터 제조될 수 있으며 "1"에서 "0" 또한 "0"에서 "1"로의 IC 출력신호 전이를 위한 접지 바운스를 줄일 수 있기 때문에 바람직하다.
BGA Vdd 평면은 하부의 PCB Vdd 평면보다 IC에 상대적으로 더욱 밀접한 평면을 제공하며 "0"에서 "1"로의 출력신호 전이와 같이 IC가 전류를 공급할 때 직렬 인덕턴스를 줄인다. 이러한 "0"에서 "1"로의 전류 바운스 개선은 BGA Vss 평면에 의하여 허용되는 "1"에서 "0"으로 전류 싱킹 개선이며, 열 감소를 개선한다.
짝수 수의 평면을 제공하기 때문에, 4층 실시예는 제조의 편의를 위하여 바람직하다. 이 실시예는 2개의 대칭 이중 코팅 PCB 재료를 사용하여 제조되며, 각 재료상에서의 코팅은 2개의 평면을 제공한다. 이와 같이 본 실시에는 3층 실시예에비하여 제조시에 장점과 경제성에서의 기술적인 장점을 제공한다.
더욱이, 종래 기술의 2층 BGA 패키지와 비교했을 때, 본 발명에 따른 4층 실시예는 약 50%까지 직렬 인덕턴스를 감소시키고, 약 250Ω부터 약 50Ω까지의 유효 출력 임피던스를 줄이며, 약 1.3pF로 션트 커패시턴스를 증가시킨다. 종래기술의 2층 BGA 패키지와 비교하여, 4층 실시예는 패키지된 IC를 통해 약 2ns만큼 시간 지연을 감소시키고, 약 50%만큼 열 분산을 향상시킨다.
본 발명의 다른 특징 및 장점은 첨부 도면과 관련하여 바람직한 실시예가 상세히 기술되는 다음의 설명으로 부터 명확해질 것이다.
제 2도에 도시된 3층의 제 1 실시예에서, 본 발명은 BGA 패키지(50)에 상부 및 하부 BGA 패키지 트레이스(8A, 8B, 8C, 8C' 및 10A, 10B, 10C, 10C')사이에 위치하는 BGA Vss 평면을 제공한다. 이러한 BGA 패키지 트레이스중에서, 본 발명은 BGA 패키지의 바깥 주변부상에 상부 및 하부 BGA 패키지 Vss 트레이스(8C', 10C')를 추가한다. 본 실시예는 BGA 패키지의 상부 표면에 트레이스(8A, 8B, 8C, 8C')가 있고, 중간 BGA Vss 평면(60)이 있고, BGA패키지의 하부 표면에 트레이스(10A, 10B, 10C, 10C')가 있는 3층으로 되어있다.
제 2도의 실시예는 제1도의 2층 실시예와 비교하여 BGA 패키지에서의 열 분산성능을 향상과 부분적으로 전기적인 성능을 향상시킨 것이다. 이러한 개선은 IC 다이(12)에 상대적으로 근접한 BGA Vss 평면(60)을 제공하며 외부의 Vss 평면(8C', 10C')(및 관련 비아(6C')와 외부 솔더 볼(14C'))를 제공한 결과이다. 외부 평면 또는 트레이스(8C', 10C')는 도우넛 형상이며, 평면 또는 트레이스(8C, 10C)가 접속되는 BGA Vss 평면(60)에 의하여 함께 접속된다. 이러한 접속은 전기적 (그리고 열적) 접촉이 생기도록 평면(60)에서의 비아 크기의 구멍을 통하여 긴밀하게 통과하는 비아(6C, 6C')에 의하여 영향을 받는다. 반대로, 모든 다른 비아들(예를 들어, 6A, 6B)은 Vss 평면(60)과 전기적 (그리고 열적) 접촉이 이루어지지 않도록 충분히 큰 평면(60)에서의 과도하게 큰 구멍을 통과한다.
제 1도에서의 경우와 같이, BGA 패키지내에 장착된 IC 다이(12)는 BGA 패키지의 상부 표면상에서 BGA 패키지 IC 다이 Vss 트레이스 또는 평면(8C)에 접속되는 기판을 가진다. 복수의 비아(6C, 6C')는 BGA Vss 평면(60)을 상부 및 하부 BGA 패키지 표면상의 BGA 패키지 IC 다이 Vss 트레이스(8C) 및 외부 주변 트레이스(8C', 10C')에 전기적 및 열적으로 접속한다. Vss 솔더 볼은 하부 BGA 패키지 표면상의 다양한 Vss 트레이스를 하부 시스템 PCB 상의 해당 Vss 평면에 접속한다. 종래기술에서처럼, Vdd 솔더 볼은 하부 BGA 패키지 표면상의 다양한 Vdd 및 신호 트레이스를 하부 시스템 PCG 상의 해당 트레이스 및 평면에 접속한다. Vdd 비아(6A) 및 신호 비아(6B)도 또한 각각의 Vdd의 신호 트레이스(8A, 14A 및 8B, 14B)를 접속한다.
BGA Vss 평면(60)이 Vss 비아(6C, 6C')와 전기적인 접속을 이루지만, Vdd 비아(6A) 또는 신호 비아(6B)와는 전기적인 접촉을 이루지 않는다는 것이 이해된다. 비아(6A, 6B)와 전기적인 접속은 비아의 외벽과 평면(60)에서의 구멍의 내측면사이의 접촉 없이 비아(6A, 6B)가 통과하도록 충분히 큰 BGA Vss 평면(60)에서의 구멍을 통하여 한정함으로써 피해진다. 반대로, Vss 비아(6C, 6C')는 전기적인 접촉을 이룰 평면(60)에서 한정되는 구멍을 통과한다.
추가의 BGA Vss 평면은 바람직하게는 BGA 패키지가 제조되는 PCB 재료의 일부상에 구리 코팅된 표면이다. 제2도서 BGA Vss 평면은 코어가 56으로서 도시된 하나의 대칭 인쇄회로기판 재료(52)상의 하부 구리코팅 또는 코어가 58로서 도시된 하나의 인쇄회로기판 재료(54)상의 상부 구리코팅 중 하나이다. 통상적으로, 코어(56)와 코어(58)는 BGA 패키지(50)를 위한 강도를 제공하기 위하여 적어도 0.02" 내지 0.03" (0.5mm SOWL 0.8mm)의 결합된 두께를 가진다. 실제로, 코어(56)는 BGA Vss 평면(60)을 IC(12)에 더욱 근접하게 위치하도록 하기 위하여 상대적으로 얇은 (예, 0.005" 또는 0.13mm) 재료가 될 수 있다. 바람직하게는, 코어(58)의 두께는 BGA 패키지(50)를 위한 전체적인 강도를 유지하기 위하여, 더욱 얇은 코어(56)를 보충하기 위하여 증가될 수 있다.
열적으로, IC(12)로부터의 열은 BGA 패키지 IC 다이 Vss 트레이스(12)로부터 비아(6C)를 통하여 BGA Vss 평면(60)으로, 동일한 비아의 하부 부분을 통하여 BGA 패키지(50)의 하부 표면상의 BGA 패키지 Vss 트레이스(10C)로 접속된다. 트레이스(10C)로부터, 시스템 PCB(18)상의 Vss 평면(20C)으로의 도전이 발생한다(시스템 PCB(18)에 대한 BGA 패키지의 접합 후). BGA Vss 평면(60)은 하부의 시스템 PCB(18)보다 IC에 상대적으로 더욱 근접하며, 그래서 열을 낮추어 IC(12)가 더욱 낮읒 패키지 온도에서 동작하도록 한다. 제 2도에서 기술되는 것처럼 3층 BGA 패키지는 약 20℃/W의 θja를 나타낸다.
전기적으로, BGA Vss 평면(60)은 하부의 PCB Vss 평면(20C)에 의하여 제공되는 것보다 IC(12)에 의하여 출력되는 전류를 낮추기 위하여 더욱 근접하며 더 낮은 임피던스 Vss 평면을 제공한다. 이러한 Vss 평면을 IC(12)에 더욱 근접하게 하도록 하는 것은 대략 0.1pF만큼 션트 커패시턴스를 약간 증가시킨다. 실제로, 이러한 약간의 커패시턴스 증가는 IC에 더욱 밀접하게 움직이는 작은 디커플링 커패시터를 에뮬레이트함으로써 IC(12)성능을 도울수 있다. 비록 IC 신호 출력패드상에서의 더 많은 션트 커패시턴스가 바람직하지 않지만, 상대적인 증가는 예를 들어 약 1.2pF부터 약 1.3pF까지로 작다.
제 2도에 도시된 것처럼, BGA 패키지(50)의 상부 표면은 중앙 BGA 패키지 IC 다이 Vss 트레이스(8C) 및 주변 BGA 패키지 트레이스(8C') 모두를 제공한다. 언급한 것처럼, 이러한 트레이스(8C, 8C')는 비아(6C, 6C')를 통하여 BGA Vss 평면(60)에 접속되며, BGA 패키지의 하부 표면상의 해당 트레이스(10C, 10C')에 접속되고, 그리고 솔더 볼(14C, 14C')을 통하여 시스템 PCG(18)상의 해당 트레이스(20C, 20C')로 접속된다.
그렇게 접속되면, BGA Vss 평면(60)은 IC(12)에 대한 직렬 인덕턴스를 줄이게 되어, 적어도 "1"에서 "0"으로 전이하는 IC 출력신호를 위하여 접지바운스를 줄인다. 외부 주변 BGA 패키지 트레이스(8C', 10C')와 관련 비아 및 솔더 볼들은 IC(12)와 BGA Vss 평면(60)사이의 저 임피던스를 유지하는데 도움이 되며, 그래서 복귀 전류가 BGA Vss 평면에서 나타나도록 보증할 수 있다. 만약 외부의 BGA 패키지 Vss 트레이스(8C', 10C')와 관련 비아 및 솔더 볼들이 제거된다면, 그렇지 않은 BGA 패키지(50)로부터 활용 가능한 접지 바운스 개선이 대략 40% 범위로 열화를 겪게된다.
"1"에서 "0"으로의 IC 출력신호 전이동안에, 유효 직렬 인덕턴스(L)가 최소화되기 때문에, 저 임피던스 접지 전류 복귀 경로가 BGA Vss 평면(60)에서 나타난다. 결과적으로, IC(12)는 실질적인 전류 복귀경로를 제공하도록 할수 없으며, IC(12)내의 Vss 패드에서의 임의의 전압 변화(dVL di/dt)가 "1"에서 "0"으로의 출력전압 전이동안에 상대적으로 최소가 된다. 이러한 방법에서, IC(12)내의 Vss 패드는 적어도 DC 및 "1"에서 "0"으로의 출력전압 조건동안에, 부수적인 전류 감소와 함께 최소의 전압 바운스로 상대적으로 안정한 전위를 유지할 수 있다.
비록 제 2도의 실시예가 제 1도의 종래기술의 구성과 비교하여 향상된 열적 및 전기적인 성능을 제공할지라도, 3층 실시예는 경제적으로 제조하기는 어렵다. 언급한 것처럼, BGA Vss 평면은 PCB(52)의 하부평면 또는 PCB(54)의 상부표면중 하나가 될 수 있다. 그와 같이 PCB(52) 및 (54)중 하나는 단일면, 즉 비대칭 PCB가 되어야 한다. 예를 들어 프리-프레그 재료를 사용하여 단일면 PCB와 이중면 PCB를 결합하는 것은 비용이 많이 들며, 시간이 많이 소요되고 구성의 최선 실시형태가 아니다. 유사하게, 대칭 PCB(예, 52)상에 구리 코팅 표면을 구리고 코팅된 (예를 들어, 층(10)) 프리-프레그 재료(예, 58)로 코팅하는 것은 구성의 바람직한 실시 모드가 아니다. 더욱이, 제 2도의 3층 실시예는 IC 전류 공급하는 전이동안에만 접지 바운스를 최소화하고 IC 전류 싱킹(sinking) 전이의 경우에 접지 바운스를 향상시키지 못한다.
제 3도는 4층 BGA 패키지(100)가 제공되는 본 발명의 더욱 바람직한 실시예를 기술한다. 이 실시예는 BGA Vdd 평면(260)이 BGA 패키지의 하부 표면상의 트레이스와 BGA Vss 평면(200)의 중간에 제공된다는 점을 제외하고는 앞서 기술된 3층 실시예와 유사하다. 이 실시예는 "0"에서 "1" 그리고 "1"에서 "0"으로의 IC 출력 전이를 위한 접지 바운스를 감소시키기 때문에 바람직하다. 더욱이, 이 실시예는 개선된 열 분산을 나타내고 두 개의 대칭 인쇄회로 기판재료로부터 제조될 수 있다.
열적으로, 제 3도의 4층 실시예는 종래의 2층 실시예의 35℃/W 비율과 비교하여 매우 바람직하게 약 15℃/W의 θja를 가진다. 소정의 분산의 경우, 제 3도의 4층 실시예에 패키지된 IC(12)는 종래기술의 2층 BGA 패키지에서의 동일한 IC에서 보다 약 2배 만큼 열을 많이 분산할 수 있다. 그래서, 2층 패키지된 IC가 열 감소와 관련된 추가 비용 및 공간을 요구하는 반면에, 열 감소는 여기에서 기술된 4층 패키지를 사용하여 피할 수 있다.
특히, 제 3도에 도시된 것처럼, 4층 BGA 패키지(100)는 상부 및 하부 BGA 패키지 도전 트레이스(8A, 8B, 8C, 8C' 및 10A, 10B, 10C 및 10C')의 중간에 배치되는 BGA Vss 평면(200) 및 BGA Vdd 평면(260)를 제공한다. 제 2도의 실시예에서 이러한 상부 및 하부 BGA 패키지 트레이스의 적어도 하나의 부분 및 장소들이 하나 이상의 비아를 사용하여 그 사이에 접속을 허용하기 위하여 수직으로 배치된다.
감소되는 "0" 레벨 잡음 마진 때문에, IC Vdd 패드에서 보다 IC Vss 패드에서의 바운스를 감소시키는 것이 더욱 중요하기 때문에, BGA Vss 평면(200)은 바람직하게는 BGA Vdd 평면(260)보다 IC(12)에 더욱 가깝게 놓인다. 제 2도와 관련하여 기술한 것과 유사하게, BGA Vss 평면의 추가는 실질적으로 직렬 인덕턴스를 감소시키지만, IC상에서의 신호패드에 의하여 보여지는 것처럼 션트 커패시턴스를 미세하게 증가시킨다. 그러나, 거의 0.1 pF의 증가(예를 들어, BGA Vss 평면없이 1.2pF에서부터 약 1.3pF까지)는 잡음으로부터 IC 신호라인들을 분리하는데 유익하다.
제 3도에서, Vss 비아(6C, 6C')는 BGA Vss 평면(200)과 전기 및 열적인 접속을 이루지만, 하부의 BGA Vdd 평면(260)과는 그러하지 않다. 유사하게, Vdd 비아(6A)는 BGA Vss 평면(200)과 전기적으로 절연되지만, BGA Vdd 평면(260)과는 전기적인 접촉을 이룬다. 다양한 신호 비아(6B)는 양 평면(200 및 260)과 전기적으로 절연된다. 그러한 절연은 평면과 전기적인 접촉을 이루지 않는 비아가 통과하는 평면(200 및/또는 260)에서의 상대적으로 커다란 개구를 형성한 결과이다.
3층 실시예에서와 같이, 비아(6A, 6B, 6C, 6C')는 해당 상부 및 하부 BGA 패키지 트레이스(8A, 8B, 8C, 8C' 및 10A, 10B, 10C, 10C')를 접속하며, 비아(6C)는 다이 Vss 평면(8C)으로부터 BGA Vss 평면(200)으로 열을 도전한다. 제 2도와 관련하여 기술된 것처럼, 솔더 볼(14A, 14B, 14C, 14C')은 전기적인 접촉을 하부의 시스템 PCB(18)상에서의 해당 트레이스(20A, 20B, 20C, 20C')에 제공한다.
비아(6C)가 BGA Vdd 평면(260)과 하부 시스템 PCB 접지 평면 또는 트레이스(20C)에 열을 도전하는 반면에, Vdd 평면(260)은 열 분산에 상대적으로 미소한 역할을 한다. 더욱 중요한 것은, BGA Vdd 평면(260)이 하부의 PCB Vdd 평면 또는 트레이스(20A)보다 IC(12)에 상대적으로 더욱 밀접한 Vdd 평면을 제공한다.결과적으로 IC(12)에 대한 직렬 인덕턴스는 IC가 "0"에서 "1"로의 출력 신호 전이와 같이 전류를 공급할 때 감소된다. 더욱이, 언급된 것처럼, BGA Vss 평면(200)은 IC(12)가 "1"에서 "0"으로 출력 신호 전이와 같이 전류가 감소할 때, 직렬 인덕턴스를 감소시킨다.
4층 실시예는 그 사이에 코어를 가지는 대칭 이중 코팅 PCB 재료(270, 280)를 사용하여 제조될 수 있기 때문에 제조의 용이면에서 바람직하다. 그와같이 PCB(270)는 BGA 패키지 상부 트레이스(8A, 8B, 8C, 8C')를 한정하는 구리 코팅 층과 BGA Vss 평면(200)사이에 놓여진 코어(272)를 가진다. PCB(280)은 BGA Vdd 평면(260)을 한정하는 구리 코팅층과 BGA 패키지 하부 트레이스(10A, 10B, 10C, 10C')사이에 놓여진 코어(282)를 가진다. 코어(272 및 282)는 통상적으로 0.005"(0.13mm)의 FR4 에폭시 유리 물질이며, BGA 패키지(100)을 위하여 필요한 강도를 제공하기 위하여 요구되는 두께가 대략 0.020" 내지 0.060" (0.5mm 내지 15mm)인 프리-프레그 코어(290)와 함계 결합된다.
종래기술의 2층 BGA 패키지와 비교하여, 제 3도의 4층 실시예는 직렬 인덕턴스를 약 6nh 내지 약 9nh로 줄일 수 있으며, 유효 IC 출력 임피던스를 약 50Ω으로 줄일 수 있다. 50Ω출력 임피던스는 IC(12)로부터의 고주파수 신호가 시스템 PCB(18)상에 형성되는 50Ω전송라인에 매칭되도록 허용한다.
제 4도는 제 1도의 종래기술의 2층 구성에서의 패키지된 동일한 버퍼와 대조하여, 제 3도에서 도시된 4층 BGA 패키지에서의 밀봉된 IC 버퍼의 반응을 도시하는 컴퓨터 시뮬레이션을 기술한 것이다. 각 시뮬레이션에서, 양으로 진행하는펄스(VIN)가 입력으로 제공되며, 상대적으로 큰 50pF 부하가 가정된 VOUT4는 제 3도의 4층 구성의 전압출력을 나타내고, VOUT2는 제 1도의 2층 종래기술 구성의 전압출력을 나타낸다. 큰 용량 부하 때문에 어떠한 출력전압 파형도 링잉(ringing)을 나타내지는 않는다. 그러나, 4층 실시예와 관련된 감소된 직렬 인덕턴스는 VOUT2에서의 지연과 비교하여 거의 2ns 만큼의 감소가 분명하다. 제 4도의 상단과 하단에서, Vdd4, Vdd2, Vss4및 Vss2는 IC에서 보여지는 것처럼 상부 및 하부 전원신호를 나타낸다. 각 경우에, 4층 실시예와 관련된 IC에서의 공급전압은 해당 2층 실시예에서의 신호보다 더욱 적은 바운스를 나타내는 것이 명백하다.
제 4도에 도시된 개선된 전압 파형은 감소된 유효 직렬 인덕턴스 때문에 4층 패키지에서의 감소된 접지 바운스의 결과이다. 수 천개의 디지털 IC를 포함하는 디지털 시스템에서 전체적인 시스템 신뢰도는 본 발명에 따라 4층 BGA 패키지를 제공함으로써 향상된다는 것이 인식된다. 특히 증가된 주변 온도하에서, 더욱 예측 가능한 잡음 마진이 이루어지며, 더욱 안정된 성능이 실현되어 본 발명은 밀봉된 IC가 열 싱킹 없이 더 낮은 접합 온도에서 동작하도록 허용한다.
본 발명의 다른 특징 및 장점은 첨부 도면을 참조하여 바람직한 실시예가 상세하게 기술되는 다음의 설명으로부터 명백해진다. 수정 및 변경은 다음의 청구범위에 의하여 정의되는 것처럼 본 발명의 주제 및 정신을 벗어남이 없이 기술된 실시예로 이루어질 수 있다.
제 1도는 종래기술에 따라 집적회로를 패키지하기 위한 종래의 2층 볼 그리드 어레이 구성의 단면도.
제 2도는 본 발명에 따라, 집적회로를 패키지하기 위한 3층 볼 그리드 어레이 구성의 단면도.
제 3도는 본 발명에 따라, 집적회로를 패키지하기 위한 4층 볼 그리드 어레이 구성의 단면도.
제 4도는 CMOS 버퍼 집적회로를 위하여 제3도의 4층 실시예와 제1도의 2층 실시예를 위한 전압 파형을 비교하는 컴퓨터 시뮬레이션을 도시한 도이다.
* 도면의 주요부분에 대한 부호의 설명 *
2 : BGA 패키지 6A, 6B, 6C, 6C' : 비아
12 : IC 다이 14A, 14B, 14C : 금속 솔더 볼
8A, 8B, 8C : 상부 BGA 패키지 도전 트레이스
10A, 10B, 10C : 하부 BGA 패키지 도전 트레이스
42, 54 : PCB

Claims (22)

  1. 개선된 볼 그리드 어레이("BGA") 패키지 열적 및 전기적인 특성을 가지는 집적회로용 BGA 패키지에 있어서,
    Vss 트레이스, Vdd 트레이스 및 신호 트레이스를 포함하며, 대응 IC 패드에 본드 와이어 결합가능한 상부층 BGA 패키지 트레이스;
    적어도 일부가 상기 상부층 BGA 패키지 트레이스 중의 대응하는 하나와 수직 정렬되는 하부층 BGA 패키지 트레이스를 포함하는데;
    상기 하부층 BGA 패키지 트레이스의 영역들은 상기 BGA 패키지를 하부의 시스템 인쇄회로기판에 접합시키는데 사용되는 솔더 볼에 접합가능하며,
    상기 상부 및 하부층 BGA 패키지 트레이스 사이에 배치되는 BGA 코어 재료;
    상기 상부층 BGA Vss 트레이스를 해당 하부층 BGA Vss 트레이스에 접속하는 단일 구조 Vss 비아, 상기 상부층 BGA Vdd 트레이스를 해당 하부층 BGA Vdd 트레이스에 접속하는 단일 구조 Vdd 비아 및 상기 상부층 BGA 신호 트레이스를 해당 하부층 BGA 신호 트레이스에 접속하는 단일 구조 신호 비아를 포함하는 비아들; 및
    상기 상부 및 하부층 BGA 패키지 트레이스의 중간에 배치되며, 상기 단일 구조 Vss 비아와 전기적인 접촉을 이루는 BGA Vss 평면을 포함하는 것을 특징으로 하는 볼 그리드 어레이 패키지.
  2. 제1항에 있어서, 상기 BGA Vss 평면과 상기 하부층 BGA 패키지 트레이스의중간에 위치하며, 상기 단일 구조 Vdd 비아와 전기적으로 접촉하는 BGA Vdd 평면을 더 포함하는 것을 특징으로 하는 볼 그리드어레이 패키지.
  3. 제 1항에 있어서, (a) 상기 상부층 BGA 패키지 트레이스, 상기 BGA 코어 재료의 일부 및 상기 BGA Vss 평면, 그리고 (b) 상기 BGA Vdd 평면, 상기 BGA 코어 재료의 일부 및 상기 하부층 BGA 패키지 트레이스중 선택된 하나가 이중면 인쇄회로기판 재료를 포함하는 것을 특징으로 하는 볼 그리드 어레이 패키지.
  4. 제 1항에 있어서, 상기 BGA 코어 재료는 (a) FR4 에폭시 유리 및 (b) 프리-프레그(pre-preg)로 이루어지는 그룹으로부터 선택되는 재료를 포함하는 것을 특징으로 하는 볼 그리드 어레이 패키지.
  5. 제 1항에 있어서, 상기 BGA Vss 평면은 0.03"(0.8mm)보다 적은 거리로 상기 IC의 상기 기판으로부터 수직으로 이격되어 있는 것을 특징으로 하는 볼 그리드 어레이 패키지.
  6. 제 1항에 있어서, 상기 상부층 BGA 패키지 Vss 트레이스는 상기 IC의 기판에 접합되는 BGA 패키지 IC 다이 평면을 포함하는 것을 특징으로 하는 볼 그리드 어레이 패키지.
  7. 개선된 볼 그리드 어레이("BGA") 패키지 열적 및 전기적인 특성을 가지는 집적회로("IC")용 3층 BGA 패키지에 있어서,
    도전물질로 코팅된 제 1 및 제 2 표면 사이에 놓여진 제 1 BGA 코어를 포함하며;
    상기 제 1 표면상의 상기 도전물질은 적어도 제 1 BGA 패키지 표면 Vdd 평면, 제 1 BGA 패키지 표면 신호 트레이스, 및 제 1 BGA 패키지 표면 Vss 평면을 한정하며,
    상기 제 2 표면상의 상기 도전물질은 그곳을 통해 한정되는 적어도 3개의 비아 개구를 가지는 BGA Vss 평면을 형성하며,
    제 1 표면은 상기 BGA Vss 평면과 접촉하며, 제 2 표면은 적어도 상기 제 1 BGA 패키지 표면 Vdd 평면과 수직 정렬되는 제 2 BGA 패키지 표면 Vdd 평면의 일부, 상기 제 1 BGA 패키지 표면 신호 트레이스와 수직정렬되는 제 2 BGA 패키지 표면 신호 트레이스의 일부 및 상기 제 1 BGA 패키지 표면 Vss 평면과 수직 정절되는 제 2 BGA 패키지 표면 Vss 평면의 일부를 한정하는 제 2 BGA 코어;
    상기 제 1 BGA 패키지 표면 Vdd 평면과 상기 제 2 BGA 패키지 표면 Vdd 평면을 접속시키며, 상기 BGA Vss 평면과 접촉함없이 상기 BGA Vss 평면내 비아 개구를 통과하는 단일 구조 Vdd 비아;
    상기 제 1 BGA 패키지 표면 신호 트레이스와 상기 제 2 BGA 패키지 표면 신호 트레이스를 접속시키며, 상기 BGA Vss 평면과 접촉함이 없이 상기 BGA Vss 평면내 개구를 통과하는 단일 구조 신호 비아; 및
    상기 제 1 BGA 패키지 표면 Vss 평면과 상기 제 2 BGA 패키지 표면 Vss 평면을 접속시키며, 상기 BGA Vss 평면과 접촉하면서 상기 BGA Vss 평면내 개구를 통과하는 단일 구조 Vss 비아를 포함하며,
    상기 IC는 상기 제 1 BGA 패키지 표면 Vss 평면 및 상기 제 2 BGA 패키지 표면 Vss 평면중 선택된 하나에 접속되는 기판을 포함하며, 상기 IC 는 상기 기판이 접속되는 상기 선택된 제 1 또는 제 2 BGA 패키지 표면상의 신호 트레이스에 결합 와이어에 의해 접속되는 신호 패드를 더 포함하며, 상기 IC는 상기 기판이 접속되는 상기 선택된 제 1 또는 제 2 BGA 패키지 표면상의 Vdd 평면에 결합 와이어에 의하여 접속되는 Vdd 패드를 더 포함하고,
    솔더 볼이 상기 제 1 또는 제 2 BGA 패키지 표면중 선택되지 않은 표면상에서 트레이스 및 평면과 접촉하는 것을 특징으로 하는 3층 볼 그리드 어레이 패키지.
  8. 제 7항에 있어서, 도전 물질로 코팅되는 제 1 및 제 2 표면 사이에 놓여지는 상기 제 1 BGA 코어는 이중면 인쇄회로기판을 포함하는 것을 특징으로 하는 3층 볼 그리드 어레이 패키지.
  9. 제 7항에 있어서, 상기 BGA Vss 평면은 0.03"(0.8mm)보다 적은 간격으로 상기 IC의 상기 기판으로부터 수직으로 이격되어 있는 것을 특징으로 하는 3층 볼 그리드 어레이 패키지.
  10. 제 7항에 있어서, 상기 제 1 및 제 2 BGA 코어중 적어도 하나는 (a) FR4 에폭시 유리 및 (b) 프리-프레그로 이루어지는 그룹으로부터 선택되는 재료를 포함하는 것을 특징으로 하는 3층 볼 그리드 어레이 패키지.
  11. 개선된 볼 그리드 어레이("BGA") 패키지 열적 및 전기적인 특성을 가지는 집적회로("IC")용 4층 BGA 패키지에 있어서,
    도전물질로 코팅된 제 1 및 제 2 표면 사이에 놓여지는 제 1 BGA 코어를 포함하는데;
    상기 제 1 표면상의 상기 도전물질은 적어도 제 1 BGA 패키지 표면 Vdd 평면, 제 1 BGA 패키지 표면 신호 트레이스 및 제 1 BGA 패키지 표면 Vss 평면을 한정하며,
    상기 제 2 표면상의 상기 도전물질은 그곳을 통해 한정되는 적어도 3개의 비아 개구를 가지는 BGA Vss 평면을 형성하며,
    도전물질로 코팅된 제 1 및 제 2 표면 사이에 놓여지는 제 2 BGA 코어를 포함하는데;
    상기 제 1 표면상의 상기 도전물질은 BGA Vdd평면을 한정하며 적어도 3개의 비아 개구를 가지며,
    상기 제 2 표면상의 상기 도전물질이 적어도 상기 제 1 BGA 패키지 표면 Vdd 평면과 수직 정렬되는 제 2 BGA 패키지 표면 Vdd 평면의 일부, 상기 제 1 BGA 패키지 표면 신호 트레이스와 수직 정렬되는 제 2 BGA 패키지 표면 신호 트레이스의 일부 및 상기 제 1 BGA 패키지 표면 Vss 평면과 수직 정렬되는 제 2 BGA 패키지 표면 Vss 평면의 일부를 한정하며;
    상기 BGA Vdd 평면과 접촉하면서 비아 개구를 통과함으로써 상기 제 1 BGA 패키지 표면 Vdd 평면, 상기 제 2 BGA 패키지 표면 Vdd 평면 및 상기 BGA Vdd 평면을 접속시키며, 상기 BGA Vss 평면과 접촉함이 없이 상기 BGA Vss 평면내 비아 개구를 통과하는 단일 구조 Vdd 비아;
    상기 제 1 BGA 패키지 표면 신호 트레이스와 제 2 BGA 패키지 표면 신호 트레이스를 접속시키며, 상기 BGA Vss 평면 및 BGA Vdd 평면중 어느 하나와 접촉함이 없이 상기 BGA Vss 평면 및 상기 BGA Vdd 평면내 수직으로 정렬된 비아 개구를 통과하는 단일 구조 신호 비아;
    상기 BGA Vss 평면과 접촉하면서 비아 개구를 통과함으로써 상기 제 1 BGA 패키지 표면 Vss 평면, 상기 제 2 BGA 패키지 표면 Vss 평면, 및 상기 BGA Vss 평면을 접속시키며, 상기 BGA Vdd 평면과 접촉함이 없이 상기 BGA Vdd 평면내 비아 개구를 통과하는 단일 구조 Vss 비아; 및
    상기 BGA Vss 평면 및 상기 BGA Vdd 평면 중간에 배치되는 제 3 BGA 코어를 포함하며,
    상기 IC는 상기 제 1 BGA 패키지 표면 Vss 평면에 접속되는 기판을 포함하며, 상기 제 1 BGA 패키지 신호 트레이스에 접속되는 결합와이어에 접속되는 신호패드를 더 포함하고, 상기 제 1 BGA 패키지 Vdd 평면에 접속되는 결합와이어에 접속되는 Vdd 패드를 더 포함하며;
    솔더 볼이 상기 제 2 BGA 코어의 상기 제 2 표면상에서 트레이스 및 평면과 접촉하는 것을 특징으로 하는 4층 볼 그리드 어레이 패키지.
  12. 제 11항에 있어서, 도전 물질로 코팅된 제 1 및 제 2표면 사이에 놓여진 상기 제 1 BGA 코어, 및 도전물질로 코팅된 제 1 및 제 2 표면 사이에 놓여진 상기 제 2 BGA 코어중 적어도 하나는 이중면 인쇄회로 기판을 포함하는 것을 특징으로 하는 4층 볼 그리드 어레이 패키지.
  13. 제 11항에 있어서, 상기 BGA Vss 평면은 상기 BGA Vdd 평면보다 상기 IC에 더욱 인접하여 배치되는 것을 특징으로 하는 4층 볼 그리드 어레이 패키지.
  14. 제 11항에 있어서, 상기 BGA Vss 평면은 0.03"(0.8mm)보다 적은 간격으로 상기 IC의 상기 기판으로부터 수직으로 이격되어 있는 것을 특징으로 하는 4층 볼 그리드 어레이 패키지.
  15. 제 11항에 있어서, 상기 제 1 BGA 코어, 상지 제 2 BGA 코어 및 상기 제 3 BGA 코어중 적어도 하나는 (a) FR4 에폭시 유리, 및 (b) 프리-프레그로 이루어지는 그룹으로부터 선택된 재료를 포함하는 것을 특징으로하는 4층 볼 그리드 어레이 패키지.
  16. 제 11항에 있어서, 상기 IC를 밀봉하는 오버몰드(overmold)를 더 포함하는 것을 특징으로 하는 4층 볼 그리드 어레이 패키지.
  17. 제 11항에 있어서, 상기 IC는 적어도 30MHz의 주파수에서 동작하는 디지털 회로를 포함하는 것을 특징으로 하는 4층 볼 그리드 어레이 패키지.
  18. 제 1항에 있어서, 상기 패키지는 상기 IC상의 신호 출력패드와 상기 Vss 평면 사이에서 약 50Ω의 출력 임피던스를 가지는 것을 특징으로 하는 볼 그리드 어레이 패키지.
  19. 제 1항에 있어서, 상기 IC는 적어도 30MHz의 주파수에서 동작하는 디지털 회로를 포함하는 것을 특징으로 하는 볼 그리드 어레이 패키지.
  20. 제 11항에 있어서, 상기 패키지는 상기 IC상의 신호출력패드와 상기 제 1 BGA 패키지 표면 Vss 평면 및 상기 제 2 BGA 패키지 표면 Vss 평면중 어느 하나와의 사이에서 약 50Ω의 출력 임피던스를 가지는 것을 특징으로 하는 4층 볼 그리드 어레이 패키지.
  21. 제 11항에 있어서, 상기 IC는 적어도 30MHz의 주파수에서 동작하는 디지털회로를 구비하는 것을 특징으로 하는 4층 볼 그리드 어레이 패키지.
  22. 제 7항에 있어서, 상기 패키지는 상기 IC상의 신호출력패드와 상기 제 1 BGA 패키지 표면 Vss 평면 사이에서 약 50Ω의 출력임피던스를 가지는 것을 특징으로 하는 3층 볼 그리드 어레이 패키지.
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