KR100375289B1 - 반도체장치와표시장치및그들의제조방법 - Google Patents

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나오야 소따니
도시후미 야마지
요시히로 모리모또
기요시 요네다
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Abstract

기판에 형성된 능동층의 결정화를 위한 열처리의 온도를 기판이 변형하지 않을 정도로 설정하고, 열처리에 이용한 방법과는 다른 열처리 방법으로 불순물의 활성화를 행하는 박막 트랜지스터의 제조방법 및 기판상에 열 흡수막과, 반도체 막, 게이트 절연막 및, 게이트 전극을 형성하고, 열 흡수막이 반도체 막에 실질적으로 대응하는 영역내에 설치되어 있는 반도체 장치.

Description

반도체 장치와 표시 장치 및 그들의 제조 방법
본 발명은 박막 트랜지스터(Thin Film Transitor) 등의 반도체 장치 및 그 제조 방법과 액정 디스플레이(LCD : Liquid Crystal Display) 등의 표시 장치 및 그 제조 방법에 관한 것이다.
최근, 액티브 매트릭스방식 LCD의 화소 구동 소자(화소 구동용 트랜지스터)로서, 투명 절연 기판 위에 형성된 다결정 실리콘 막을 능동층으로 이용한 박막 트랜지스터(이하, 다결정 실리콘 FET로 함)의 개발이 진행되고 있다.
다결정 실리콘 FET는, 비정질 실리콘 막을 능동층으로 이용한 박막 트랜지스터에 비해 이동도가 커 구동 능력이 높다는 이점이 있다. 그 때문에, 다결정 실리콘 FET를 이용하면, 고성능인 LCD를 실현할 수 있음과 더불어 화소부(표시부)뿐만 아니라 주변 구동 회로(구동부)까지를 동일 기판상에 전반적으로 형성할 수 있다.
이와 같은 다결정 실리콘 FET에 있어서, 능동층으로서의 다결정 실리콘 막의 형성 방법으로서는, 기판상에 직접 다결정 실리콘 막을 피착시키는 방법이나 기판상에 비정질 실리콘 막을 형성한 후 이것을 다결정화 하는 방법 등이 있다.
이중, 다결정 실리콘 막을 직접 기판에 피착시키는 방법은 예컨대 CVD법을 이용하여 고온하에서 피착시킨다는 비교적 간단한 공정이다.
또한, 비정질 실리콘 막을 피착한 후에 이것을 다결정화 하는 것에는 고상성장법(固相成長法)이 일반적이다. 이 고상 성장법은, 비정질 실리콘 막에 열처리를 행함으로써, 고체인 채로 다결정화시켜 다결정 실리콘 막을 얻는 방법이다.
이 고상 성장법의 일례를 도 31 및 도 32를 참조하여 설명한다.
공정 A (도 31 참조) : 절연 기판(예컨대, 석영 유리 : 51)상에 통상의 감압 CVD법을 이용하여 비정질 실리콘 막을 형성하고, 다시 질소(N2) 분위기중에서 900℃ 정도의 온도로 열처리를 행함으로써, 상기 비정질 실리콘 막을 고상 성장시켜 다결정 실리콘 막(52)을 형성한다.
상기 다결정 실리콘 막(52)을 박막 트랜지스터의 능동층으로서 이용하기 위해, 포토리소그래피 기술 및 RIE법에 의한 건식 에칭 기술에 의해 상기 다결정 실리콘 막(52)을 바라는 형상으로 가공한다.
상기 다결정 실리콘 막(52) 위에, 감압 CVD법을 이용하여 게이트 절연막(53)으로서의 실리콘 산화막을 피착한다.
공정 B (도 32 참조) : 상기 게이트 절연막(53)상에 감압 CVD법에 의해 다결정 실리콘 막을 피착한 후, 이 다결정 실리콘 막에 불순물을 주입하고, 다시 열처리를 행하여 불순물을 활성화시킨다.
다음에, 상압 CVD법에 의해, 이 다결정 실리콘 막 위에 실리콘 산화막(54)을 피착한 후, 포토리소그래피 기술 및 RIE법에 의한 건식 에칭 기술을 이용하여 상기 다결정 실리콘 막 및 실리콘 산화막(54)을 소정의 형상으로 가공한다. 상기 다결정실리콘 막은 게이트 전극(55)으로서 사용한다.
다음에, 자기 정합 기술에 의해, 게이트 전극(55) 및 실리콘 산화막(54)을 마스크로서 다결정 실리콘 막(52)에 불순물을 주입하고, 소스 드레인 영역(56)을 형성한다.
이와 같은 방법은, 고상 성장이나 불순물 활성화시에 900℃ 정도의 높은 온도를 사용하는 것 때문에 고온 공정이라 부르고 있고, 내열성이 높은 기판(예컨대, 석영 기판)을 이용한 경우에는, 처리 시간이 짧다는 잇점이 있다.
그러나, 상기 내열성이 높은 기판은 고가로 비교적 싼 값인 유리 기판을 이용한 경우에는, 기판에 열변형이 생겨 바람직하지 않아 최근에는 그 유리 기판에 대응한 저온 공정을 이용한 개발이 성행하고 있다.
특히, 구동 소자인 TFT에 있어서는, 고성능화가 필수이기 때문에, 저온 공정을 이용한 TFT의 구성 재료의 고품질화를 우선으로 하는 다양한 접근이 이루어지고 있다.
예컨대, 소자 특성을 좌우하는 활성층 재료의 고품질화 기술로서, 비정질 실리콘 막을 출발 재료로 하고, 엑시머 레이저 어닐링법에 의해, 예컨대 실리콘 박막을 형성하는 기술이 개발되고 있다.
레이저 어닐링은 빔 조작을 어느 정도 반복하여 행할 필요가 있기 때문에, 결정화 공정에 시간이 걸린다는 문제가 있다. 종래, 열원으로서 레이저 빔만을 사용하는 경우에는, 다결정 공정에 더하여, 예컨대 불순물 영역의 활성화에도 시간이 걸리는 레이저 어닐링을 행하지 않으떤 않되고, 총 공정 시간이 길게 되어 TFT 소자 및 TFT를 사용한 LCD 소자의 스루풋이 저하한다는 문제가 있다.
본 발명의 목적은 저온 공정이 가능하고, 싼 값의 기판을 사용할 수 있어 박막 트랜지스터 및 액정 디스플레이의 제조 비용을 삭감하는 것에 있다.
본 발명의 다른 목적은 양질의 다결정 실리콘 막을 단시간에 제조하여 박막 트랜지스터 및 액정 디스플레이의 제조에 있어 스루풋을 향상시키는 것에 있다.
또한, 본 발명의 또 다른 목적은 불순물 영역의 활성화 상태가 균일하여 우수한 품질의 반도체 장치를 제조하는 것에 있다.
본 발명의 또 다른 목적은 양질의 반도체 막을 갖춘 반도체 장치를 단시간에 제조하는 것에 있다.
본 발명의 또 다른 목적은 표시성능이 우수한 LCD 소자 등의 표시장치를 제공하는 것에 있다.
본 발명의 또 다른 목적은 열처리 때 기판의 변형을 방지하는 것에 있다.
본 발명의 또 다른 목적은 열처리로서 RTA법을 이용한 경우에서의 기판의 휨 및 파손을 방지하는 것에 있다.
본 발명의 제1국면에 따른 박막 트랜지스터의 제조 방법은, 기판상에 형성된 능동층의 결정화를 위한 열처리의 상한 온도를 기판이 변형하지 않을 정도의 온도(예컨대, 600℃ ∼ 700℃)로 설정하고, 이 열처리에 이용된 방법과는 다른 열처리 방법으로서 불순물의 활성화를 행한다.
본 발명의 제1국면에 따르면, 비정질 실리콘 막의 다결정화와 불순물 영역의 활성화를 기판이 변형하지 않을 정도의 온도를 이용한 열처리법과 레이저 어닐링법및 RTA법을 적당하게 조합시켜 행할 수 있기 때문에, 다결정화와 활성화를 함께 레이저 어닐링법으로 행하는 방법에 비해 제조 시간이 짧게 된다.
제1국면에 따른 바람직한 실시 형태의 하나로서는, 절연 기판상에 비정질 실리콘 막을 형성하는 공정과, 비정질 실리콘 막을 레이저 어닐링법 또는 기판이 변형되지 않을 정도의 온도를 이용한 RTA법에 의해 다결정 실리콘 막을 형성하는 공정, 다결정 실리콘 막 위에 게이트 절연막을 매개로 게이트 전극을 형성하는 공정, 다결정 실리콘 막에 불순물을 형성하는 공정 및, 불순물 영역을 RTA법을 이용한 급속 가열 또는 레이저 어닐링에 의해 활성화하는 공정을 구비하고 있다.
상기 방법에 따르면, 고상 성장시에 한번에 다량의 기판을 처리할 수 있다.
제1국면에 있어서는, 비정질 실리콘 막이 미결정을 포함하고 있어도 된다. 미결정을 포함한 비정질 실리콘 막을 고상 성장법에 의해 다결정화함으로서 결정성장을 단시간에 종료할 수 있다.
제1국면에 있어서는, 게이트 전극이 적어도 비정질 실리콘 막을 갖추고, 불순물의 활성화를 위한 열처리에 의해 결정화시켜도 된다. 이 방법에서는, 비정질 실리콘 막의 결정화와 불순물의 활성화를 한번에 행하기 때문에, 각각을 개별적으로 행하는 방법에 비해서 처리 시간이 짧게 된다.
제1국면에 있어서는, 게이트 전극이 적어도 실리콘 막과 금속 또는 금속 실리사이드의 2층 구조를 갖추고, 불순물의 활성화를 위한 열처리에 의해 저 저항화되어도 된다. 이 방법에 의하면, 실리콘 막과 금속 또는 금속 실리사이드의 2층 구조의 저 저항화와 불순물의 활성화를 한번에 행함으로써, 각각을 개별적으로 행하는 경우에 비해서 처리 시간이 짧게 된다.
또한, 실리콘 막과 금속 또는 금속 실리사이드의 2층 구조를 구비한 게이트 전극을 갖추고, 게이트 전극의 저 저항화와 불순물 영역의 활성화를 RTA법 또는 레이저 어닐링법을 이용하여 동시에 행하여도 된다.
제1국면에 있어서는, RTA법에 이용하는 열원으로서 램프로부터의 광조사 열을 이용해도 된다. 또한, 램프로서 크세논 아크 램프를 이용해도 된다. 이와 같은 램프를 이용함으로써, 불순물의 활성화에 의해 적합한 열처리를 행할 수 있다.
제1국면에 따른 박막 트랜지스의 제조 방법에 의해 제조한 박막 트랜지스터는, 액정 디스플레이의 화소 구동용 소자로서 이용할 수 있고, 또한 액정 디스플레이의 주변 구동 회로용 소자로서도 이용할 수 있기 때문에, 우수한 액정 디스플레이를 단시간에 제조할 수 있다.
본 발명의 제2국면에 따른 반도체 장치는, 기판상에 형성된 열 흡수막과, 열 흡수막 위에 형성된 반도체 막, 반도체 막 위에 게이트 절연막을 매개로 형성된 게이트 전극 및, 반도체 막에 형성된 불순물 영역을 구비하고, 열 흡수막이 반도체 막에 실질적으로 대응하는 영역안에 설치되어 있다.
제2국면에 따르면, 열 흡수막의 존재에 의해 불순물 영역의 활성화 상태가 균일한 반도체 장치를 얻을 수 있다.
제2국면에 있어서, 열 흡수막과 반도체 막 사이에 절연막을 설치해도 된다.
제2국면에 있어서, 열 흡수막은 반도체 막의 채널 영역에 거의 대응한 크기 및 영역으로 설치해도 된다. 이로써, 열 흡수막의 기능을 필요한 부분에 정확하고확실하게 작용시켜 그 외의 부분(예컨대, 기판)에는 열에 의한 영향을 주지 않는다.
제2국면에 있어서, 열 흡수막은 금속 또는 금속 실리사이드 등의 도전 물질 또는 실리콘 등의 반도체 물질이어도 된다. 열 흡수막이 도전 물질 또는 반도체 물질이기 때문에 기판내에 존재하는 이온을 정전(靜電)적으로 차폐할 수 있다.
제2국면에 있어서, 열 흡수막은 차광성을 갖추고 있어도 된다. 열 흡수막이 차광성을 갖춘 것에 의해 LED 등의 표시장치에 이용한 경우, 반도체 장치에 직접 들어가는 광의 양을 감소시킬 수 있다.
제2국면에 있어서, 기판은 투명 기판이어도 된다.
제2국면에 따른 반도체 장치는, 액정 디스플레이의 화소 구동용 소자 및 주변 구동 회로용 소자중 적어도 한쪽의 소자로서 이용할 수 있다. 이것에 의해, 우수한 표시 장치를 얻을 수 있다.
본 발명의 제3국면에 따른 반도체 장치의 제조 방법은 기판상에 열 흡수막을 매개로 트랜지스터의 능동층으로서의 반도체 막을 설치하고, 이 반도체 막에 설치된 불순물 영역을 열처리하여 활성화한다.
제3국면의 제조 방법에 따르면, 불순 영역의 활성화 상태가 양호하면서 균일한 반도체 장치를 얻을 수 있다.
제3국면의 바람직한 실시 형태의 하나는, 투명 기판상에 열 흡수막을 형성하는 공정과, 열 흡수막 위에 반도체 막을 형성하는 공정, 반도체 막 위에 게이트 절연막을 매개로 게이트 전극을 형성하는 공정, 반도체 막에 불순물 영역을 형성하는공정 및, 불순물 영역을 열처리하여 활성화하는 공정을 구비하고 있다.
제3국면의 다른 바람직한 실시 형태로는, 투명 기판 위에 열 흡수막을 형성하는 공정과, 열 흡수막을 바라는 형상으로 가공하는 공정, 열 흡수막을 절연막으로서 덮는 공정, 절연막 위에 트랜지스터의 능동층으로서의 반도체 막을 형성하는 공정, 반도체 막 위에 게이트 절연막을 매개로 게이트 전극을 형성하는 공정, 반도체 막에 불순물 영역을 형성하는 공정 및, 불순물 영역을 열처리하여 활성화하는 공정을 구비하고, 열 흡수막이 반도체 막에 실질적으로 대응하는 영역내에 설치되어 있다.
제3국면에 있어서는, 반도체 막이 비정질 실리콘 막을 열처리하여 다결정화한 것이어도 된다.
제3국면에 있어서는, 열처리가 레이저 어닐링법에 의해 수행되도 된다.
제3국면에 있어서는, 열 흡수막이 금속 또는 금속 실리사이드 등의 도전성 물질 또는 실리콘 등의 반도체 물질로 형성되어도 된다. 열 흡수막을 도전 물질 또는 반도체 물질로 형성함으로써, 기판내에 존재하는 이온을 정전적으로 차폐할 수 있다.
또한, 열 흡수막은 차광성을 갖추고 있어도 된다. 이로써, LCD 등의 표시장치에 이용한 경우, 반도체 장치에 직접 들어가는 광의 양을 감소시킬 수 있다.
또한, 열처리로서 RTA법을 채용해도 된다. RTA법을 이용함으로써, 단시간이면서 기판에 영향을 주지 않는 불순물의 활성화를 행할 수 있다.
RTA법의 열원으로서는 크세논 아크 램프를 이용해도 된다. 이로써, 열흡수를효율적으로 행할 수 있다.
제3국면에 따른 제조 방법에 의해 제조한 반도체 장치는, 액정 디스플레이의 화소 구동용 소자 및 주변 구동 회로용 소자중 적어도 하나의 소자로서 이용할 수 있다. 이로써, 우수한 표시장치를 단시간에 제조할 수 있다.
본 발명의 제4국면에 다른 반도체 장치는, 기판상에 복수의 반도체 소자를 집적시킨 반도체 장치이고, 기판과 반도체 장치 사이에 열 흡수막을 설치하며, 기판 위에서의 반도체 소자의 분포 상태에 맞춰 반도체 소자가 상대적으로 많이 밀집하고 있는 장소의 각 반도체 소자의 열 흡수막의 면적 또는 막 두께를 상대적으로 저하시키고, 반도체 소자가 상대적으로 작은 각 장소의 각 반도체 장치에 대한 열 흡수막의 면적 또는 막 두께를 상대적으로 증가시키고 있다.
제4국면의 바람직한 실시 형태의 하나인 반도체 장치는, 기판 위에 복수의 반도체 스위칭 소자를 집적시킨 반도체 장치이고, 각 반도체 스위칭 소자는, 기판 위에 형성된 열 흡수막과, 열 흡수막 위에 형성된 반도체 막, 반도체 막 위에 게이트 절연막을 매개로 형성된 게이트 전극 및, 반도체 막에 형성된 불순물 영역을 구비하고, 기판 위에서의 반도체 스위칭 소자의 분포상태에 맞춰 반도체 스위칭 소자가 상대적으로 많이 밀집하고 있는 각 장소의 각 반도체 스위칭 소자에 대한 열 흡수막의 면적 또는 막 두께를 상대적으로 저하시키고, 반도체 스위칭 소자가 상대적으로 작은 각 장소의 각 반도체 스위칭 소자에 대한 열 흡수막의 면적 또는 막 두께를 상대적으로 증가시킨 반도체 장치이다.
제4국면에 있어서는, 열 흡수막을 갖추지 않은 반도체 스위칭 소자를 설치하고, 이 반도체 스위칭 소자가 존재하는 비율을 바꿈으로써, 열 흡수막에 의한 열 흡수 효과를 조정할 수 있다.
제4국면에서의 열 흡수막은 제2국면 및 제3국면과 마찬가지의 열 흡수막을 이용할 수 있다.
제4국면에 따른 표시장치는 화소부와 주변 구동 회로부가 동일 기판 위에 형성된 구동부 일체형의 표시장치이고, 화소부내에 설치되는 화소 구동용 소자 및, 주변 구동 회로부내에 설치되는 주변 구동 회로용 소자를 구비하고, 화소 구동용 소자 및 주변 구동 회로용 소자가 반도체 스위칭 소자로 구성되며, 반도체 스위칭 소자는, 기판 위에 형성된 열 흡수막과, 열 흡수막 위에 형성된 반도체 막, 반도체 막 위에 게이트 절연막을 매개로 형성된 게이트 전극 및, 반도체 막에 형성된 불순물 영역을 구비하고, 화소부 안에 설치되는 열 흡수막의 상기 반도체 막에 대한 면적 또는 두께의 비율을 상기 주변 구동 회로부 안에 설치되는 상기 열 흡수막의 상기 반도체 막에 대한 면적 또는 막 두께의 비율에 비해 크게 되도록 설정하고 있다.
화소부와 주변 구동 회로부는 액정층을 끼워 마주하여 설치된 한쌍의 기판중 한쪽의 기판 위에 설치할 수 있다, 열 흡수막으로서는 상기 제2국면 및 제3국면과 마찬가지의 역 흡수막을 설치할 수 있다.
열 흡수막에 의한 열 흡수 효과는 열 흡수막의 면적 또는 막 두께를 바꾸는 것에 의해 조정할 수 있다.
또한, 열 흡수막을 갖추지 않은 반도체 스위칭 소자를 설치하고, 이 반도체스위칭 소자가 존재하는 비율을 바꾸는 것에 의해 열 흡수막에 의한 열 흡수 효과를 조정할 수 있다.
본 발명의 제5국면에 따른 반도체 장치의 제조 방법에서는, 기판 위에 반도체 소자를 형성하는 과정의 열처리에 RTA법을 이용하고 있고, RTA에 의한 가열을 복수회로 나누어 행하는 것과 더불어 가열온도를 첫회부터 최종회에 걸쳐 단계적으로 상승시킨다.
제5국면에 따른 바람직한 실시 형태의 또 하나의 제조 방법은 기판 위에 반도체 막을 형성하는 공정과, 반도체 막 위에 게이트 절연막을 매개로 게이트 전극을 형성하는 공정, 반도체 막에 불순물 영역을 형성하는 공정 및, 불순물 영역을 RTA법에 의해 열처리하여 활성화하는 공정을 구비하고, RTA법에 의한 가열을 복수회 나누어 행하는 것과 더불어 가열 온도를 첫번부터 최종회에 걸쳐 단계적으로 상승 시킨다.
본 발명의 제1국면에 따른 제1실시 형태를 도 1 ∼ 도 18을 참조하여 설명한다.
공정 1 (도 1 참조) : 석영 유리나 무알칼리 유리 등의 기판(1) 위에, SiO2나 SiN 등의 절연성 박막(1a)을 CVD법이나 스퍼터법 등에 의해 형성한다. 구체적으로는, 기판(1)으로서 코닝사 제품 7059를 사용하고, 그 표면에 상압 또는 감압 CVD법에 의해 형성 온도 350℃로 막 두께 3000 ∼ 5000Å의 SiO2막을 형성한다.
이 SiO2막의 막 두께는 후속 공정의 열처리나 법 조사 등으로 기판(1)중의불순물이 이 SiO2막을 통과하여 상층으로 확산하지 않을 정도의 두께가 필요하고, 1000 ∼ 6000Å의 범위가 적절하며, 2000 ∼ 6000Å로 했을 때에 확산 방지 효과가 양호한 바, 그 중에서도 3000 ∼ 5000Å의 경우가 가장 적당하다.
또한, 절연성 박막(1a)으로서 SiN을 이용한 경우의 막 두께로서는, 1000 ∼ 5000Å의 범위가 적절하고, 2000 ∼ 5000Å로 했을 때에 확산 방지 효과가 양호한 바, 그 중에서도 2000 ∼ 3000Å의 경우가 가장 적당하다.
공정 2 (도 2 참조) : 상기 절연성 박막(1a) 위에 비정질 실리콘(2a ; 막 두께 500Å)을 형성한다. 이 비정질 실리콘 막(2a)을 TFT의 능동층으로서 이용한 경우, 미 능동층이 두꺼우면, 다결정 실리콘 TFT의 오프 전류가 증대하고, 얇으면 온 전류가 감소하기 때문에, 이 때의 비정질 실리콘 막(2a)의 막 두께는 400 ∼ 800Å의 범위가 적당하고, 500 ∼ 700Å로 했을 때에 특성이 양호하며, 그 중에서도 500 ∼ 800Å의 경우기 가장 적당하다.
상기 비정질 실리콘 막(2a)의 형성 방법에는 이하의 것이 있다.
① 감압 CVD를 이용하는 방법 ; 감압 CVD법으로 실리콘 막을 형성하기 위해서는, 모노실란(SiH4) 또는 디실란(Si2H4)의 열분해를 이용한다 모노실란을 이용한 경우, 처리 온도가 550℃ 이하에서는 비정질, 620℃ 이상에서는 다결정으로 된다. 그리고, 550 ∼ 620℃에서는 미결정을 포함하는 비정질이 많게 되고, 온도가 낮게 되는 만큼 비정질에 가까워 미결정이 적게 된다. 따라서, 온도 조건을 바꾸는 것만으로 비정질 실리콘 막(2a)중의 미결정의 양을 조정할 수 있다.
② 플라즈마 CVD법을 이용하는 경우 ; 플라즈마 CVD법에서 비정질 실리콘 막을 형성하기 위해서는 플라즈마중에서의 모노실란 또는 디실란의 열분해를 이용한다.
실제의 공정에서는, 플라즈마 CVD법을 채용하고, 사용 가스 ; 모노실란, 온도 ; 350℃의 조건으로, 미결정을 포함하지 않는 비정질 실리콘 막을 형성하고 있다.
공정 3 (도 3 참조) ; 상기 비정질 실리콘 막(2a)의 표면에 파장 λ = 248nm의 KrF 엑시머 레이저 빔을 조사 및, 주사하여 어닐링 처리를 행하고, 비정질 실리콘 막(2a)을 용융 재결정화하여 다결정 실리콘 박막(2)을 형성한다.
이 때의 레이저 조건은 어닐링 분위기 ; 1 × 10-4Pa 이하, 기판 온도 ; 실온 ~ 600℃, 조사 에너지 밀도 ; 100 ∼ 500mJ/cm3, 주사 속도 ; 1 ∼ 10mm/sec(실제로는, 0.1 ∼ 100nm/sec 범위의 속도로 주사 가능)이다.
상기 레이저 범으로서는 파장 λ = 308nm 의 XeCl 엑시머 레이저를 사용해도 된다. 이 때의 레이저 조건은 어닐링 분위기 ; 1 × 10-4Pa 이하, 기판 온도 ; 실온 ∼ 600℃, 조사 에너지 밀도 ; 100 ∼ 500mJ/cm2, 주사 밀도 ; 1 ∼ 10nm/sec(실제로는 0.1 ∼ 100mm/sec 범위의 속도로 주사 가능)이다.
또한, 파장 λ = 193nm 의 ArF 엑시머 레이저를 사용해도 된다. 이 경우의 레이저 조건은, 어닐링 분위기 ; 1 × 10-4Pa 이하, 기판 온도 ; 실온 ∼ 600℃, 조사 에너지 밀도 ; 100 ∼ 500mJ/cm2, 주사 속도 ; 1 ∼ 10mm/sec이다.
어떤 레이저 빔을 이용해도, 조사 에너지 밀도 및 조사 횟수에 비례하여 다결정 실리콘의 입자 지름은 크게 되기 때문에, 바라는 크기의 입자 지름이 얻어지도록 에너지 밀도와 조사 횟수를 조정하면 된다.
본 실시 형태에서는, 이 엑시머 레이저 어닐링로, 높은 스루풋 레이저 조사법을 이용한다. 즉, 도 29에 있어서, 참조 부호 101은 KrF 엑시머 레이저이고, 참조 부호 102는 이 레이저(101)로부터의 레이저 빔을 반사하는 반사경이며, 참조 부호 103은 반사경(102)으로부터의 레이저 빔을 바라는 상태로 가공하여 기판(1)으로 조사하는 레이저 빔 제어 광학계이다.
이와 같은 구성에 있어서, 높은 스루풋 레이저 조사법으로는, 레이저 빔 제어 광학계(103)에 의해 시트 모양(150mm × 0.5mm)으로 가공된 레이저 빔을 복수 펄스를 겹치게 함으로써 조사하는 방법으로 스테이지 주사와 펄스 레이저 조사를 완전하게 동기시켜 매우 고정밀한 중복으로 레이저를 조사하는 것에 의해 스루풋을 높이는 것이다.
공정 4 (도 4 참조) ; 상기 다결정 실리콘 막(2)을 박막 트랜지스터의 능동층으로 이용하기 위해 포토리소그래피 기술 및 RIE법에 의한 건식 에칭 기술에 의해 상기 다결정 실리콘 막(2)을 바라는 형상으로 가공한다.
그리고, 상기 다결정 실리콘 막(2) 위에 로드록(load lock)식 감압 CVD장치를 이용한 감압 CVD법에 의해 게이트 절연막으로서의 LTO 막(Low TemperatureOxide ; 실리콘 산화막(3 ; 막 두께 1000Å))을 형성한다.
공정 5 (도 5 참조) ; 상기 게이트 절연막(3) 위에 감압 CVD법에 의해 비정질 실리콘 막(막 두께 2000Å ; 4a)을 피착한다. 이 비정질 실리콘 막(4a)은 그 형성시에 불순물(N형으로 되는 비소나 인, P형으로 되는 보론)이 도핑되어 있지만, 비도핑상태로 피착하고, 그 후에 불순물을 주입해도 된다.
다음에, 스퍼터법을 이용해 상기 비정질 실리콘 막(4a) 위에 텅스텐 실리사이드(WSiM)막(4b ; 막 두께 1000Å)을 형성한다, 스퍼터법에서는, W실리사이드의 합금 타겟을 사용한다. W실리사이드(WSix)의 화학량론적 조성은 X = 2이지만, 합금타겟의 조성은 X > 2로 설정한다. 이것은, W실리사이드 막(4b)의 조성이 X = 2에 가까우면, 그 후의 열처리시에 대단히 큰 끌어 당기는 응력이 생기고, W실리사이드막(4b)에 균열이 발생하면서 벗겨질 위험이 있기 때문이다. 단, W실리사이드의 저항값은 X = 2인 경우에 가장 낮게 되기 때문에, 균열이나 벗겨짐이 생기지 않을 정도로 X의 상한을 설정할 필요가 있다.
그리고, 상압 CVD법에 의해, 상기 W실리사이드 막(4b) 위에 실리콘 산화막(5)을 피착한 후, 포토리소그래피 기술, RIE 법에 의한 건식 에칭 기술을 이용하여 상기 다결정 실리콘 막(4a)과, W실리사이드 막(4b) 및 실리콘 산화막(5)을 바라는 형상으로 가공한다. 상기 비정질 실리콘 막(4a)은, 상기 W실리사이드 막(4b)과 함께 폴리사이드 구조의 게이트 전극(4)으로서 사용한다.
공정 6 (도 6 참조) ; 자기 정합 기술에 의해 게이트 전극(4) 및 실리콘 산화막(5)을 마스크로서 사용하여 다결정 실리콘 막(2)에 불순물을 주입하여 소스/드레인 영역(6)을 형성한다.
공정 7 (도 7 참조) ; 상기 게이트 절연막(9) 및 실리콘 막(5) 위에, 상압 CVD법에 의해 실리콘 산화막을 피착하고, 이것을 이방성 전면 에칭하는 것에 의해 상기 게이트 전극(4) 및 실리콘 산화막(5)의 옆쪽에 측벽(7)을 형성한다. 더욱이, 이 측벽(7) 및 실리콘 산화막(5)을 레지스트(8)로 덮고, 다시 자기 정합 기술에 의해 레지스트(8)를 마스크로서 사용하여 다결정 실리콘 막(2)에 불순물을 주입하여 LDD(Lightly Doped Drain) 구조를 형성한다.
공정 8 (도 8 참조) ; 이 상태에서, RTA(Rapid Thermal Annealing)법에 의한 급속 가열을 행한다.
즉, 도 30에 있어서, 참조 부호 105는 시트모양의 어닐링 광을 발생하는 광원이고, 크세논(Xenon) 램프(106)와 그것을 둘러싸는 반사경(107)을 1조로 하여 이것을 상하로 서로 마주 향하게 하는 것에 의해 구성하고 있다. 참조 부호 108은 기판(1)을 반송하기 위한 롤러, 참조 부호 109는 예열용의 프리히터, 참조 부호 110은 가열후의 기판이 급격히 냉각되어 금가지 않도록 하기 위한 보조 히터이다.
이와 같은 구성에 있어서, 기판(1)을 프리히터(106)로 예열한 후, 시트 모양의 어닐링 광원(105)을 지나게 하여 열처리한다.
이 때의 RTA의 조건은, 열원 ; 크세논 아크 램프, 온도 ; 700 ∼ 950℃(파이로메터(pyrometer) 지시간), 분위기 ; N2, 시간 ; 1 ∼ 3초이다. RTA법에 의한 가열은 고온을 이용하지만, 매우 단시간에 끝낼 수 있기 때문에, 기판(1)이 변형할 걱정은 없다.
또한, 기판(1)에 대해서, 급격히 높은 온도를 가하는 것이 걱정일 경우는, RTA를 복수회로 나누어 행해도 된다. 즉, 각 회의 시간은 1 ∼ 3초로 하고, 횟수를 거듭할 때마다 온도를 첫회 ; 400℃ ∼ 최종회 ; 700 ∼ 950℃이도록 단계적으로 상승시킨다.
상기 크세논 아크 램프의 광원은 다결정부보다도 비정질부나 실리사이드부에 강하게 흡수되기 때문에, 필요한 부분만을 중점적으로 가열하는 것이 가능하게 되고, (게이트) 배선의 저 저항화나 불순물의 활성화에 적당하다.
그리고, 이 급속 가열에 의해, 상기 소스/드레인 영역(6)의 불순물이 활성화함과 더불어 상기 비정질 실리콘 막(4a)이 다결정화 되고, 다시 이 다결정 실리콘 막(4a)과 W실리사이드 막(4b)에 의한 폴리사이드 구조의 게이트 전극(4)의 시트 저항이 약 20 ∼ 22Ω/□ 으로까지 내려간다
또한, 활성화 처리를 행한 소스/드레인 영역(6)의 시트 저항도 n형에서 1 ∼ 1.5Ω/□, p형에서 1 ∼ 1.2Ω/□으로 고온 공정에서 이용되는 확산 로(爐)에 의한 고온 열처리와 동등의 것으로 된다.
이 공정에 의해, 박막 트랜지스터(TFT ; Thin Film Transistor ; A)가 형성된다.
공정 9 (도 9 참조) ; 레지스트(9) 제거 후, 소자 전면에 플라즈마 산화막(막 두께 2000Å)과 상압 CVD법에 의한 실리콘 산화막(막 두께 2000Å)의 적층 구조로 이루어지는 층간 절연막(9)을 형성한다. 층간 절연막(9)을 상압 CVD법에 의한 실리콘 산화막만으로 형성하면, 피착 막 두께가 불균일하게 되어 오버행(overhang)이 형성되고, 후 공정에서 사용하는 Al 등이 제거되지 않고 남기 쉬우며, 절연 불량이 발생할 위험이 있다. 한편, 본 실시예와 같이, 플라즈마 산화막을 피착한 후 상압으로 실리콘 산화막을 피착하는 방법에 있어서는, 실리콘 산화막의 성장율이 안정하고, 그 피착 막 두께가 균일하게 된다.
특히, 플라즈마 산화막은 기판 표면의 凹凸에 맞추어 균일한 막 두께로 피착되기 때문에, 층간 절연막으로서의 총 막 두께가 균일하게 안정된다.
플라즈마 산화막의 피착 조건은 피착 온도 ; 390℃, RF출력 ; 500W, SiH4유량 ; 500sccm, 산소 유량 ; 1500sccm, 압력 ; 9torr로 하고, 상압 CVD법에 의한 실리콘 산화막의 피착 조건은 피착 온도 ; 400℃, 캐리어 N2가스 유량 ; 3000cc로 한다.
이어서, 전기 로(爐)에 의해, 수소(H2) 분위기중에서, 온도 450℃로 12시간 가열하고, 다시 수소 플라즈마 처리를 실시한다. 이와 같은 수소화 처리를 행함으로서 다결정 실리콘 막의 결정 결함 부분에 수소 원자가 결합하고, 결합구조가 안정화하여 전계효과 이동도가 높아진다.
그 후, 포토리소그래피 기술 및 RIE법에 의한 건식 에칭 기술을 이용하여 상기 층간 절연막(9)에 상기 소스 · 드레인 영역(6)과 접촉하는 접촉 구멍(10)을 형성한다.
공정 10 (도 10 참조) ; 마그네크론 스퍼터법에 의해 Ti / Al - Si합금 / Ti의 피착 구조로 이루어진 배선층을 피착하고, 포토리소그래피 기술, RIE법에 의한 건식 에칭 기술을 이용하여 소스 · 드레인 전극(11)으로서 가공한다.
공정 11 (도 11 참조) ; CVD법에 의해 소자의 전면에 보호층으로서의 실리콘 산화막(12 ; 실리콘 질화막에서도 된다)을 얇게 피착한다.
공정 12 (도 12 참조) ; 소자 전면에 SOG(Spin On Glass)막(13)을 3회에 걸쳐 도포하고, 소자 표면의 凹凸을 평탄화한다.
공정 13 (도 13 참조) ; 상기 SOG막(13)은 레지스트의 박리(剝離)성이 나쁘고, 또는 수분을 흡수하기 쉽기 때문에, 이 보호층으로서 CVD법에 의해 SOG막(13)위에 다시 실리콘 산화막(14 ; 실리콘 질화막으로도 된다)을 얇게 피착시킨다.
공정 14 (도 14 참조) ; 포토리소그래피 기술, RIE법에 의한 건식 에칭 기술을 이용하여 상기 실리콘 산화막(12) / SOG막(13) / 실리콘 산화막(14)에 상기 소스 · 드레인 전극(11)으로 통하는 접촉 구멍(15)을 형성하고, 소자의 전면에 화소 전극으로서의 ITO막(16)을 증착시킨다.
공정 15 (도 15 참조) ; 최후에, ITO막(16)을 전극 형상으로 가공해야 하고, ITO막(16) 위에 레지스트 패턴을 형성한 후, 먼저 브롬화 수소가스(HBr)를 이용한 RIE법에 의해 ITO막(16)을 에칭하며, 실리콘 산화막(14)이 노출하는 처음 시점에서 가스를 염소가스(Cl2)로 바꾸어 그대로 최후까지 에칭을 계속한다.
공정 16 (도 16 참조) ; 이와 같이 LCD의 한쪽 편 TFT 기판을 형성한 후에는, 표면에 공통 전극(17)이 형성된 투명 절연 기판(18)을 서로 마주시키고, 각 기판(1, 18) 사이에 액정을 봉입하여 액정층(19)을 형성함으로써 LCD의 화소부를 완성시킨다.
도 17은 본 실시예에서의 액티브 매트릭스 방식 LCD의 블록 구성도이다.
화소부(20)에는 각 주사선(게이트 배선 ; G1--- Gn, Gn+1--- Gm)과 각 데이타선(드레인 배선 ; D1--- Dn, Dn+1--- Dm)이 배치되어 있다. 각 게이트 배선과 각 드레인 배선과는 각각 직교하고, 그 직교 부분에 화소(21)가 설치되어 있다. 그리고, 각 게이트 배선은 게이트 구동부(22)에 접속되고, 게이트 신호(주사신호)가 인가되도록 되어 있다. 또한, 각 드레인 배선은 드레인 구동부(데이타 구동부 ; 23)에 접속되고, 데이타 신호(비디오 신호)가 인가되도록 되어 있다. 이들의 구동부(22, 23)에 의해 주변 구동 회로(24)가 구성되어 있다.
그리고, 각 구동부(22, 23)중 적어도 어느 한쪽을 화소부(20)와 동일 기판 위에 형성한 LCD는, 일반적으로 구동부 일체형(구동부 내장형) LCD라고 부르고 있다. 또한, 게이트 구동부(22)가 화소부(20)의 양단에 설치되어 있는 경우도 있다. 또한, 드레인 구동부(23)가 화소부의 양단에 설치되어 있는 경우도 있다.
이 주변 구동 회로(24)의 스위칭용 소자에도 상기 다결정 실리콘 TFT(A)와 마찬가지의 방법으로 제작한 다결정 실리콘 TFT를 이용하고 있고, 다결정 실리콘 TFT(A)의 제작에 병행하여 동일 기판 위에 형성된다. 또한, 이 주변 구동 회로(24)용의 다결정 실리콘 TFT는 LDD 구조에서는 없고, 통상의 단일 드레인 구조를 채용하고 있다(물론, LDD 구조이어도 된다).
또한, 이 주변 구동 회로(24)의 다결정 실리콘 TFT는 CMOS 구조로 형성하는 것에 의해 각 구동부(22, 23)로서의 치수의 축소화를 실현하고 있다.
도 1에 게이트 배선(Gn)과 드레인 배선(Dn)의 직교 부분에 설치되어 있는 화소(21)의 등가 회로도를 도시한다.
화소(21)는 화소 구동 소자로서의 TFT(상기 박막 트랜지스터(A)와 마찬가지모양)와 액정 셀(LC) 및, 보조 용량(Cs)으로 구성된다. 게이트 배선(Gn)에는 TFT의 게이트가 접속되고, 드레인 배선(Dn)에는 TFT의 드레인이 접속되어 있다. 그리고, TFT의 소스에는 액정 셀(LC)의 표시 전극(화소 전극)과 보조 용량(부가 용량 ; Cs)이 접속되어 있다.
이 액정 셀(LC)과 보조 용량(Cs)에 의해, 신호 축적 소자가 구성된다. 액정셀(LC)의 공통 전극(표시 전극 반대측의 전극)에는 전압(Vcom)이 인가되어 있다. 한편, 보조 용량(Cs)에 있어서, TFT의 소스와 접속되는 측의 반대측 전극에는 정전압(VR)이 인가되어 있다. 이 액정 셀(LC)의 공통 전극은, 문자가 지나가는 모든 화소(21)에 대해서 공통한 전극으로 되어 있다. 그리고, 액정 셀(LC)의 표시 전극과 공통 전극의 사이에는 정전 용량이 형성되어 있다. 또한, 보조 용량(Cs)에 있어서, TFT의 소스와 접속되는 측의 반대측 전극은 인접하는 게이트 배선(Cn+1)과 접속되어 있는 경우도 있다.
이와 같이 구성된 화소(21)에 있어서, 게이트 배선(Gn)을 정전압으로 하여TFT의 게이트에 정전압을 인가하면 TFT가 온으로 된다. 그러면, 드레인 배선(Dn)에 인가된 데이타 신호로 액정 셀(LC)의 정전 용량과 보조 용량(Cs)이 충전된다. 반대로, 게이트 배선(Gn)을 부(-)전압으로 하여 TFT의 게이트에 부전압을 인가하면, TFT가 오프로 되고, 그 시점에서 드레인 배선(Dn)에 인가되어 있던 전압이 액정 셀(LC)의 정전 용량과 보조 용량(Cs)에 의해 유지된다, 이와 같이, 화소(21)에 기입한 데이타 신호를 드레인 배선으로 공급하여 게이트 배선의 전압을 제어함으로써 화소(21)에 임의의 데이타 신호를 유지시키고 있을 수 있다. 그 화소(21)를 유지하고 있는 데이타 신호에 따라서 액정 셀(LC)의 투과율이 변화하고, 화상이 표시된다.
여기서, 화소(21)의 특성으로서 중요한 것으로, 기입 특성과 유지 특성이 있다. 기입 특성에 대해서 요구되는 것은, 화소부(20)의 사양으로부터 정해진 단위 시간내에 신호 축적 소자(액정 셀(LC) 및 보조 용량(Cs))에 대해 바라는 비디오 신호 전압을 충분히 기입할 수 있는가 없는가 하는 점이다. 또한, 유지 특성에 대해서 요구되는 것은, 신호 축적 소자에 일단 기입된 비디오 신호 전압을 필요한 시간만 유지할 수 있는가 없는가 하는 점이다.
보조 용량(Cs)이 설치되어 있는 것은, 신호 축적 소자의 정전 용량을 증대시켜 기입 특성 및 유지 특성을 향상시키기 위해서다. 즉, 액정 셀(LC)은 그 구조상 정전 용량의 증대에는 한계가 있다, 그리고, 보조 용량(Cs)에 의해 액정 셀(LC)의정전 용량의 부족분을 보충하고 있다.
다음에, 본 발명의 제1국면에 따른 제2실시 형태를 도 19 ∼ 도 28을 참조하여 설명한다. 단, 제1실시 형태에서 설명한 부분과 같은 부분에는 같은 부호를 이용해 설명을 생략한다. 또한, 제2실시 형태에서는, 제1실시 형태의 공정 1 ∼ 공정 11에 대한 공정이 다르기 때문에, 여기서는 그 부분만을 설명한다.
공정 (1) (도 19 참조) : 기판(1)상에 W실리사이드 막(41)을 형성한다.
공정 (2) (도 20 참조) : 상기 W실리사이드 막(41)을 트랜지스터의 능동층으로 하여 다결정 실리콘과 같은 패턴으로 가공한다.
공정 (3) (도 21 참조) : 상기 기판(1) 및 W실리사이드 막(41)을 덮도록 SiO2나 SiN 등의 절연성 박막(1a)을 CVD법이나 스퍼터법 등에 의해 형성한다.
공정 (4) (도 22 참조) : 상기 절연성 박막(1a) 위에, 비정질 실리콘 막(2a)을 형성한다.
공정 (5) (도 23 참조) : 상기 비정질 실리콘 막(2a)의 표변에 KrF 엑시머 레이저 빔을 주사하여 어닐링 처리를 행하고, 비정질 실리콘 막(2a)을 용융 재결정화하여 다결정 실리콘 박막(2)을 형성한다.
또한, 레이저 범으로서 XeCl 엑시머 레이저나 ArF 엑시머 레이저를 사용해도 된다.
공정 (6) (도 24 참조) : 상기 다결정 실리콘 막(2)을 박막 트랜지스터의 능동층으로서 이용하기 위해 포토리소그래피 기술 ; RIE법에 의한 건식 에칭 기술에의해 상기 다결정 실리콘 막(2)을 바라는 형상으로 가공한다.
그리고, 상기 다결정 실리콘 막(2) 위에 게이트 절연막으로서의 LTO 막(3)을 형성한다.
공정 (7) (도 25 참조) ; 상기 게이트 절연막(3) 위에 비정질 실리콘 막(4a)을 피착한다.
다음에, 상기 비정질 실리콘 막(4a) 위에 W실리사이드 막(4b)을 형성한다.
그리고, 상기 W실리사이드 막(4b) 위에 실리콘 산화막(5)을 피착한 후, 포토리소그래피 기술 및 RIE법에 의한 건식 에칭 기술을 이용하여 상기 다결정 실리콘 막(4a)과 W실리사이드 막(4b) 및 실리콘 산화막(5)을 바라는 형상으로 가공한다. 상기 비정질 실리콘 막(4a)은 상기 W실리사이드 막(4b)과 함께 폴리실리사이드 구조의 게이트 전극(4)으로서 사용한다.
공정 (8) (도 26 참조) : 상기 게이트 절연막(3) 및 실리콘 산화막(5) 위에, 상압 CVD법에 의해 실리콘 산화막을 피착하고, 이것을 이방성 전면에 에치백함으로써, 상기 게이트 전극(4) 및 실리콘 산화막(5)의 옆쪽에 측벽(7)을 형성한다.
그리고, 자기 정합 기술에 의해 측벽(7)을 마스크로서 사용하여 다결정 실리콘 막(2)에 가속 전압 ; 80KeV, 도우즈량 3 × 1018cm-2의 조건에서 인(P)이온을 불순물로서 주입하고, 저농도의 불순물 영역(6a)을 형성한다.
공정 (9) (도 27 참조) : 상기 측벽(7) 및 실리콘 산화막(5)을 레지스트(8)로 덮고, 다시 자기 정합 기술에 의해 레지스트(8)를 마스크로서 사용하여 다결정실리콘 막(2)에 가속 전압 ; 80KeV, 도우즈량 1 × 1015cm-2의 조건으로, 인(P)이온을 불순물로서 주입하고, 고농도의 불순물 영역(6b)을 형성함으로써 LDD(Lightly Doped Drain) 구조의 소스 · 드레인 영역(6)을 형성한다.
공정 (10) (도 28 참조) ; 이 상태에서, 제1실시 형태와 마찬가지의 RTA법에 의한 급속 가열을 행한다.
크세논 아크 램프의 광열은 다결정부보다도 비정질부나 실리사이드부에 강하게 흡수되기 때문에, 필요한 부분만을 중점적으로 가열하는 것이 가능하게 되고, (게이트)배선의 저 저항이나 불순물의 활성화에 적합하다.
특히, 본 실시예에서는, 다결정 실리콘 막(2)에 대응하여, 그 아래쪽에 W실리사이드 막(41)을 형성하고 있다. 이 W실리사이드 막(41)은 RTA의 열을 흡수하는 작용이 있고, 열을 흡수한 W실리사이드 막(41)으로부터의 방사열에 의해서도 상기 다결정 실리콘 막(2)의 불순물의 활성화가 행해진다. 즉, 다결정 실리콘 막(2)을 크세는 아크 램프에 의한 열과 W실리사이드 막(41)에서의 방사열에 의해 직접 및 간접적으로 가열함으로써 다결정 실리콘 막(2) 전체를 균일하게 가열하고, 활성화가 흐틀어지는 것 없이 양호하게 수행되도록 한다.
W실리사이드 막(41)의 크기는, 기본적으로 다결정 실리콘 막(2)과 같거나 또는 그 이상이라면 좋지만, 면 안에서의 패턴 크기에 대응한 면적으로 되도록 조정해도 또한 바람직하다.
즉, 집적화 반도체 소자에서는, 패턴의 소밀(疎密)이 기판 위에 발생하기 때문에, 각 트랜지스터에 균등하게 W실리사이드 막(41)을 설치한 것에서는, 장소에 따른 단위 면적당의 열 흡수율이 달라 균일한 열처리가 행해지지 않고, 또한, W실리사이드 막(41)이 집중하는 장소에서의 온도가 대단히 높게 되어 기판(1)이 변형하는 경우가 있다.
그래서, 하층에 배치한 열 흡수막의 단위 면적당의 밀도를, 그 상층에 형성되는 패턴에 관계 없이 거의 일정하게 되도록 한다면, RTA에서 활성화할 때의 온도분포가 한쪽으로 치우치는 것을 해소할 수 있다. 구체적으로, 구동부 일체형의 LCD 패널에서는, 구동부에 비해서 화소부의 트랜지스터의 밀도가 낮기 때문에, 구동부의 트랜지스터에 대응하는 W실리사이드 막(41)의 크기를 화소부의 크기에 비해 작게 함으로써 기판(1) 전체의 온도 분포가 거의 균일하게 된다.
LCD 패널에 있어서는, 회로 면적의 약 10%가 W실리사이드 막(41)으로 되도록 조정하는 것이 바람직하다.
이 공정에 의해, 다결정 실리콘 TFT(TFT ; Thin Film Transistor ; A)가 형성된다.
이상의 실시 형태에 의해 제조한 다결정 실리콘 TFT에 있어서는, 소위 저온 공정으로 행할 수 있고, 게다가 양질의 다결정 실리콘 막을 능동층으로서 사용하고 있다.
본 발명자의 실험에 의하면, n채널의 MOS형 다결정 실리콘 TFT에서의 이동도 (μn)가 200cm2/V · S 이상이고, p채널의 MOS형 다결정 실리콘 TFT에서의 이동도(μn)가 150cm2/V · S 이상으로, 고성능의 트랜지스터를 실현할 수 있는 것이 알려졌다.
이와 같은 고성능 TFT에 있어서는, 예컨대 μn = 50cm2/V · S, μp = 20cm2/V · S가 요구되는 NTSC 텔레비전 신호 표시용 LCD 패널에도 충분히 적용가능하고, μn = 50cm2/V · S, μp = 20cm2/V · S, 임계치 전압 ; 2V(n채널), -5V(p채널), S값(Sub-threshold swing) ; 0.2V/decade, 온 ·오프비 ; 1 × 107의 특성을 얻을 수 있다.
또한, 이동도가 높은 만큼 TFT의 능동능력이 향상하기 때문에, TFT의 크기를 작게 할 수 있고, 종래 능동층으로서 비정질 실리콘을 이용한 트랜지스터의 크기(W/L = 34/10μm)에 비해 1/8 이하의 크기(W4 = 8/5μm)로 축소할 수 있다. 더욱이, 고품질의 능동층이기 때문에, 트랜지스터의 OFF시의 누설전류도 작고, 그 만큼 보조 용량의 면적도 1/3 이하로 축소할 수 있다.
구체적으로는, 크기 2.4형에서, 화소 피치 ; 50,0 (H) μm × 150 (V) μm, 화소수 ; 23만 도트(320 × 3(RGB) × 240)로, 종래의 패널에 비해 3배 이상의 고밀도 화소를 갖으면서도 55%라는 높은 개구율(종래비 ; 1,5배)의 것을 얻을 수 있어 높은 휘도화를 실현할 수 있다.
이상의 실시예는 이하와 같이 변경해도 되고, 그 경우에서도 마찬가지의 작용 및 효과를 얻을 수 있다.
1) 조건에도 기인하지만, 기판(1)으로서 통상의 유리판 등도 사용 가능하다.
2) 공정 2나 공정 4에 있어서, 비정질 실리콘 막을 감압 CVD법에 의해, 예컨대 모노실란 가스를 이용하고, 온도 580℃로 피착시킨다. 이것에 의해, 비정질 실리콘 막(2a)은 미결정을 포함한 막으로 된다.
미결정을 포함한 비정질 실리콘 막을 고상 성장법에 의해 다결정화 하는 것에 의해 결정 입자 지름이 작게 되는 만큼 이동도는 약간 저하하지만, 결정 성장을 단시간에 끝낼 수 있다.
3) 공정 2나 공정 4에 있어서, 비정질 실리콘 막(2a)을 감압 CVD법, 플라즈마 CVD법에 의하지 않고, 상압 CVD법, 광여기 CVD법, 증착법, EB(Electron Beam) 증착법, MBE(Molecular Beam Epitaxy)법, 스퍼터법으로 이루어진 그룹내의 어느 하나의 방법에 의해 형성한다.
4) 다결정 실리콘 막(2)의 채널 영역에 상당하는 부분에 불순물을 도핑하여 다결정 실리콘 TFT의 임계치 전압(Vth)을 제어한다. 고상 성장법으로 형성한 다결정 실리콘 TFT에 있어서는, N채널 트랜지스터에서는 소모 방향으로 임계치 전압을 시프트하고, P채널 트랜지스터에서는 증배 방향으로 임계치 전압을 시프트하는 경향이 있다. 또한, 수소화 처리를 행한 경우에는 그 경향이 보다 현저하게 된다. 이 임계치 전압의 시프트를 막기 위해서는, 채널 영역에 불순물을 도핑하면 된다.
5) 상기 공정 3이나 공정 5를 대신하여 이하의 공정을 행한다.
공정 3a ; 전기 로에 의해 질소(N2) 분위기중, 온도 600℃ 정도로 약 20시간의 열처리를 행함으로써 상기 비정질 실리콘 막(2a)을 고상 성장시켜 다결정 실리콘 막(2)을 형성한다.
6) 공정 3a에서 형성한 이 다결정 실리콘 막(2)은 막을 구성하는 결정에 전위 등의 결함이 많이 존재함과 더불어 결정 사이에 비정질 부분이 남아 있을 가능성이 있어 누설전류가 많게 될 위험이 있다.
그리고, 공정 3a의 후, 기판(1)을 RTA법 또는 레이저 어닐링법에 의해 급속하게 가열하고, 다결정 실리콘 막(2)의 막질을 개선한다.
7) 전기 로는 레이저 조사에 비해서 시간이 걸리지만, 한번에 대량의 기판을 처리할 수 있기 때문에, 상기 5나 6의 공정은 실질적으로 스루풋이 높다. 따라서, 그 후의, 예컨대 불순물 영역의 활성화를 위한 열처리는 RTA법 대신에 레이저 빔 어닐링법을 이용해도 된다. RTA법은 단시간에 끝날 수 있다는 잇점이 있고, 레이저 어닐링법은 불순물 영역의 온도를 높게 상승시킬 수 있기 때문에, 시트 저항을 낮출 수 있다는 잇점이 있다.
8) 공정 5, 공정 1, 공정 7에 있어서, 스퍼터법 이외의 PVD방식(진공 증착법), 이온 플레이트닝법, 이온빔 증착법, 글라스터 이온범법 등)을 이용하고, W실리사이드 막(4b, 41)을 형성한다. 이 경우에도, 상기 스퍼터법의 경우와 마찬가지인 이유에 의해, W실리사이드(WSix)의 조성을 X > 2로 설정한다.
9) 공정 5, 공정 1, 공정 7에 있어서, CVD법을 이용하여 W실리사이드 막(4b, 41)을 형성한다. 그 소스 가스로서는 6플로오르화 텅스텐(WF2)과 실란(SiH4)을 이용하면 좋다. 성막 온도는, 350 ∼ 450℃ 전후로 한다. 이 경우에도, 상기한 스퍼터법의 경우와 마찬가지인 이유에 의해, W실리사이드(WSix)의 조성 X > 2로 설정한다. CVD법은 PVD법에 비해서 단차 피복성이 우수하기 때문에, W실리사이드 막(4b)의 막 두께를 보다 균일하게 할 수 있다.
10) 게이트 전극에 이용하는 W실리사이드를 대신하는 것으로, MoSi2, TiSi2, TaSi2, CoSi2등의 고융점 금속 실리사이드, 그 외 W, Mo, Co, Cr, Ti, Ta 등의 고융점 금속을 이용해도 좋다.
11) 공정 9에 있어서, 플라즈마 산화막 대신에 TEOS(Tetra Ethyl Ortho Silicate 또는 Tetra - ethoxy - silane)를 이용한 플라즈마 TEOS 산화막을 이용해도 되고, 또한 실리콘 산화막 대신에 상압 오존 TEOS 산화막을 이용해도 된다.
플라즈마 TEOS 산화막의 피착 조건은 피착 온도 ; 390℃, RF출력 ; 500W, TEOS유량 ; 500sccm, 산소 유량 ; 600sccm, 압력 ; 9torr로 하고, 상압 오존 TEOS 산화막의 피착 조건은, 피착 온도 ; 400℃, RF출력 ; 오존 농도 ; 약 5wt%, TEOS 캐리어 N2가스 유량 ; 3000cc로 한다.
12) 상기 11의 공정 후, 플라즈마 TEOS 산화막을 암모니아(NH3)가스를 이용하여 플라즈마 처리하는 것에 의해 질소 이온으로 표백하고, 그 표면을 질화하면서 상압 오존 TEOS 산화막을 피착하면 실리콘 산화막의 성장율이 보다 안정하다. 이때의 질화 처리 조건은 온도 ; 360℃, RF출력 ; 500W, 암모니아 유량 ; 100 ∼ 500sccm, N2유량 ; 0 ∼ 400sccm이다. 또한, 이 질화 처리에 있어서, 암모니아 대신 질소를 이용해도 된다.
13) W실리사이드 막(14) 대신, 비정질 실리콘 막이나 다결정 실리콘 막 등의 반도체 막을 이용한다. 이들 실리콘 막에는 불순물이 도프되어 있어도 된다. 이와 같이, 도전성 막 또는 반도체 막을 이용하는 것에 의해, 이 열 흡수막에 전압을 인가하는 것으로서, TFT를, LSI에 이용되는 MOS트랜지스터와 같이 4단자 소자로서 동작시켜 임계치 전압을 제어할 수 있음과 더불어 유리 기판을 이용한 경우에는 기판 내의 이온을 정전적으로 차폐하기 때문에, 유리 기판내의 이온에 의한 트랜지스터의 특성 열화 및 가동 이온이 형성하는 전위에 의한 TFT로의 악영향을 방지할 수 있다.
14) W실리사이드 막(41) 대신에, MoSi2, TiSi2, TaSi2, CoSi2등의 고융점 금속 실리사이드, 그 외 W, Mo, Co, Cr, Ti, Ta 등의 고융점 금속을 이용해도 된다. 더욱이, 사용 온도가 낮은 경우에는 (약 450℃ 이하), Al이나 Au 드의 소위 저융점 금속을 이용해도 된다.
W실리사이드 막도 포함하여 이들의 금속막은 광을 통과시키지 않는 성질을 갖추고 있기 때문에, 이하와 같은 효과를 갖는다.
a) 광의 산란을 방지함과 더불어 액정 셀에 경사져서 들어오려고 하는 불필요한 광을 차단함으로써 LCD소자로서 콘트라스트가 높게 된다.
b) TFT로 들어오려고 하는 광을 차단함으로써, 광에 의한 누설 전류를 감소시켜 TFT로서의 특성을 향상시킴과 더불어 광에 의한 TFT 자신의 열화를 방지한다.
15) 플래너형 뿐만 아니라, 역플래너형, 스테거(stagger)형, 역스테거형 등 모든 구조의 다결정 실리콘 TFT에 적용한다.
16) 다결정 실리콘 TFT뿐만 아니라 절연 게이트형 반도체 소자 전반에 적용한다. 또한, 태양 전지나 광 센서 등의 광변환 소자, 바이폴라 트랜지스터, 정전 유도형 트랜지스터(SIT ; Static Induction Transistor) 등의 다결정 실리콘 막을 이용하는 모든 반도체 장치에 적용한다.
본 발명의 제2 ∼ 제5국면에 따른 제1실시 형태를 도 33 ∼ 도 42를 참조하여 설명한다.
공정 1 (도 33 참조) ; 석영 유리나 무알칼리 유리 등의 기판(61)상에 스퍼터법을 이용하여 텅스텐 실리사이드(WSix)막(62 ; 막 두께 1000Å, 단 50 ∼ 2000Å의 범위로 조정 가능하다)을 형성한다. 스퍼터법에서는, W실리사이드의 합금 타겟을 사용한다. W실리사이드(WSix)의 화학량론적 조성은 X = 2이지만, 합금 타겟의 조성은 X > 2로 설정한다. 이것은, W실리사이드 막(62)의 조성이 X = 2에 가까우면, 그 후의 열처리시에 대단히 큰 늘어나는 응력이 생기고, W실리사이드 막(62)에 균일이 발생하면서, 벗겨질 우려가 있기 때문이다, 단, W실리사이드의 저항값은 X = 2의 경우에도 가장 낮게 되기 때문에, 균열이나 벗겨짐이 생기지 않을 정도로 X의 상한을 설정할 필요가 있다.
공정 2 (도 34 참조) ; 상기 W실리사이드 막(62)을, 리소그래피 기술, 에칭 기술을 이용하여 후술하는 트랜지스터의 능동층으로서의 다결정 실리콘과 같은 패턴으로 가공한다.
공정 3 (도 35 참조) ; 상기 기판(61) 및 W실리사이드 막(62)을 덮도록 SiO2나 SiN 등의 절연성 박막(63)을 CVD법이나 스퍼터법 등에 의해 형성한다. 구체적으로는, 기판(61)으로서 무알칼리 유리를 사용하고, 그 표면상에 상압 또는 감압 CVD법에 의해 형성 온도 350℃에서, 막 두께 3000 ∼ 5000Å의 SiO2막을 형성한다.
이 SiO2막의 막 두께는, 후 공정의 열처리나 빔 조사 등으로 기판(61)중의 불순물이 이 SiO2막을 통과하여 상층으로 확산하지 않을 정도의 두께가 필요하고, 1000 ∼ 6000Å의 범위가 적절하고, 2000 ∼ 6000Å로 했을 때에 확산 방지효과가 양호한 바, 그 중에서도 3000 ∼ 5000Å의 경우가 가장 적당하다.
또한, 절연성 박막(63)으로서 SiN을 이용한 경우의 막 두께로서는, 1000 ∼ 5000Å의 범위가 적절하고, 2000 ∼ 5000Å로 했을 때에 확산 방지효과가 양호한 바, 그 중에서도 2000 ∼ 3000Å의 경우가 가장 적당하다,
공정 4 (도 36 참조) ; 상기 절연성 박막(63) 위에 비정질 실리콘 막(64a ; 막 두께 500Å)을 형성한다. 이 비정질 실리콘 막(64a)을 TFT의 능동층으로서 이용한 경우, 이 능동형을 두껍게 하면 다결정 실리콘 TFT의 오프 전류가 증대하고, 얇게 하면 온 전류가 감소하기 때문에, 이 때의 비정질 실리콘 막(64a)의 막 두께는 400 ∼ 800Å의 범위가 적절하며, 500 ∼ 700Å로 했을 때 특성이 양호한 바, 그 중에서도 500 ∼ 600Å의 경우가 가장 적당하다.
상기 비정질 실리콘 막(64a)의 형성 방법에는 이하의 것이 있다.
① 감압 CVD를 이용하는 방법 ; 감압 CVD법으로 실리콘 막을 형성하기 위해서는, 모노실란(SiH4) 또는 시실란(Si2H6)의 열분해를 이용한다. 모노실란을 이용한 경우, 처리 온도가 550℃ 이하에서는 비정질, 620℃ 이상에서는 다결정으로 된다. 그리고, 550 ∼ 620℃에서는 미결정을 포함하는 비정질이 많게 되고, 온도가 낮게 되는 만큼 비정질에 가까워 미결정이 적게 된다. 따라서, 온도 조건을 바꾸는 것만으로 비정질 실리콘 막(64a)중의 미결정의 양을 조정할 수 있다.
② 플라즈마 CVD법을 이용하는 경우 ; 플라즈마 CVD법으로 비정질 실리콘 막을 형성하는 것으로는, 플라즈마중에서의 모노실란 또는 시실란의 열분해를 이용한다.
실제의 공정에서는, 플라즈마 CVD법을 채용하고, 사용 가스 ; 모노실란, 온도 ; 350℃의 조건으로, 미결정을 포함하지 않는 비정질 실리콘 막을 형성하고 있다.
공정 5 (도 37 참조) ; 상기 비정질 실리콘 막(64a)의 표면에 파장 λ = 248nm의 KrF 엑시머 레이저 빔을 주사하여 어닐링 처리를 행하고, 비정질 실리콘막(64a)을 용융 재결정화하여 다결정 실리콘 박막(64)을 형성한다,
이 때의 레이저 조건은 어닐링 분위기 ; 1 × 10-4Pa 이하, 기판 온도 ; 실온∼ 600℃, 조사 에너지 밀도 : 100 ∼ 500mJ/cm2, 주사 속도 ; 1 ∼ 10nm/sec(실제로는, 0.1 ∼ 100nm/sec의 범위의 속도로 주사 가능)이다.
상기 레이저 빔으로서는, 파장 λ = 308nm의 XeCl 엑시머 레이저를 사용해도된다. 이 때의 레이저 조건은 어닐링 분위기 ; 1 × 10-4Pa 이하, 기판 온도 ; 실온 ∼ 600℃, 조사 에너지 밀도 ; 100 ∼ 500mJ/cm2, 주사 속도 ; 1 ∼ 10mm/sec(실제로는, 0.1 ∼ 100mm/sec의 범위의 속도로 주사 가능)이다.
또한, 파형 λ = 193nm의 ArF 엑시머 레이저를 사용해도 된다. 이 경우의 레이저 조건은 어닐링 분위기 ; 1 × 10-4Pa 이하, 기판 온도 ; 실온 ∼ 600℃, 조사에너지 밀도 ; 100 ∼ 500mJ/cm2, 주사 속도 ; 1 ∼ 10mm/sec이다.
어떤 레이저 빔을 이용해도, 조사 에너지 밀도 및 조사 횟수에 비례하여 다결정 실리콘의 입자 지름이 크게 되기 때문에, 바라는 크기의 입자 지름이 얻어지도록 에너지 밀도를 조정하면 된다.
본 실시예에서는, 이 엑시머 레이저 어닐링에 도 29에 도시하는 높은 스루풋 레이저 조사법을 이용하고 있다.
공정 6 (도 38 참조) ; 상기 다결정 실리콘 막(64)을 박막 트랜지스터의 능동층으로서 이용하기 위해, 포토리소그래피 기술 및 RIE법에 의한 건식 에칭 기술에 의해 상기 다결정 실리콘 막(64)을 바라는 형상으로 가공한다.
그리고, 상기 다결정 실리콘 막(64) 위에, 로드록식 감압 CVD장치를 이용한 감압 CVD법에 의해 게이트 절연막으로서의 LTO막((Low Temperature Oxide ; 실리콘 산화막) 65(막 두께 1000Å))을 형성한다,
공정 7 (도 39 참조) ; 상기 게이트 절연막(65) 위에, 감압 CVD법에 의해 비정질 실리콘 막(막 두께 2000Å ; 66a)을 피착한다. 이 비정질 실리콘 막(66a)은, 그 형성시에 불순물(N형에서 비소나 인, P형에서 보론)이 도핑되어 있지만, 비도핑 상태에서 피착하고, 그 후에 불순물을 주입해도 된다.
다음에, 스퍼터법을 이용하여 상기 비정질 실리콘 막(66a) 위에 텅스텐 실리사이드(WSix)막(66b(막 두께 1000Å))을 형성한다.
그리고, 상압 CVD법에 의해, 상기 W실리사이드 막(66b) 위에 실리콘 산화막(67)을 피착한 후, 포토리소그래피 기술 및 RIE법에 의한 건식 에칭 기술을 이용하여 상기 다결정 실리콘 막(66a)과 W실리사이드 막(66b) 및 실리콘 산화막(67)을 바라는 형상으로 가공한다. 상기 비정질 실리콘 막(66a)은, 상기 W실리사이드 막(66b)와 함께 폴리사이드 구조의 게이트 전극(66)으로서 사용한다.
공정 8 (도 40 참조) ; 상기 게이트 절연막(65) 및 실리콘 산화막(67)의 위에 상압 CVD법에 의해 실리콘 산화막을 피착하고, 이것을 이방성 전면 에치백함으로써, 상기 게이트 전극(66) 및 실리콘 산화막(67)의 옆쪽에 측벽(68)을 형성한다.
그리고, 자기 정합 기술에 의해 측벽(68)을 마스크로서 사용하여 다결정 실리콘 막(64)에 가속 전압 ; 80KeV, 도우즈량 3 × 1013cm-2의 조건으로 인(P) 이온을 불순물로서 주입하여 저농도의 불순물 영역(69a)을 형성한다.
공정 9 (도 41 참조) ; 상기 측벽(68) 및 실리콘 산화막(67)을 레지스트(70)로 덮고, 다시 자기 정합 기술에 의해 레치스트(70)를 마스크로서 사용하여 다결정 실리콘 막(64)에 가속 전압 ; 80KeV, 도우즈량 1 × 10-13cm-2의 조건으로 인(P) 이온을 불순물로서 주입하여 고농도의 불순물 영역(69b)을 형성함으로써, LDD(Lightly Doped Drain) 구조의 소스 / 드레인 영역(69)을 형성한다.
공정 10 (도 42 참조) ; 이 상태에서, 도 30에 도시하는 RTA(Rapid Thermal Annealing)법에 의한 급속한 가열을 행한다.
이 때의 RTA의 조건은 열원 ; 크세논 아크 램프, 온도 ; 700 ∼ 950℃, (하이로 메터), 분위기 ; N2, 시간 ; 1 ∼ 3초이다. RTA법에 의한 가열은 고온을 이용하지만, 매우 단시간에 끝낼 수 있기 때문에, 기판(61)이 변형할 염려는 없다.
또한, 기판(61)에 대해서, 급격하게 높은 온도를 가하는 것이 염려되는 경우, RTA를 복수 회로 나누어 행해도 된다. 즉, 각 회의 시간 1 ∼ 3초로 하고, 횟수를 반복할 때마다 온도를 첫회 ; 400℃ ∼ 최종회 ; 700 ∼ 950℃이도록 단계적으로 상승시킨다.
보다 구체적으로는, 질소(N2) 분위기중에서, 가열을 예컨대 6회 나누어 행하고, 각 회마다의 처리 온도가 단계적으로 상승하도록 설정해도 된다. 예컨대, 첫번(1회째) ; 400℃(파이로메터, 이하 같다) → 2회째 ; 500℃ → 3회째 ; 550℃→ 4회째 ; 600℃ → 5회째 ; 650℃ → 최종회(6회째) ; 700℃로 하고, 순서대로 온도를 높인다. 이에, 기판(61)이 휘면서 파괴되지 않도록 할 수 있다. 각 회의 처리 시간은 예컨대 1 ∼ 3초이다.
온도의 조정은 첫회은 상기 크세논 아크 램프(106)를 점등시키지 않고, 프리히터(109)의 열을 이용하며, 2회째 이후는 크세논 아크 램프(106)의 파워를 1KW ∼7KW의 범위로 바꾸는 것에 의해 행할 수 있다.
상기 크세논 아크 램프의 광열은 다결정부보다도 비정질부나 실리콘부에 강하게 흡수되기 때문에, 필요한 부분만을 중점적으로 가열하는 것이 가능하게 되고, (게이트)배선의 저 저항화나 불순물의 활성화에 적당하다. 또한, 후술하는 바와 같이 W실리사이드(62)를 이용한 가열도 유효하게 행할 수 있다.
그리고, 이 급속 가열에 의해, 상기 소스 / 드레인 영역(69)의 불순물이 활성화함과 더불어 상기 비정질 실리콘 막(66a)이 다결정화 되고, 더욱이 이 다결정 실리콘 막(66a)과 W실리사이드 막(66b)에 의한 폴리사이드 구조의 게이트 전극(66)의 시트 저항이 약 20 ∼ 22Ω/□으로까지 내려간다.
또한, 활성화 처리를 행한 소스/드레인 영역(68)의 시트 저항도, n형에서 1 ∼ 1.5Ω/□, p형에서 1 ∼ 1.2Ω/□로, 고온 공정으로 이용되는 확산 로에 의한 고온 열처리와 동등한 것으로 된다.
특히, 본 실시예에서는, 다결정 실리콘 막(64)에 대응하여, 그 아래쪽에 W실리사이드 막(62)을 형성하고 있다. 이 W실리사이드 막(62)은 RTA의 열을 흡수하는 작용이 있고, 열을 흡수한 W실리사이드 막(62)으로부터의 방사열에 의해서도 상기 다결정 실리콘 막(64)의 불순물의 활성화가 행해진다. 즉, 다결정 실리콘 막(64)을 크세논 아크 램프에 의한 열과 W실리사이드 막(62)으로부터의 방사열에 의해 직접 및 간접적으로 가열함으로써 다결정 실리콘 막(64) 전체를 균일하게 가열하고, 활성화가 어긋나는 것 없이 양호하게 행해지도록 한다.
W실리사이드 막(62)의 크기 및 영역은 기본적으로 다결정 실리콘 막(64)과실질적으로 같거나 또는 그것보다 작으면 된다. 여기서, 실질적으로 같은 것은 ±20%의 범위를 포함한다.
즉, 집적화 반도체 장치에서는 패턴의 소밀이 기판상에 발생하기 때문에, 각 트랜지스터에 균등하게 W실리사이드 막(62)을 설치한 것에서는 장소에 의해 단위면적당의 열 흡수율이 달라 균일한 열처리를 행하지 않고, 또한 W실리사이드막(62)이 집중하는 장소에서의 온도가 대단히 높게 되어 기판(61)이 변형하는 경우가 있다.
그리고, 하층에 배치한 열 흡수막의 단위 면적당의 밀도는, 그 상층에 형성되는 패턴에 관계 없이 거의 일정하게 되도록 하지 않으면, RTA에서 활성화할 때의 농도 분포의 치우침을 해소할 수 있다. 구체적으로, 구동부 일체형의 LCD 패널에서는, 구동부에 비해서 화소부의 트랜지스터의 밀도가 낮기 때문에, 구동부의 트랜지스터에 대응하는 W실리사이드 막(62)의 크기를 화소부의 크기에 비해 작게 함으로써 기판(61) 전체의 농도 분포가 거의 균일하게 된다.
LCD 패널에 있어서는, 회로의 면적의 약 10%가 W실리사이드 막(62)으로 되도록 조정하는 것이 바람직하다.
이 공정에 의해, 다결정 실리콘 TFT(TFT ; Thin Film Transistor ; A)가 형성된다.
다음에, 상기와 같이 제조된 다결정 실리콘 TFT(A)를 화소 구동 소자로서 이용한 투과형 구성을 갖는 LCD의 화소부의 구성을 도 49를 참조하여 설명한다.
공정 ① ; 층간 절연막(71)의 형성에 앞서 스퍼터법에 의해 상기 기판(61)의 화소부 영역상에 ITO(Indium Tin Oxide)로 이루어진 보조 용량의 축적 전극(72)을형성한다.
공정 ② ; 장치의 전면에 절연막(73)을 형성한다, 절연막(73)의 재질로서는 실리콘 산화막, 실리게이트 유리, 실리콘 질화막 등이 이용되고, 그 형성에는 CVD법 또는 PVD법이 이용된다.
다음에, 절연막(73)에 소스/드레인 전극(74)과 접촉하기 위한 접촉구멍을 형성하고, 스퍼터법에 의해 그 접촉구멍을 포함하는 장치의 전면에 ITO막을 형성하며, 그 ITO막을 패터닝하여 표시 전극(75)을 형성한다.
공정 ③ ; 다결정 실리콘 TFT (A)가 형성된 투명 절연 기판(61)과, 표면에 공통 전극(76)이 형성된 투명 절연 기판(77)을 서로 마주시키고, 각 기판(61, 77) 사이에 액정을 봉입하여 액정층(78)을 형성한다. 그 결과, LCD의 화소부가 완성된다.
이상과 같이 하여 형성된 화소부는 도 17 및 도 18에 도시하는 액티브 매트릭스방식 LCD의 화소부로서 이용할 수 있다.
이상의 실시 형태에 있어서, 상기 W실리사이드 막(62)의 크기 및 영역은 기본적으로 다결정 실리콘 막(64)과 실질적으로 같거나 또는 그보다 작으면 된다.
도 44는 열 흡수막인 W실리사이드 막(52)이 설치되는 영역을 도시하는 평면도이다. 도 44에 도시하는 바와 같이, W실리사이드 막(62)은 다결정 실리콘 막(64)과 거의 같은 영역(빗금으로 표시)에 설치되어 있다. 주변 구동 회로부에서는 화소부에 비해 반도체 막이 많이 밀집하고 있기 때문에, 열 흡수막은 반도체 막의 영역 내에서 보다 작은 크기로 설치되는 것이 바람직하다.
도 45는, 본 발명에서의 열 흡수막의 다른 예를 도시하는 평면도이다. 도 45를 참조하여 열 흡수막(62)은, 다결정 실리콘 막의 채널부(64a ; 빗금으로 표시)의 부분에만 설치되어 있다.
집적화 반도체 장치에서는, 상술한 바와 같이 패턴의 소밀이 기판상에 발생하기 때문에, 각 트랜지스터에 균등하게 W실리사이드 막(62)을 설치한 것에서는, 장소에 의해 단위 면적당의 열 흡수율이 달라 균일한 열처리를 수행하지 않고, 또한 W실리사이드 막(62)이 집중하는 장소에서의 온도가 높게 되어 기판(61)을 형성하는 경우가 있다.
그리고, 하층에 배치한 W실리사이드 막(62)의 단위 면적당의 밀도를 그 상층에 형성되는 패턴에 관계 없이 거의 일정하게 되도록 하지 않으면, RTA에서 활성화할 때의 농도 분포의 치우침을 해소할 수 있다.
본 실시 형태와 같은 구동부 일체형의 LCD 패널에서는, 주변 구동 회로부(23)에 비해 화소부(19)의 TFT (A)의 밀도가 높기 때문에, 주변 구동 회로부(23)의 TFT (A)에 대응하는 W실리사이드(62)의 면적을, 화소부(19)의 면적에 비해서 크게하는 것으로 기판(61) 전체의 농도 분포가 거의 균일하게 된다. LCD 패널에 있어서, 주변 구동 회로부(23)는 투광성을 필요로 하지 않기 때문에, 이 부분의 W실리사이드 막(62)의 크기의 조절 범위는 0으로부터 주변 구동 회로부(23) 전 영역까지 가능하다.
도 46은, 화소부와 주변 구동 회로부 및 그 이외의 영역에서의 열 흡수막의 면적 비율을 설명하기 위한 평면도이다. 상술한 바와 같이, 열 흡수막은 기판(61)전체에서 거의 균등하게 설치되어 있는 것이 바람직하다. 화소부(20)에서는 회로부 전체의 면적의 0 ∼ 60(0% 포함한다)%인 것이 바람직하고, 주변 구동 회로부(24)에서는 회로부 전체의 면적의 0 ∼ 60(0% 포함한다)% 설치되어 있는 것이 바람직하며, 화소부(20) 및 주변 구동 회로부(24) 이외의 영역(25)에 있어서는 전체의 면적의 0 ∼ 60(0% 포함한다)% 설치되어 있는 것이 바람직하다.
또한, W실리사이드 막(62)의 면적을 바꾸는 것 외에는, 막 두께를 바꾸는 방법이 있다.
이상의 실시 형태는 이하와 같이 변경해도 좋고, 그 경우에서도 마찬가지의 작용 및 효과를 얻을 수 있다.
1) W실리사이드 막(62)대신, 비정질 실리콘 막이나 다결정 실리콘 막 등의 반도체 막을 이용한다. 이들의 실리콘 막에는 불순물이 도핑되어 있어도 좋다. 이와 같이, 도전성 막 또는 반도체 막을 이용함으로써, 이 열 흡수막에 전압을 인가하는 것에 의해 TFT를 LSI로 이용되는 MOS트랜지스터와 같이 4단자 장치로서 작동시켜 임계치 전압을 제어할 수 있음과 더불어, 유리 기판을 이용한 경우에는 기판내의 이온을 정전적으로 차폐하기 때문에, 유리 기판내의 이온에 의한 트랜지스터의 특성 열화 및 가동 이온이 형성하는 전위에 의한 TFT로의 악영향을 방지할 수 있다.
2) W실리사이드 막(62)대신, MoSi2, TiSi2, TaSi2, CoSi2등의 고융점 금속 실리사이드, 그 외 W, Mo, Co, Cr, Ti, Ta 등의 고융점 금속을 이용해도 된다. 더욱이, 사용 온도가 낮은 경우에는(약 450℃ 이하), Al이나 Au 등 소위 저융점 금속을 이용해도 된다.
W실리사이드 막도 포함하여 이들의 금속막은 광을 통과시키지 않는 성질을 갖추고 있기 때문에, 이하와 같은 효과를 갖는다.
a) 광의 산란을 방지함과 더불어 액정 셀에 경사져 들어오려고 하는 불필요한 광을 차단하기 때문에, LCD 장치로서 콘트라스트가 높게 된다.
b) TFT에 들어오려고 하는 광을 막기 때문에, 광에 의한 누설전류를 감소시켜 TFT로서의 특성을 향상시킴과 더불어 광에 의한 TFT 자신의 열화를 방지한다.
3) 공정 4에 있어서, 비정질 실리콘 막을 감압 CVD법에 의해, 예컨대 모노실란 가스를 이용하고 온도 580℃로 피착시킨다. 이로써, 비정질 실리콘 막(64a)은 미결정을 포함한 막으로 된다.
미결정을 포함한 비정질 실리콘 막을 고상 성장법에 의해 다결정화하는 것에 의해 결정 입자 지름이 작게 되는 만큼 이동도는 약간 저하하지만, 결정 성장을 단시간에 끝낼 수 있다.
4) 공정 4에 있어서, 비정질 실리콘 막(64a)을 감압 CVD법, 플라즈마 CVD법에 의하지 않고, 상압 CVD법과, 광여기 CVD법, 증착법, EB(Electron Beam) 증착법, MBE(Molecular Beam Epitaxy)법 및, 스퍼터법으로 이루어진 그룹 중 어느 한 방법에 의해 형성된다.
5) 다결정 실리콘 막(64)의 채널 영역에 상당하는 불순물을 도핑하여 다결정 실리콘 TFT의 임계치 전압(Vth)을 제어한다. 고상 성장법으로 형성한 다결정 실리콘 TFT에 있어서는, N채널 트랜지스터에서는 소모 방향으로 임계치 전압이 시프트하고, P채널 트랜지스터에서는 증배 방향으로 임계치 전압이 시프트하는 경향이다. 또한, 수소화 처리를 행한 경우에는, 그 경향이 보다 현저하게 된다. 이 임계치 전압의 시프트를 막기 위해서는 채널 영역에 불순물을 도핑하지 않으면 된다.
6) 상기 공정 5 대신에 이하의 공정을 행한다.
공정 5a ; 전기 로에 의해 질소(N2) 분위기중, 온도 600℃ 정도로 약 20시간의 열처리를 행함으로써, 상기 비정질 실리콘(64a)을 고상 성장시켜 다결정 실리콘막(64)을 형성한다.
7) 공정 5a에서 형성한 이 다결정 실리콘 막(64)은 막을 구성하는 결정에 전위 등의 결함이 많이 존재함과 더불어, 결정 사이에 비정질 부분이 남아 있을 가능성이 있어 누설전류가 많게 될 위험이 있다.
그리고, 공정 5a 후, 기판(61)을 RTA법 또는 레이저 어닐링법에 의해 급속 가열하고, 다결정 실리콘 막(62)의 막의 질을 개선한다.
8) 공정 1이나 공정 7에 있어서, 스퍼터법 이외의 PVD방식(진공 증착법, 이온 주입법, 이온빔 증착법, 글라스터 이온빔법 등)을 이용하여 W실리사이드 막(62, 66b)을 형성한다. 이 경우에도, 상기한 스퍼터법의 경우와 마찬가지 이유에 의해 W실리사이드(WSix)의 조성을 X > 2로 설정한다.
9) 공정 1이나 공정 7에 있어서, CVD법을 이용하여 W실리사이드 막(62, 66b)을 형성한다. 그 소스 가스로서는, 6플루오르화 텅스텐(WF6)과 시실란(SiH4)를 이용하면 된다. 성막 온도는, 350 ∼ 450℃ 전후로 한다. 이 경우에도, 상기 한 스퍼터법의 경우와 마찬가지 이유에 의해 W실리사이드(WSix)의 조성을 X > 2로 설정한다 CVD법은 PVD법에 비해 단차 피복성이 우수하기 때문에, W실리사이드 막의 막 두께를 보다 균일하게 할 수 있다.
10) 플래너형뿐만 아니라, 역플래너형, 스테거형, 역스테거 등 모든 구조의 다결정 실리콘 TFT에 적용한다.
11) 다결정 실리콘 TFT뿐만 아니라, 절연 게이트형 반도체 소자 전체에 적용한다. 또한, 태양 전지나 광 센서 등의 광전 변환 소자, 바이폴라 트랜지스터, 정전 유도형 트랜지스터(SIT ; Static Induction Transistor) 등의 다결정 실리콘 막을 이용하는 모든 반도체 장치에 적용한다.
도 1은 본 발명의 제1국면에 따른 제1실시 형태의 제조 공정을 설명하기 위한 단면도.
도 2는 본 발명의 제1국면에 따른 제1실시 형태의 제조 공정을 설명하기 위한 단면도.
도 3은 본 발명의 제1국면에 따른 제1실시 형태의 제조 공정을 설명하기 위한 단면도.
도 4는 본 발명의 제1국면에 따른 제1실시 형태의 제조 공정을 설명하기 위한 단면도.
도 5는 본 발명의 제1국면에 따른 제1실시 형태의 제조 공정을 설명하기 위한 단면도.
도 6은 본 발명의 제1국면에 따른 제1실시 형태의 제조 공정을 설명하기 위한 단면도.
도 7은 본 발명의 제1국면에 따른 제1실시 형태의 제조 공정을 설명하기 위한 단면도.
도 8은 본 발명의 제1국면에 따른 제1실시 형태의 제조 공정을 설명하기 위한 단면도.
도 9는 본 발명의 제1국면에 따른 제1실시 형태의 제조 공정을 설명하기 위한 단면도.
도 10은 본 발명의 제1국면에 따른 제1실시 형태의 제조 공정을 설명하기 위한 단면도.
도 11은 본 발명의 제1국면에 따른 제1실시 형태의 제조 공정을 설명하기 위한 단면도.
도 12는 본 발명의 제1국면에 따른 제1실시 형태의 제조 공정을 설명하기 위한 단면도.
도 13은 본 발명의 제1국면에 따른 제1실시 형태의 제조 공정을 설명하기 위한 단면도.
도 14는 본 발명의 제1국면에 따른 제1실시 형태의 제조 공정을 설명하기 위한 단면도.
도 15는 본 발명의 제1국면에 따른 제1실시 형태의 제조 공정을 설명하기 위한 단면도.
도 16은 본 발명의 제1국면에 따른 제1실시 형태의 제조 공정을 설명하기 위한 단면도.
도 17은 액티브 매트릭스방식 LCD의 블록 구성도.
도 18은 화소부의 등가 회로도.
도 19는 본 발명의 제1국면에 따른 제2실시 형태의 제조 공정을 설명하기 위한 단면도.
도 20은 본 발명의 제l국면에 따른 제2실시 형태의 제조 공정을 설명하기 위한 단면도.
도 21은 본 발명의 제1국면에 따른 제2실시 형태의 제조 공정을 설명하기 위한 단면도.
도 22는 본 발명의 제1국면에 따른 제2실시 형태의 제조 공정을 설명하기 위한 단면도.
도 23은 본 발명의 제1국면에 따른 제2실시 형태의 제조 공정을 설명하기 위한 단면도.
도 24는 본 발명의 제1국면에 따른 제2실시 형태의 제조 공정을 설명하기 위한 단면도.
도 25는 본 발명의 제1국면에 따른 제2실시 형태의 제조 공정을 설명하기 위한 단면도.
도 26은 본 발명의 제1국면에 따른 제2실시 형태의 제조 공정을 설명하기 위한 단면도.
도 27은 본 발명의 제1국면에 따른 제2실시 형태의 제조 공정을 설명하기 위한 단면도.
도 28은 본 발명의 제1국면에 따른 제2실시 형태의 제조 공정을 설명하기 위한 단면도.
도 29는 엑시머 레이저 어닐링 장치의 구성도.
도 30은 RTA 장치의 구성도.
도 31은 종래의 제조 공정의 일례를 도시하는 단면도.
도 32는 종래의 제조 공정의 일례를 도시하는 단면도.
도 33은 본 발명의 제2국면 내지 제5국면에 따른 제1실시 형태의 제조 공정을 설명하기 위한 단면도.
도 34는 본 발명의 제2국면 내지 제5국면에 따른 제1실시 형태의 제조 공정을 설명하기 위한 단면도.
도 35는 본 발명의 제2국면 내지 제5국면에 따른 제1실시 형태의 제조 공정을 설명하기 위한 단면도.
도 36은 본 발명의 제2국면 내지 제5국면에 따른 제1실시 형태의 제조 공정을 설명하기 위한 단면도.
도 37은 본 발명의 제2국면 내지 제5국면에 따른 제1실시 형태의 제조 공정을 설명하기 위한 단면도.
도 38은 본 발명의 제2국면 내지 제5국면에 따른 제1실시 형태의 제조 공정을 설명하기 위한 단면도.
도 39는 본 발명의 제2국면 내지 제5국면에 따른 제1실시 형태의 제조 공정을 설명하기 위한 단면도.
도 40은 본 발명의 제2국면 내지 제5국면에 따른 제1실시 형태의 제조 공정을 설명하기 위한 단면도.
도 41은 본 발명의 제2국면 내지 제5국면에 따른 제1실시 형태의 제조 공정을 설명하기 위한 단면도.
도 42는 본 발명의 제2국면 내지 제5국면에 따른 제1실시 형태의 제조 공정을 설명하기 위한 단면도.
도 43은 본 발명에 따른 제1실시 형태에서의 LCD의 화소부의 구성을 도시하는 단면도.
도 44는 본 발명에서의 열 흡수막의 형성 영역의 일례를 도시하는 평면도.
도 45는 본 발명에서의 열 흡수막의 형성 영역의 다른 예를 도시하는 평면도.
도 46은 본 발명에서와 화소부와 주변 구동 회로부 및 그 외의 기판 위의 영역에서의 열 흡수막의 면적 비율을 설명하기 위한 평면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 기판
2 : 다결정 실리콘 막
3 : 게이트 절연막
4 : 게이트 전극
5 : 실리콘 막
6 : 소스/드레인 영역
7 : 측벽
10 : 접촉 구멍
11 : 소스/드레인 전극
12 : 실리콘 산화막
13 : SOG막
16 : ITO막

Claims (6)

  1. 반도체 장치의 제조 방법에 있어서,
    기판 상에 비정질 실리콘막을 형성하는 공정과,
    이 비정질 실리콘막을 레이저 어닐링하여 다결정 실리콘막을 형성하는 공정과,
    상기 다결정 실리콘막에 불순물 영역을 형성하는 공정과,
    상기 불순물 영역을 램프를 열원으로 하여 급속 가열함으로써 활성화하는 공정을 포함하며,
    상기 비정질 실리콘막을 레이저 어닐링하여 다결정 실리콘막을 형성하는 공정은, 시트(sheet) 모양으로 가공된 레이저 빔을 상기 비정질 실리콘막에 조사함으로써 행하고,
    상기 램프를 열원으로 하여 급속 가열함으로써 불순물 영역을 활성화하는 공정은, RTA(Rapid Thermal Annealing)법을 이용하여 급속 가열함으로써 행하는 동시에, 시트 모양의 어닐링 광을 발생하는 램프 광원을 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    기판 상에 비정질 실리콘막을 형성하는 공정 전에, 상기 기판 상에 두께가 1000Å∼6000Å의 절연막을 형성하고, 이 절연막 상에 상기 비정질 실리콘막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 RTA법을 이용하여 급속 가열하는 공정은, 크세논 아크 램프를 열원으로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 RTA법을 이용하여 급속 가열하는 공정은, 시트 모양의 어닐링 광을 발생하는 1조의 램프 광원을 서로 대향시킨 상태로, 이 1 조의 램프 사이에 상기 기판을 반송하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 RTA를 복수 회로 나누어 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 복수 회의 RTA의 온도를 단계적으로 상승시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
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