JP3096640B2

JP3096640B2 - 半導体装置及び表示装置

Info

Publication number: JP3096640B2
Application number: JP20507396A
Authority: JP
Inventors: 貴一平野; 直哉曽谷; 敏文山路; 佳宏森本; 清米田
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1995-08-04
Filing date: 1996-08-02
Publication date: 2000-10-10
Anticipated expiration: 2016-08-02
Also published as: JPH09107108A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、薄膜トランジスタ
(Thin Film Transistor)などの半導体装置及び液晶ディ
スプレイ(ＬＣＤ：Liqid Crystal Display)などの表示
装置に関するものである。

【０００２】

【従来の技術】近年、アクティブマトリクス方式ＬＣＤ
の画素駆動用素子（画素駆動用トランジスタ）として、
透明絶縁基板上に形成された多結晶シリコン膜を能動層
に用いた薄膜トランジスタ（以下、多結晶シリコンＴＦ
Ｔという）の開発が進められている。

【０００３】多結晶シリコンＴＦＴは、非晶質シリコン
膜を能動層に用いた薄膜トランジスタに比べ、移動度が
大きく駆動能力が高いという利点がある。そのため、多
結晶シリコンＴＦＴを用いれば、高性能なＬＣＤを実現
できる上に、画素部（表示部）だけでなく周辺駆動回路
（ドライバ部）までを同一基板上に一体に形成すること
ができる。

【０００４】このような多結晶シリコンＴＦＴにおい
て、能動層としての多結晶シリコン膜の形成方法として
は、基板上に直接多結晶シリコン膜を堆積させる方法や
基板上に非晶質シリコン膜を形成した後に、これを多結
晶化する方法等がある。このうち、多結晶シリコン膜を
直接基板に堆積させる方法は、例えば、ＣＶＤ法を用
い、高温下で堆積させるという比較的簡単な工程であ
る。

【０００５】また、非晶質シリコン膜を堆積した後にこ
れを多結晶化するには、固相成長法が一般的である。こ
の固相成長法は、非晶質シリコン膜に熱処理を行うこと
により、固体のままで多結晶化させて多結晶シリコン膜
を得る方法である。多結晶シリコンＴＦＴの製造方法の
一例を図１６及び図１７に基づいて説明する。

【０００６】工程Ａ（図１６参照）：絶縁基板（例えば
石英ガラス）５１上に、通常の減圧ＣＶＤ法を用いて非
晶質シリコン膜を形成し、更に、窒素（Ｎ₂）雰囲気
中、温度９００℃程度で熱処理を行うことにより、前記
非晶質シリコン膜を固相成長させて多結晶シリコン膜５
２を形成する。前記多結晶シリコン膜５２を薄膜トラン
ジスタの能動層として用いるために、フォトリソグラフ
ィ技術、ＲＩＥ法によるドライエッチング技術により前
記多結晶シリコン膜５２を所定形状に加工する。

【０００７】前記多結晶シリコン膜５２の上に、減圧Ｃ
ＶＤ法を用いて、ゲート絶縁膜５３としてのシリコン酸
化膜を堆積する。工程Ｂ（図１７参照）：前記ゲート絶縁膜５３上に、減
圧ＣＶＤ法により多結晶シリコン膜を堆積した後、この
多結晶シリコン膜に不純物を注入し、更に熱処理を行っ
て不純物を活性化させる。

【０００８】次に、常圧ＣＶＤ法により、この多結晶シ
リコン膜の上にシリコン酸化膜５４を堆積した後、フォ
トリソグラフィ技術、ＲＩＥ法によるドライエッチング
技術を用いて、前記多結晶シリコン膜及びシリコン酸化
膜５４を所定形状に加工する。前記多結晶シリコン膜は
ゲート電極５５として使用する。次に、自己整合技術に
より、ゲート電極５５及びシリコン酸化膜５４をマスク
として、多結晶シリコン膜５２に不純物を注入し、ソー
ス／ドレイン領域５６を形成する。

【０００９】最後に、更に熱処理を行って、ソース／ド
レイン領域５６としての不純物を活性化させる。このよ
うな方法は、固相成長や不純物活性化の時に９００℃程
度の高い温度を使用することから、高温プロセスと呼ば
れている。また、熱処理にレーザービームアニール法や
ＲＴＡ法などを用いた低温プロセスを用いた開発も盛ん
になりつつある。

【００１０】

【発明が解決しようとする課題】従来例にあっては、例
えば不純物の活性化が良好に行われないなど、熱処理に
よる熱が有効に活用されない問題がある。本発明は、半
導体装置及び表示装置に関し、斯かる問題点を解決する
ものである。

【００１１】

【課題を解決するための手段】請求項１に記載の発明
は、基板上に複数の半導体素子を集積させた表示装置で
あって、前記複数の半導体素子が熱吸収膜を有する複数
の第１の半導体素子と熱吸収膜を有しない複数の第２の
半導体素子を含み、前記基板上における前記半導体素子
の分布状態にあわせて、前記半導体素子が相対的に多く
密集している個所に前記第２の半導体素子を相対的に多
く集積させ、前記半導体素子が相対的に少ない個所に前
記第１の半導体素子を相対的に多く集積させたものであ
る。

【００１２】請求項２に記載の発明は、画素部と周辺駆
動回路部とが同一基板上に形成されたドライバー一体型
の表示装置において、基板上に形成された熱吸収膜と、
この熱吸収膜の上に形成された半導体膜と、この半導体
膜の上にゲート絶縁膜を介して形成されたゲート電極
と、前記半導体膜に形成された不純物領域とを具備した
半導体スイッチング素子を、前記画素部における画素駆
動用素子及び前記周辺駆動回路部における周辺駆動回路
用素子として用い、前記周辺駆動回路部に位置する熱吸
収膜の熱吸収効果を、前記画素部に位置する熱吸収膜の
熱吸収効果に比べて低くなるように調整したものであ
る。

【００１３】請求項３に記載の発明は、画素部と周辺駆
動回路部とが同一基板上に形成されたドライバー一体型
の表示装置であって、前記画素部内に設けられる画素駆
動用素子と、前記周辺駆動回路部内に設けられる周辺駆
動回路用素子とを備え、前記画素駆動用素子内及び前記
周辺駆動回路用素子が半導体スイッチング素子から構成
され、前記半導体スイッチング素子が、前記基板上に形
成された熱吸収膜と、前記熱吸収膜上に形成された半導
体膜と、前記半導体膜の上にゲート絶縁膜を介して形成
されたゲート電極と、前記半導体膜に形成された不純物
領域とを備え、前記画素部内に設けられる前記熱吸収膜
の前記半導体膜に対する面積または厚みの比率を、前記
周辺駆動回路部内に設けられる前記熱吸収膜の前記半導
体膜に対する面積または膜厚の比率に比べ大きくするよ
うに設定したものである。請求項４に記載の発明は、前
記画素部内の前記熱吸収膜の面積が、前記画素部全体の
面積の０．０１〜６０％となるように設定されているも
のである。

【００１４】請求項５に記載の発明は、周辺駆動回路部
内の前記熱吸収膜の面積が、前記周辺駆動回路部全体の
面積の０．０１〜６０％となるように設定されているも
のである。

【００１５】請求項６に記載の発明は、前記熱吸収膜の
面積が、前記基板全体の面積の０．０１〜６０％となる
ように設定されているものである。

【００１６】請求項７に記載の発明は、前記基板は、液
晶層を挟んで相対向して設けられた一対の基板のうちの
一方の基板であるものである。

【００１７】請求項８に記載の発明は、基板上に複数の
半導体素子を集積させた表示装置であって、前記複数の
半導体素子が熱吸収膜を有する複数の第１の半導体素子
と熱吸収膜を有しない複数の第２の半導体素子を含み、
前記基板上における前記半導体素子の分布状態にあわせ
て、前記半導体素子が相対的に多く密集している個所に
前記第２の半導体素子を相対的に多く集積させ、前記半
導体素子が相対的に少ない個所に前記第１の半導体素子
を相対的に多く集積させたものである。

【００１８】

【発明の実施の形態】本発明を具体化した一実施形態を
図１〜図１０に従って説明する。

【００１９】工程１（図１参照）：石英ガラスや無アル
カリガラスなどの基板１上に、スパッタ法を用いて、タ
ングステンシリサイド（ＷＳｉx）膜２（膜厚１０００
Å、但し５０〜２０００Åの範囲で調整可能である））
を形成する。スパッタ法では、Ｗシリサイドの合金ター
ゲットを使用する。

【００２０】Ｗシリサイド（ＷＳｉ _X ）の化学量論的組
成はＸ＝２であるが、合金ターゲットの組成はＸ＞２に
設定する。

【００２１】これはＷシリサイド膜２の組成がＸ＝２に
近いと、その後の熱処理時に非常に大きな引っ張り応力
が生じ、Ｗシリサイド膜２にクラックが発生したり、剥
離したりする恐れがあるためである。

【００２２】但し、Ｗシリサイドの抵抗値はＸ＝２の場
合に最も低くなるため、クラックや剥離が生じない程度
にＸの上限を設定する必要がある。

【００２３】工程２（図２参照）：前記Ｗシリサイド膜
２を、リソグラフィ技術、エッチング技術を用いて、後
述するトランジスタの能動層としての多結晶シリコンと
同じパターンに加工する。工程３（図３参照）：前記基板１及びＷシリサイド膜２
を覆うように、ＳｉＯ ₂やＳｉＮなどの絶縁性薄膜３を
ＣＶＤ法やスパッタ法などにより形成する。具体的に
は、基板１として無アルカリガラスを使用し、その表面
上に常圧又は減圧ＣＶＤ法により、形成温度３５０℃
で、膜厚３０００〜５０００ÅのＳｉＯ₂膜を形成す
る。

【００２４】このＳｉＯ₂膜の膜厚は、後工程の熱処理
やビーム照射などで基板１中の不純物がこのＳｉＯ₂膜
を通過して上層へ拡散しない程度の厚みが必要で、１０
００〜６０００Åの範囲が適切で、２０００〜６０００
Åにしたときに拡散防止効果が良好で、その中でも３０
００〜５０００Åの場合がもっとも適している。また、
絶縁性薄膜３としてＳｉＮを用いた場合の膜厚として
は、１０００〜５０００Åの範囲が適切で、２０００〜
５０００Åにしたときに拡散防止効果が良好で、その中
でも２０００〜３０００Åの場合がもっとも適してい
る。

【００２５】工程４（図４参照）：前記絶縁性薄膜３の
上に、非晶質シリコン膜４ａ（膜厚５００Å）を形成す
る。この非晶質シリコン膜４ａをＴＦＴの能動層として
用いた場合、この能動層が厚すぎると、多結晶シリコン
ＴＦＴのオフ電流が増大し、薄すぎるとオン電流が減少
するため、このときの非晶質シリコン膜４ａの膜厚は、
４００〜８００Åの範囲が適切で、５００〜７００Åに
したときに特性が良好で、その中でも５００〜６００Å
の場合がもっとも適している。

【００２６】前記非晶質シリコン膜４ａの形成方法には
以下のものがある。減圧ＣＶＤを用いる方法：減圧ＣＶＤ法でシリコン膜
を形成するには、モノシラン（ＳｉＨ₄）又はジシラン
（Ｓｉ₂Ｈ₆）の熱分解を用いる。モノシランを用いた場
合、処理温度が５５０℃以下では非晶質、６２０℃以上
では多結晶となる。そして、５５０〜６２０℃では微結
晶を含む非晶質が多くなり、温度が低くなるほど非晶質
に近づいて微結晶が少なくなる。従って、温度条件を変
えるだけで、非晶質シリコン膜４ａ中の微結晶の量を調
整することができる。

【００２７】プラズマＣＶＤ法を用いる方法：プラズ
マＣＶＤ法で非晶質シリコン膜を形成するには、プラズ
マ中でのモノシランまたはジシランの熱分解を用いる。
実際の工程では、前記の方法を採用し、使用ガス：モ
ノシラン、温度：３５０℃の条件で、微結晶を含まない
非晶質シリコン膜を形成している。工程５（図５参照）：前記非晶質シリコン膜４ａの表面
に波長λ＝２４８ｎｍのＫｒＦエキシマレーザービーム
を走査してアニール処理を行い、非晶質シリコン膜４ａ
を溶融再結晶化して、多結晶シリコン薄膜４を形成す
る。

【００２８】この時のレーザー条件は、アニール雰囲
気：１×１０^-4Ｐａ以下、基板温度：室温〜６００℃、
照射エネルギー密度：１００〜５００ｍＪ／ｃｍ²、走
査速度：１〜１０ｍｍ／ｓｅｃ（実際には、０．１〜１
００ｍｍ／ｓｅｃの範囲の速度で走査可能）である。前
記レーザービームとしては、波長λ＝３０８ｎｍのＸｅ
Ｃｌエキシマレーザーを使用してもよい。この時のレー
ザー条件は、アニール雰囲気：１×１０^-4Ｐａ以下、基
板温度：室温〜６００℃、照射エネルギー密度：１００
〜５００ｍＪ／ｃｍ²、走査速度：１〜１０ｍｍ／ｓｅ
ｃ（実際には、０．１〜１００ｍｍ／ｓｅｃの範囲の速
度で走査可能）である。

【００２９】また、波長λ＝１９３ｎｍのＡｒＦエキシ
マレーザーを使用してもよい。この場合のレーザー条件
は、アニール雰囲気：１×１０^-4Ｐａ以下、基板温度：
室温〜６００℃、照射エネルギー密度：１００〜５００
ｍＪ／ｃｍ²、走査速度：１〜１０ｍｍ／ｓｅｃであ
る。いずれのレーザービームを用いても、照射エネルギ
ー密度及び照射回数に比例して、多結晶シリコンの粒径
は大きくなるので、所望の大きさの粒径が得られるよう
に、エネルギー密度を調整すればよい。

【００３０】本実施例では、このエキシマレーザーアニ
ールに、高スループットレーザー照射法を用いる。即
ち、図１４において、１０１はＫｒＦエキシマレーザ
ー、１０２はこのレーザー１０１からのレーザービーム
を反射する反射鏡、１０３は反射鏡１０２からのレーザ
ービームを所定の状態に加工し、基板１に照射するレー
ザービーム制御光学系である。

【００３１】このような構成において、高スループット
レーザー照射法とは、レーザービーム制御光学系１０３
によってシート状（１５０ｍｍ×０．５ｍｍ）に加工さ
れたレーザービームを、複数パルスの重ね合わせにより
照射する方法で、ステージ走査とパルスレーザ照射を完
全に同期させ、きわめて高精度な重複でレーザーを照射
することでスループットを高めるものである。

【００３２】工程６（図６参照）：前記多結晶シリコン
膜４を薄膜トランジスタの能動層として用いるために、
フォトリソグラフィ技術、ＲＩＥ法によるドライエッチ
ング技術により前記多結晶シリコン膜４を所定形状に加
工する。そして、前記多結晶シリコン膜４の上に、ロー
ドロック式減圧ＣＶＤ装置を用いた減圧ＣＶＤ法によ
り、ゲート絶縁膜としてのＬＴＯ膜（Low Temperature
Oxide：シリコン酸化膜）５（膜厚１０００Å）を形成
する。

【００３３】工程７（図７参照）：前記ゲート絶縁膜５
の上に、減圧ＣＶＤ法により非晶質シリコン膜（膜厚２
０００Å）６ａを堆積する。この非晶質シリコン膜６ａ
は、その形成時に不純物（Ｎ型ならヒ素やリン、Ｐ型な
らボロン）がドープされているが、ノンドープ状態で堆
積し、その後に不純物を注入してもよい。次に、スパッ
タ法を用い、前記非晶質シリコン膜６ａの上にタングス
テンシリサイド（ＷＳｉ_x）膜６ｂ（膜厚１０００Å）
を形成する。

【００３４】そして、常圧ＣＶＤ法により、前記Ｗシリ
サイド膜６ｂの上にシリコン酸化膜７を堆積した後、フ
ォトリソグラフィ技術、ＲＩＥ法によるドライエッチン
グ技術を用いて、前記多結晶シリコン膜６ａ、Ｗシリサ
イド膜６ｂ及びシリコン酸化膜７を所定形状に加工す
る。前記非晶質シリコン膜６ａは、前記Ｗシリサイド膜
６ｂとともにポリサイド構造のゲート電極６として使用
する。

【００３５】工程８（図８参照）：前記ゲート絶縁膜５
及びシリコン酸化膜７の上に、常圧ＣＶＤ法によりシリ
コン酸化膜を堆積し、これを異方性全面エッチバックす
ることにより、前記ゲート電極６及びシリコン酸化膜７
の側方にサイドウォール８を形成する。そして、自己整
合技術により、サイドウォール８をマスクとして、多結
晶シリコン膜４に、加速電圧：８０ＫｅＶ、ドーズ量３
×１０¹³ｃｍ^-2の条件で、リン（Ｐ）イオンを不純物と
して注入し、低濃度の不純物領域９ａを形成する。

【００３６】工程９（図９参照）：前記サイドウォール
８及びシリコン酸化膜７をレジスト１０で覆い、再び自
己整合技術により、レジスト１０をマスクとして多結晶
シリコン膜４に、加速電圧：８０ＫｅＶ、ドーズ量１×
１０¹⁵ｃｍ^-2の条件で、リン（Ｐ）イオンを不純物とし
て注入し、高濃度の不純物領域９ｂを形成することによ
り、ＬＤＤ（Lightly Doped Drain）構造のソース／ド
レイン領域９を形成する。

【００３７】工程１０（図１０参照）：この状態で、Ｒ
ＴＡ（Rapid Thermal Annealing）法による急速加熱を
行う。即ち、図１５において、１０５はシート状のアニ
ール光を発する光源であり、キセノン（Ｘｅ）アークラ
ンプ１０６とそれを包む反射鏡１０７を１組として、こ
れを上下に相対向させることにより構成している。１０
８、１０８は基板１を搬送するためのローラー、１０９
は予熱用のプリヒーター、１１０は加熱後の基板が急激
に冷却されてひび割れしないようにするための補助ヒー
ターである。

【００３８】このような構成において、基板１をプリヒ
ーター１０６で予熱した後、シート状のアニール光源１
０５を通して、熱処理する。この時のＲＴＡの条件は、
熱源：Ｘｅアークランプ、温度：７００〜９５０℃（パ
イロメータ）、雰囲気：Ｎ₂、時間：１〜３秒である。
ＲＴＡ法による加熱は、高温を用いるが、きわめて短時
間で終えることができるので、基板１が変形する心配は
ない。

【００３９】尚、基板１に対し、急激に高い温度を加え
ることが心配な場合は、ＲＴＡを複数回に分けて行って
もよい。即ち、各回の時間は１〜３秒とし、回を重ねる
毎に温度を、初回：４００℃〜最終回：７００〜９５０
℃というように段階的に上昇させる。より具体的には、
窒素（Ｎ₂）雰囲気中で、加熱を例えば６回に分けて行
い、各回ごとの処理温度が段階的に上昇するように設定
してもよい。例えば、初回（１回目）：４００℃（パイ
ロメータ値、以下同じ）→２回目：５００℃→３回目：
５５０℃→４回目：６００℃→５回目：６５０℃→最終
回（６回目）：７００℃とし、徐々に温度を上げる。こ
れにより、基板が反ったり破損したりすることのないよ
うにできる。各回の処理時間は例えば１〜３秒である。

【００４０】温度の調整は、初回は前記Ｘｅアークラン
プを点灯せず、プリヒーターの熱を用い、２回目以降
は、Ｘｅアークランプのパワーを１ＫＷ〜７ＫＷの範囲
で変えることにより行うことができる。前記Ｘｅアーク
ランプの光熱は、多結晶部よりも非晶質部やシリサイド
部に強く吸収されるため、必要な部分のみを重点的に加
熱することが可能になり、（ゲート）配線の低抵抗化や
不純物の活性化に適している。また、後述するようにＷ
シリサイド膜２を用いた加熱も有効に行うことができ
る。

【００４１】そして、この急速加熱により、前記ソース
／ドレイン領域９の不純物が活性化するとともに前記非
晶質シリコン膜６ａが多結晶化され、更には、この多結
晶シリコン膜６ａとＷシリサイド膜６ｂとによるポリサ
イド構造のゲート電極６のシート抵抗が、約２０〜２２
Ω／□にまで下がる。また、活性化処理を行ったソース
／ドレイン領域６のシート抵抗も、ｎ型で１〜１．５ｋ
Ω／□、ｐ型で１〜１．２ｋΩ／□と、高温プロセスで
用いられる拡散炉による高温熱処理と同等のものとな
る。

【００４２】特に、本実施例では、多結晶シリコン膜４
に対応して、その下方にＷシリサイド膜２を形成してい
る。このＷシリサイド膜２は、ＲＴＡの熱を吸収する作
用があり、熱を吸収したＷシリサイド膜２からの放射熱
によっても前記多結晶シリコン膜４の不純物の活性化が
行われる。即ち、多結晶シリコン膜４を、Ｘｅアークラ
ンプによる熱とＷシリサイド膜２からの放射熱とによ
り、直接及び間接的に加熱することにより、多結晶シリ
コン膜４全体を均一に加熱し、活性化がバラツクことな
く良好に行われるようにする。

【００４３】Ｗシリサイド膜２の大きさは、基本的に、
多結晶シリコン膜４と同じかまたはそれ以上であればよ
いが、面内でのパターンの大記載に対応した面積となる
ように調整すれば、なお好ましい。即ち、集積化半導体
デバイスでは、パターンの疎密が基板上に発生するた
め、各トランジスタに均等にＷシリサイド膜２を設けた
のでは、場所によって単位面積当りの熱吸収率が異な
り、均一な熱処理が行えず、また、Ｗシリサイド膜２が
集中する場所での温度が非常に高くなって基板１が変形
する場合がある。そこで、下層に配置した熱吸収膜の単
位面積当りの密度を、その上層に形成されるパターンに
係わらずほぼ一定となるようにすれば、ＲＴＡで活性化
するときの温度分布の偏りを解消することができる。具
体的にはドライバー一体型のＬＣＤパネルでは、ドライ
バ部に比べて画素部のトランジスタの密度が低いので、
ドライバ部のトランジスタに対応するＷシリサイド膜２
の大きさを、画素部のそれに比べて小さくしてやること
で、基板１全体の温度分布がほぼ均一になる。

【００４４】ＬＣＤパネルにあっては、回路面積の約１
０％がＷシリサイド膜２となるように調整することが好
ましい。この工程により、多結晶シリコンＴＦＴ（ＴＦ
Ｔ：Thin Film Transistor）（Ａ）が形成される。次
に、上記のように製造された多結晶シリコンＴＦＴ
（Ａ）を画素駆動素子として用いた透過型構成をとるＬ
ＣＤの画素部の構成を図１１に基づいて説明する。

【００４５】工程：層間絶縁膜１１の形成に先立ち、
スパッタ法により、前記基板１の画素部領域上にＩＴＯ
（Indium Tin Oxide）からなる補助容量の蓄積電極１２
を形成する。工程：デバイスの全面に絶縁膜１３を形成する。絶縁
膜１３の材質としては、シリコン酸化膜、シリケートガ
ラス、シリコン窒化膜などが用いられ、その形成にはＣ
ＶＤ法又はＰＶＤ法が用いられる。

【００４６】次に、絶縁膜１３にソース／ドレイン電極
１４とコンタクトするためのコンタクトホールを形成
し、スパッタ法により、そのコンタクトホールを含むデ
バイスの全面にＩＴＯ膜を形成し、そのＩＴＯ膜をパタ
ーニングして表示電極１５を形成する。工程：多結晶シリコンＴＦＴ（Ａ）が形成された透明
絶縁基板１と、表面に共通電極１６が形成された透明絶
縁基板１７とを相対向させ、各基板１、１７の間に液晶
を封入して液晶層１８を形成する。その結果、ＬＣＤの
画素部が完成する。

【００４７】次に、図１２に本実施例におけるアクティ
ブマトリクス方式ＬＣＤのブロック構成図を示す。画素
部１９には各走査線（ゲート配線）G1 ・・・Gn,Gn+1 ・・・G
mと各データ線（ドレイン配線）D1 ・・・Dn,Dn+1 ・・・Dmと
が配置されている。各ゲート配線と各ドレイン配線とは
それぞれ直交し、その直交部分に画素２０が設けられて
いる。そして、各ゲート配線は、ゲートドライバ２１に
接続され、ゲート信号（走査信号）が印加されるように
なっている。また、各ドレイン配線は、ドレインドライ
バ（データドライバ）２２に接続され、データ信号（ビ
デオ信号）が印加されるようになっている。これらのド
ライバ２１、２２によって周辺駆動回路部２３が構成さ
れている。

【００４８】そして、各ドライバ２１、２２のうち少な
くともいずれか一方を画素部１９と同一基板上に形成し
たＬＣＤは、一般にドライバ一体型（ドライバ内蔵型）
ＬＣＤと呼ばれている。尚、ゲートドライバ２１が、画
素部１９の両端に設けられている場合もある。また、ド
レインドライバ２２が、画素部１９の両側に設けられて
いる場合もある。

【００４９】この周辺駆動回路部２３のスイッチング用
素子にも前記多結晶シリコンＴＦＴ（Ａ）と同等の製造
方法で作成した多結晶シリコンＴＦＴを用いており、多
結晶シリコンＴＦＴ（Ａ）の作製に並行して、同一基板
上に形成される。尚、この周辺駆動回路部２３用の多結
晶シリコンＴＦＴは、ＬＤＤ構造ではなく、通常のシン
グルドレイン構造を採用している（もちろん、ＬＤＤ構
造であってもよい）。

【００５０】また、この周辺駆動回路部２３の多結晶シ
リコンＴＦＴは、ＣＭＯＳ構造に形成することにより、
各ドライバ２１、２２としての寸法の縮小化を実現して
いる。図１３にゲート配線Ｇnとドレイン配線Ｄnとの直
交部分に設けられている画素２０の等価回路を示す。

【００５１】画素２０は、画素駆動素子としてのＴＦＴ
（前記薄膜トランジスタＡと同様）、液晶セルＬＣ、補
助要領ＣSから構成される。ゲート配線ＧnにはＴＦＴの
ゲートが接続され、ドレイン配線ＤnにはＴＦＴのドレ
インが接続されている。そして、ＴＦＴのソースには、
液晶セルＬＣの表示電極（画素電極）と補助容量（蓄積
容量又は付加容量）ＣSとが接続されている。

【００５２】この液晶セルＬＣと補助容量ＣSとによ
り、信号蓄積素子が構成される。液晶セルＬＣの共通電
極（表示電極の反対側の電極）には電圧Ｖcomが印加さ
れている。一方、補助容量ＣSにおいて、ＴＦＴのソー
スと接続される側の反対側の電極には定電圧ＶRが印加
されている。この液晶セルＬＣの共通電極は、文字通り
全ての画素２０に対して共通した電極となっている。そ
して、液晶セルＬＣの表示電極と共通電極との間には静
電容量が形成されている。尚、補助容量ＣSにおいて、
ＴＦＴのソースと接続される側の反対側の電極は、隣の
ゲート配線Ｇn+1と接続されている場合もある。

【００５３】このように構成された画素２０において、
ゲート配線Ｇnを正電圧にしてＴＦＴのゲートに正電圧
を印加すると、ＴＦＴがオンとなる。すると、ドレイン
配線Ｄnに印加されたデータ信号で、液晶セルＬＣの静
電容量と補助容量ＣSとが充電される。反対に、ゲート
配線Ｇnを負電圧にしてＴＦＴのゲートに負電圧を印加
すると、ＴＦＴがオフとなり、その時点でドレイン配線
Ｄnに印加されていた電圧が、液晶セルＬＣの静電容量
と補助容量ＣSとによって保持される。このように、画
素２０へ書き込みたいデータ信号をドレイン配線に与え
てゲート配線の電圧を制御することにより、画素２０に
任意のデータ信号を保持させておくことができる。その
画素２０の保持しているデータ信号に応じて液晶セルＬ
Ｃの透過率が変化し、画像が表示される。

【００５４】ここで、画素２０の特性として重要なもの
に、書き込み特性と保持特性とがある。書き込み特性に
対して要求されるのは、画素部１９の仕様から定められ
た単位時間内に、信号蓄積素子（液晶セルＬＣ及び補助
容量ＣS）に対して所望のビデオ信号電圧を十分に書き
込むことができるかどうかという点である。また、保持
特性に対して要求されるのは、信号蓄積素子に一旦書き
込んだビデオ信号電圧を必要な時間だけ保持することが
できるかどうかという点である。

【００５５】補助容量ＣSが設けられているのは、信号
蓄積素子の静電容量を増大させて書き込み特性及び保持
特性を向上させるためである。すなわち、液晶セルＬＣ
は、その構造上、静電容量の増大には限界がある。そこ
で、補助容量ＣSによって液晶セルＬＣの静電容量の不
足分を補うわけである。ここで、図１８に熱吸収膜であ
るＷシリサイド膜６２が設けられる領域を示す平面図で
ある。

【００５６】同図に示す如く、Ｗシリサイド膜６２は多
結晶シリコン膜６４とほぼ同じ領域（図中ハッチングで
示す）に設けられている。図中、７４はソース／ドレイ
ン電極、７５は画素電極であり、８０はドレインライ
ン、８１はゲートラインである。周辺駆動回路部では、
画素部に比べて半導体膜が多く密集しているので、熱吸
収膜は半導体膜の領域内でより小さな大きさで設けられ
ていることが好ましい。

【００５７】図１９は、本発明における熱吸収膜の他の
例を示す平面図である。同図を参照して、熱吸収膜６２
は、多結晶シリコン膜のチャネル部６４ａ（図中ハッチ
ングで示す）の部分にのみ設けられている。集積化半導
体デバイスでは、上述のように、パターンの疎密が基板
上に発生するため、各トランジスタに均等にＷシリサイ
ド膜６２を設けたのでは、場所によって単位面積当りの
熱吸収率が異なり、均一な熱処理が行えず、また、Ｗシ
リサイド膜６２が集中する場所での温度が非常に高くな
って基板６１が変形する場合がある。

【００５８】そこで、下層に配置した熱吸収膜６２の単
位面積当りの密度を、その上層に形成されるパターンに
係わらずほぼ一定となるようにすれば、ＲＴＡで活性化
するときの温度分布の偏りを解消することができる。本
実施形態のようなドライバー一体型のＬＣＤパネルで
は、周辺駆動回路部２３に比べて画素部１９のトランジ
スタ（Ａ）の密度が低いので、周辺駆動回路部２３のト
ランジスタ（Ａ）に対応するＷシリサイド膜６２の面積
を、画素部のそれに比べて小さくしてやることで、基板
６１全体の温度分布がほぼ均一になる。

【００５９】ＬＣＤパネルにおいて、周辺駆動回路２３
は透光性を必要としないので、この部分のＷシリサイド
膜６２の大きさの調整範囲は、０から周辺駆動回路部２
３全領域まで可能である。図２０は、画素部、周辺駆動
回路部、及びそれ以外の領域における熱吸収膜の面積比
率を説明するための平面図である。

【００６０】上述のように、熱吸収膜は、基板６１全体
でほぼ均等に設けられていることが好ましい。画素部２
０では、回路部全体の面積の０．０１％〜６０％である
ことが好ましく、より好ましくは１０％〜５０％であ
り、周辺駆動回路部２４では、回路部全体の面積の０．
０１％〜６０％であることが好ましく、より好ましくは
１０％〜５０％であり、画素部２０及び周辺駆動回路部
２４以外の領域２５においては、全体の面積の０．０１
％〜６０％設けられていることが好ましく、より好まし
くは１０％〜５０％である。

【００６１】以上の実施形態において、前記Ｗシリサイ
ド膜２の大きさは、基本的に、多結晶シリコン膜４と同
じか又はそれ以上であればよいが、面内でのパターンの
大きさに対応した面積となるように調整すれば、なお好
ましい。また、ＬＣＤパネルにおいて、周辺駆動回路部
２３は透光性を必要としないので、この部分のＷシリサ
イド膜２の大きさの調整範囲は、０から周辺駆動回路部
２３全領域まで可能である。

【００６２】尚、Ｗシリサイド膜２の面積を変える以外
に、膜厚を変える手法もある。Ｗシリサイドを用いた場
合の膜厚は、２００Å〜１０００Åであり、より好まし
くは、半導体素子の密度が高い領域は２００Å〜３００
Å、半導体素子の密度が低い領域は４００Å〜６００Å
であり、非晶質シリコンを用いた場合には、１０００Å
〜４０００Åであり、より好ましくは、２０００Å〜３
０００Åである。いずれの材料の場合も、概ね密度の高
い領域は密度の低い領域に対して厚みは半分程度であれ
ばよい。

【００６３】以上、本実施形態により製造した多結晶シ
リコンＴＦＴにあっては、いわゆる低温プロセスで行う
ことができ、しかも、良質の多結晶シリコン膜を能動層
として使用している。本発明者の実験によれば、ｎチャ
ネルのＭＯＳ型多結晶シリコンＴＦＴでの移動度μｎが
２００ｃｍ²／Ｖ・Ｓ以上、ｐチャネルのＭＯＳ型多結
晶シリコンＴＦＴでの移動度μｐが１５０ｃｍ²／Ｖ・
Ｓ以上と、高い性能のトランジスタを実現できることが
分かった。

【００６４】このような高性能ＴＦＴにあっては、例え
ば、μｎ＝５０ｃｍ²／Ｖ・Ｓ、μｐ＝２０ｃｍ²／Ｖ・
Ｓが要求されるＮＴＳＣテレビ信号表示用ＬＣＤパネル
にも十分に適用可能であり、μｎ＝５０ｃｍ²／Ｖ・
Ｓ、μｐ＝２０ｃｍ²／Ｖ・Ｓ、しきい値電圧：２Ｖ
（ｎチャネル）、−５Ｖ（ｐチャネル）、Ｓ値（Sub-th
reshold swing）：０．２Ｖ／ｄｅｃａｄｅ、オン・オ
フ比：１×１０⁷の特性を得ることができる。

【００６５】また、移動度が高い分、ＴＦＴの駆動能力
が向上するので、ＴＦＴのサイズを小さくすることがで
き、従来能動層として非晶質シリコンを用いたトランジ
スタのサイズ（Ｗ／Ｌ＝３４／１０μｍ）に比べて、１
／８以下のサイズ（Ｗ／Ｌ＝８／５μｍ）に縮小するこ
とができる。更には、高品質の能動層であるので、トラ
ンジスタＯＦＦ時のリーク電流も少なく、そのぶん補助
容量の面積も１／３以下に縮小することができる。

【００６６】具体的には、サイズ２．４型で、画素ピッ
チ：５０．０（Ｈ）μｍ×１５０（Ｖ）μｍ、画素数：
２３万ドット（３２０×３（ＲＧＢ）×２４０）と、従
来型のパネルに比べて３倍以上の高密度画素を有しなが
らも、５５％という高開口率（従来比：１．５倍）のも
のを得ることができ、高輝度化を実現できる。以上の実
施形態は以下のように変更してもよく、その場合でも同
様の作用、効果を得ることができる。

【００６７】１）Ｗシリサイド膜２に代えて、非結晶質
シリコン膜や多結晶シリコン膜などの半導体膜を用い
る。これらのシリコン膜には不純物がドープされていて
もよい。このように、導電性膜又は半導体膜を用いるこ
とにより、この熱吸収膜に電圧を印加することで、ＴＦ
Ｔを、ＬＳＩに用いられるＭＯＳトランジスタのように
４端子デバイスとして動作させて、しきい値電圧をコン
トロールできると共に、ガラス基板を用いた場合には、
基板内のイオンを静電的にシールドするため、ガラス基
板内のイオンによるトランジスタの特性劣化及び可動イ
オンが形成する電位によるＴＦＴへの悪影響を防止する
ことができる。

【００６８】２）Ｗシリサイド膜２に代えて、ＭｏＳｉ
₂、ＴｉＳｉ₂、ＴａＳｉ₂、ＣｏＳｉ₂などの高融点金属
シリサイド、その他、Ｗ、Ｍｏ、Ｃｏ、Ｃｒ、Ｔｉ、Ｔ
ａなどの高融点金属を用いてもよい。更には、使用温度
が低い場合には（約４５０℃以下）、ＡｌやＡｕなどの
いわゆる低融点金属を用いてもよい。Ｗシリサイド膜も
含めて、これらの金属膜は、光を通さない性質を有して
いるので、以下の通りの効果を有する。

【００６９】ａ）光の散乱を防止すると共に液晶セルに
斜めから入ろうとする不要な光を遮るので、ＬＣＤデバ
イスとしてコントラストが高くなる。ｂ）ＴＦＴに入ろうとする光を遮るので、光によるリー
ク電流を減少させてＴＦＴとしての特性を向上させると
共に光によるＴＦＴ自身の劣化を防止する。

【００７０】３）工程４において、非晶質シリコン膜を
減圧ＣＶＤ法により、例えば、モノシランガスを用い、
温度５８０℃で堆積させる。これにより、非晶質シリコ
ン膜４ａは微結晶を含んだ膜となる。微結晶を含んだ非
晶質シリコン膜を固相成長法により多結晶化することに
より、結晶粒径が小さくなる分移動度は若干低下する
が、結晶成長を短時間で終えることができる。

【００７１】４）工程４において、非晶質シリコン膜４
ａを減圧ＣＶＤ法、プラズマＣＶＤ法によらず、常圧Ｃ
ＶＤ法、光励起ＣＶＤ法、蒸着法、ＥＢ(Electron Bea
m)蒸着法、ＭＢＥ(Molecular Beam Epitaxy)法、スパッ
タ法からなるグループの内のいずれか一つの方法によっ
て形成する。５）多結晶シリコン膜４のチャネル領域に相当する部分
に不純物をドーピングして多結晶シリコンＴＦＴのしき
い値電圧（Ｖth）を制御する。固相成長法で形成した多
結晶シリコンＴＦＴにおいては、Ｎチャネルトランジス
タではディプレッション方向にしきい値電圧がシフト
し、Ｐチャネルトランジスタではエンハンスメント方向
にしきい値電圧がシフトする傾向にある。また、水素化
処理を行った場合には、その傾向がより顕著となる。こ
のしきい値電圧のシフトを抑えるには、チャネル領域に
不純物をドーピングすればよい。

【００７２】６）前記工程５に代えて以下の工程を行
う。工程５ａ：電気炉により、窒素（Ｎ₂）雰囲気中、温度
６００℃程度で約２０時間の熱処理を行うことにより、
前記非晶質シリコン膜４ａを固相成長させて多結晶シリ
コン膜４を形成する。７）工程５ａで形成したこの多結晶シリコン膜４は、膜
を構成する結晶に転位等の欠陥が多く存在するととも
に、結晶間に非晶質部分が残っている可能性があり、リ
ーク電流が多くなる危惧がある。

【００７３】そこで、工程５ａの後、基板１をＲＴＡ法
又はレーザーアニール法により急速加熱し、多結晶シリ
コン膜２の膜質を改善する。８）工程１や工程７において、スパッタ法以外のＰＶＤ
方法（真空蒸着法、イオンプレーティング法、イオンビ
ームデポジション法、クラスターイオンビーム法など）
を用いて、Ｗシリサイド膜２、６ｂを形成する。この場
合にも、前記したスパッタ法の場合と同様な理由によ
り、Ｗシリサイド（ＷＳｉ_X）の組成をＸ＞２に設定す
る。

【００７４】９）工程１や工程７において、ＣＶＤ法を
用いてＷシリサイド膜２、６ｂを形成する。そのソース
ガスとしては、六フッ化タングステン（ＷＦ₆）とシラ
ン（ＳｉＨ₄）を用いればよい。成膜温度は、３５０〜
４５０℃前後とする。この場合にも、前記したスパッタ
法の場合と同様な理由により、Ｗシリサイド（ＷＳ
ｉ _X）の組成をＸ＞２に設定する。ＣＶＤ法はＰＶＤ法
に比べ、段差被覆性が優れているため、Ｗシリサイド膜
の膜厚をより均一にすることができる。

【００７５】１０）プレーナ型だけでなく、逆プレーナ
型、スタガ型、逆スタガ型などあらゆる構造の多結晶シ
リコンＴＦＴに適用する。１１）多結晶シリコンＴＦＴだけでなく、絶縁ゲート型
半導体素子全般に適用する。また、太陽電池や光センサ
などの光電変換素子、バイポーラトランジスタ、静電誘
導型トランジスタ(ＳＩＴ：Static Induction Transist
or)などの多結晶シリコン膜を用いるあらゆる半導体装
置に適用する。

【００７６】

【発明の効果】本発明にあっては、以下の通りの優れた
効果を奏する。１）熱吸収膜の存在により、不純物領域の活性化状態が
均一で優れた品質の半導体装置を得ることができる。２）良質な半導体膜を有する半導体装置を短時間で得る
ことができる。

【００７７】３）表示性能に優れたＬＣＤデバイスなど
の表示装置を提供することができる。４）熱処理の際の基板の変形を防止することができる。

【図面の簡単な説明】

【図１】本発明を具体化した一実施例の製造工程を説明
するための断面図である。

【図２】本発明を具体化した一実施例の製造工程を説明
するための断面図である。

【図３】本発明を具体化した一実施例の製造工程を説明
するための断面図である。

【図４】本発明を具体化した一実施例の製造工程を説明
するための断面図である。

【図５】本発明を具体化した一実施例の製造工程を説明
するための断面図である。

【図６】本発明を具体化した一実施例の製造工程を説明
するための断面図である。

【図７】本発明を具体化した一実施例の製造工程を説明
するための断面図である。

【図８】本発明を具体化した一実施例の製造工程を説明
するための断面図である。

【図９】本発明を具体化した一実施例の製造工程を説明
するための断面図である。

【図１０】本発明を具体化した一実施例の製造工程を説
明するための断面図である。

【図１１】ＬＣＤの画素部の製造方法を説明するための
概略断面図である。

【図１２】アクティブマトリクス方式ＬＣＤのブロック
構成図である。

【図１３】画素の等価回路図である。

【図１４】エキシマレーザーアニール装置の構成図であ
る。

【図１５】ＲＴＡ装置の構成図である。

【図１６】従来例の製造工程を説明するための断面図で
ある。

【図１７】従来例の製造工程を説明するための断面図で
ある。

【図１８】本発明における熱吸収膜の形成領域の一例を
示す平面図である。

【図１９】本発明における熱吸収膜の形成領域の他の例
を示す平面図である。

【図２０】本発明における画素部、周辺駆動回路部、及
びその他の基板上の領域における熱吸収膜の面積比率を
説明するための平面図である。

【符号の説明】

１絶縁基板２Ｗシリサイド膜（熱吸収膜）３絶縁性薄膜（絶縁膜）４多結晶シリコン膜（半導体膜）５ＬＴＯ膜（ゲート絶縁膜）６ゲート電極９不純物領域ＡＴＦＴ（半導体素子、半導体スイッチング素子）６２Ｗシリサイド膜（熱吸収膜）

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩＨ０１Ｌ 27/12 Ｇ０２Ｆ 1/136 ５００Ｈ０１Ｌ 21/88 Ｓ (72)発明者森本佳宏大阪府守口市京阪本通２丁目５番５号三洋電機株式会社内 (72)発明者米田清大阪府守口市京阪本通２丁目５番５号三洋電機株式会社内 (56)参考文献特開平５−53143（ＪＰ，Ａ) 特開昭59−110114（ＪＰ，Ａ) 特開平６−34997（ＪＰ，Ａ) 特開平２−194626（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/786 G02F 1/1368 H01L 21/336 H01L 27/12 H01L 21/20 H01L 21/3205

Claims

(57)【特許請求の範囲】

【請求項１】基板上に複数の半導体素子を集積させた
半導体装置であって、前記複数の半導体素子が熱吸収膜を有する複数の第１の
半導体素子と熱吸収膜を有しない複数の第２の半導体素
子を含み、前記基板上における前記半導体素子の分布状態にあわせ
て、前記半導体素子が相対的に多く密集している個所に
前記第２の半導体素子を相対的に多く集積させ、前記半
導体素子が相対的に少ない個所に前記第１の半導体素子
を相対的に多く集積させた半導体装置。
【請求項２】画素部と周辺駆動回路部とが同一基板上
に形成されたドライバー一体型の表示装置において、基
板上に形成された熱吸収膜と、この熱吸収膜の上に形成
された半導体膜と、この半導体膜の上にゲート絶縁膜を
介して形成されたゲート電極と、前記半導体膜に形成さ
れた不純物領域とを具備した半導体スイッチング素子
を、前記画素部における画素駆動用素子及び前記周辺駆
動回路部における周辺駆動回路用素子として用い、前記
周辺駆動回路部に位置する熱吸収膜の熱吸収効果を、前
記画素部に位置する熱吸収膜の熱吸収効果に比べて低く
なるように調整したことを特徴とする表示装置。
【請求項３】画素部と周辺駆動回路部とが同一基板上
に形成されたドライバー一体型の表示装置であって、前
記画素部内に設けられる画素駆動用素子と、前記周辺駆動回路部内に設けられる周辺駆動回路用素子
とを備え、前記画素駆動用素子内及び前記周辺駆動回路
用素子が半導体スイッチング素子から構成され、前記半
導体スイッチング素子が、前記基板上に形成された熱吸
収膜と、前記熱吸収膜上に形成された半導体膜と、前記
半導体膜の上にゲート絶縁膜を介して形成されたゲート
電極と、前記半導体膜に形成された不純物領域とを備
え、前記画素部内に設けられる前記熱吸収膜の前記半導
体膜に対する面積または厚みの比率を、前記周辺駆動回
路部内に設けられる前記熱吸収膜の前記半導体膜に対す
る面積または膜厚の比率に比べ大きくするように設定し
た表示装置。
【請求項４】前記画素部内の前記熱吸収膜の面積が、
前記画素部全体の面積の０．０１〜６０％となるように
設定されている請求項３に記載の表示装置。
【請求項５】周辺駆動回路部内の前記熱吸収膜の面積
が、前記周辺駆動回路部全体の面積の０．０１〜６０％
となるように設定されている請求項３に記載の表示装
置。
【請求項６】前記熱吸収膜の面積が、前記基板全体の
面積の０．０１〜６０％となるように設定されている請
求項３に記載の表示装置。
【請求項７】前記基板は、液晶層を挟んで相対向して
設けられた一対の基板のうちの一方の基板であることを
特徴とした請求項２又は３に記載の表示装置。
【請求項８】基板上に複数の半導体素子を集積させた
表示装置であって、前記複数の半導体素子が熱吸収膜を
有する複数の第１の半導体素子と熱吸収膜を有しない複
数の第２の半導体素子を含み、前記基板上における前記
半導体素子の分布状態にあわせて、前記半導体素子が相
対的に多く密集している個所に前記第２の半導体素子を
相対的に多く集積させ、前記半導体素子が相対的に少な
い個所に前記第１の半導体素子を相対的に多く集積させ
た表示装置。