KR100369492B1 - 임계안전도제어시스템용마이크로프로세서시스템 - Google Patents

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KR100369492B1 KR10-1998-0700890A KR19980700890A KR100369492B1 KR 100369492 B1 KR100369492 B1 KR 100369492B1 KR 19980700890 A KR19980700890 A KR 19980700890A KR 100369492 B1 KR100369492 B1 KR 100369492B1
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Abstract

임계 안전도 제어 시스템에 사용되는 마이크로프로세서 시스템은 유효한 데이터 및 시험 데이터를 위한 동일한 프로그램과, 롬(5,10:ROM) 및 램(6,11:RAM)을 처리하고 동일한 입력 데이터를 수신하는 2개의 동기식 작동 중앙 장치(1,2)와, 상기 중앙 장치(1,2)의 출력 신호를 검사하고 비-상관 관계인 경우에 단속 신호를 발생시키는 비교기(18,19)를 포함한다. 상기 중앙 장치(1,2)는 분리 번스 시스템 (3,4)을 통해 상기 메모리와 입출력 장치에 접속되고, 2개의 버스 시스템(3,4)에 인가되는 데이터를 공동으로 판독 및 처리하도록 중앙 장치(1,2)를 인가하는 구동기 단계(15,16,17)에 의해 접속된다.

Description

임계 안전도 제어 시스템용 마이크로프로세서 시스템{MICROPROCESSOR SYSTEM FOR SAFETY-CRITICAL REGULATING SYSTEM}
본 발명은 임계 안전도 제어 시스템용 마이크로프로세서 시스템에 관한 것으로서, 동기식으로 동작하는 두 개의 중앙 장치, 또는 동일한 입력 데이터를 수신하고 동일 프로그램을 처리하는 CPU들을 포함하고, 롬(ROM)과 램(RAM)을 구비하며, 시험 데이터 및 시험 데이터 생성기용의 메모리 배치를 포함하며, 또한 중앙 장치의 출력 데이터를 체크하여 비-상관인 경우에 단절 신호를 발생시키는 비교기를 포함한다.
예컨대, 임계 안전도 제어 시스템은 동작을 멈추도록 중재하는 자동차 제어 시스템이다. 이러한 제어 시스템가운데, 특히 휠-록 제어 시스템이나 앤티-록 제어 시스템(ABS) 및 트랙션 슬립 제어 시스템(TCS 등)은 다양성을 추구하는 시장에서 매우 중요하고 유용하다. 또한 구동 안정 제어 시스템(DSC, ASMS)과 서스펜션 제어 시스템 등은 제동에 관련하기 때문에 안전상 중요하고, 이들의 기능 불량은 다른 형태로 차량의 구동 안전성을 경감시킬 수 있다. 따라서, 이 시스템의 동작을 계속적으로 모니터링하여 오류가 발생할 경우, 제어를 단절시키거나 안정도를 위채롭게 하는 상태에서의 제어를 스위칭하는 데에 필수적이다.
독일 특허 제32 34 637호에는 앤티-록 차량 브레이크 시스템을 제어하고 모니터링하는 회로 또는 마이크로프로세서 시스템의 실시예가 개시되어 있다. 본 발명의 특허에 있어서, 입력 데이터는 동시에 처리되는 2개의 동일하게 프로그래밍된 마이크로컴퓨터에 병렬로 전달된다. 중복 비교기는 2개의 마이크로컴퓨터의 출력 신호와 중재신호 간의 상관 관계를 검사한다. 이러한 신호들 간의 상관 관계가 없을 경우에, 중복 설계를 갖는 회로는 제어의 단절에 영향을 미친다. 이러한 공지된 회로에 있어서, 2개의 마이크로컴퓨터 중의 어느 하나는 브레이크 압력 제어 신호를 생성하는데 사용되고, 반면에 다른 하나의 마이크로컴퓨터는 시험 신호를 생성하는데 사용된다. 따라서, 2개의 완전한 마이크로컴퓨터는 조합 ROM과 RAM을 가지며, 대칭적으로 설계된 마이크로프로세서 시스템에 요구된다.
또다른 선행 기술의 시스템에 있어서, 독일 특허 제41 37 124호에 개시된 회로의 구성에 기초하여 입력 데이터는 2개의 마이크로컴퓨터에 병렬로 전달되지만, 그중 하나의 마이크로컴퓨터는 완료된 복잡한 신호 동작을 수행한다. 다른 하나의 마이크로컴퓨터는 주로 모니터링에 사용되어서, 입력 신호가 조절되고 시간의 도함수가 생성된 이후에 입력 신호는 간략화된 제어 알고리즘과 간략화된 제어 원리에 의해 처리될 수 있다. 데이터 처리를 간략화함으로써, 좀더 정교한 마이크로컴퓨터에서 처리된 신호와 비교하여 시스템에 알맞은 동작을 지시할 정도의 충분한 신호를 생성한다. 축소된 용량의 시험 마이크로컴퓨터를 사용함으로써, 동일한 용량을 갖는 2개의 완벽하고 정교한 마이크로컴퓨터를 구비한 시스템과 비교하여 제조시의 경비를 절감시킨다.
또한, 독일 특허 제43 41 082호에는 전술한 형태의 마이크로프로세서 시스템이 개시된다. 하지만, 이 시스템은 특히 앤티-록 브레이트 시스템을 제어하는데 사용된다. 종래의 마이크로프로세서 시스템은 하나의 단일 칩상에 장착될 수 있으며, 2개의 중앙 장치나 중앙 처리 장치를 가지고, 입력 데이터를 동시에 처리할 수 있다. 롬(ROM)과 램(RAM)은 모두 중앙 장치와 접속할 수 있고, 시험 데이터용 기억 위치를 추가적으로 포함하며, 각각의 중앙 장치는 시험 데이터를 생성하는 발생기를 갖는다. 이러한 2개의 중앙 장치 중 어느 하나의 장치의 출력 신호는 제어 신호를 생성하도록 처리되고, 다른 나머지 중앙 장치, 즉 '패시브' 중앙 장치는 '액티브' 중앙 장치를 검사하는데만 사용된다. 이 시스템 내에서 메모리의 중복 설비의 필요성을 없애고, 시험 데이터를 저장하는 상대적으로 작은 메모리 확장을 수용함으로써, 에러 검출 능력을 저하시키지 않은 채로 제조상의 경비는 상당히 감소시킨다.
또한 본 발명의 목적은 마이크로프로세서 시스템을 개선시켜 중요한 안전도 응용 장치에 요구되는 매우 높은 확률과 신뢰도로 시스템의 기능 불량을 검출하여 신호로 나타내는 것이다. 또한, 제조 공정에 있어서 상대적으로 낮은 비용이 이러한 형태의 마이크로프로세서 시스템에 충족되어야 한다.
이러한 목적은 첨부된 청구항 1에 기술된 시스템에 의해 성취될 수 있음을 인지하게 된다. 이러한 시스템의 특별한 특징은 중앙 장치나 CPU가 ROM과 RAM에 접속되고 분리 버스 시스템에 의해 입출력 장치에 접속되는 것을 포함하고, 이 버스 시스템은 2개의 중양 장치가 시험 데이터와 명령을 포함하고, 2개의 버스 시스템에 존재하거나 이용 가능한 데이터를 공통으로 판독하고 처리 가능하도록 하는 구동기 단계에 의해 서로간에 연결되거나 접속된다. 2개의 중앙 장치의 입출력 데이터는시험 데이터와 명령을 가지며, 2개의 버스 시스템상에 존재하고, 본 발명의 시스템의 비교기예 의해 상호 관계에 대해 체크된다.
본 발명의 몇몇 바람직한 실시예는 청구범위에서 기술된다.
본 발명의 마이크로프로세서 시스템은 2개의 동일하고 완전히 이중적으로 작동하는 프로세서 코어나 2개의 분리 버스 시스템으로 제공된 데이터를 중복적으로 함께 처리하는 중앙 장치에 기초하고 있다. 결과적으로, 2개의 중앙 장치의 입출력신호는 안전성의 이유로 제2 비교기가 병렬로 접속되는 단순 하드웨어 비교기에 의해 상관 관계에 대해 비교된다. 본 발명의 시스템 메모리는 오직 한차례 제공된다. 패리티 비트를 형성할 때 존재하는 시험 데이터용의 추가적인 메모리 위치가 제공된다.
본 발명의 바람직한 특징에 있어서, 중앙 장치와 ROM과 RAM 및 입출력 단계로 구성된 완성된 마이크로프로세서는 2개의 버스 시스템중 하나의 시스템에 접속된다. 제2 버스 시스템은 ROM과 RAM 대신에 시험 데이터용의 대응하는 메모리 위치에만 직접적으로 접속된다. 그러나, 2개의 버스 시스템을 연결하는 구동 단계는 2개의 중앙 장치로 하여금 유효한 데이터 메모리와 시험 데이터 메모리 및 입력 단계에 의해 제공된 모든 필요한 데이터를 판독할 수 있도록 한다. 그러므로, 본 발명의 마이크로프로세서 시스템은 하나의 단일 칩상에 있는 모든 소자를 수용하기에 유리한 특별한 직선 구조를 제공한다.
또다른 이점 및 가능한 응용 장치가 첨부된 도면을 참조하여 하기의 본 발명의 실시예를 나타내며, 본 발명의 마이크로프로세서 시스템의 가장 중요한 소자를개략적으로 단순화시켜 나타낸다.
첨부된 도면은 본 발명의 마이크로프로세서 시스템의 주요 설계 및 동작을 설명한다. 이 실시예에 있어서, 단일-칩 마이크로컴퓨터 시스템은 컴퓨터나 프로세서 코어 혹은 CPU 및 분리 버스 시스템(3,4)(버스 1, 버스 2) 등으로 불리는 2개의 동기식 작동 중앙 장치(1,2)를 포함한다. 2개의 중앙 장치(1,2)에 대한 공동 클럭은 접속 cl(공동 클럭)을 통해 제공된다. 중앙 장치(1)는 롬(5), 램(6), 입력 단계(7,8)(주변 기기 1, 포트 1) 및 출력 단계(9)에 의해 완성된 마이크로컴퓨터( MC1)에 제공된다. 이와 반대로, 중앙 장치(2)외에도 시험 데이터 메모리(10,11), 입력 단계(12,13) 및 하나의 출력 단계(14)가 제2 버스 시스템(4)(버스 2)에 접속된다. 롬(5) 내의 데이터에 대한 시험 데이터 메모리 위치는 메모리(10) 내에 통합되어 있고, 램(6)에 대한 시험 데이터는 메모리(11) 내에 통합되어 있다. 이러한 소자들은 '린(lean)' 마이크로컴퓨터 (MC2) 내에 포함된다.
또한, 본 발명에 필수적인 것으로서, 2개의 버스 시스템(3,4)(버스 1, 버스 2)은 2개의 중앙 장치(1,2)에 의해 입력되는 데이터를 공동으로 판독하도록 하는 구동 단계(15,16,17)에 의해 접속된다. 단계 15 내지 17은 구동기이다(또는 인가 기능을 갖는 '버퍼'). 구동기(15 내지 17)를 전송하는 방향은 화살표로 나타낸다. 구동기(15)는 버스 시스템(3)(버스 1) 상에 배열된 데이터를 중앙 장치(2)에 전달하는데 사용된다. 구동기(16)는 시험 데이터를 시험 데이터 메모리(10,11)에서 중앙 장치(1)에 전달하는데 사용되고, 구동기(17)는 데이터를 제2 버스 시스템(4)(버스 2)의 입력 단계(12,13)로 부터 중앙 장치(1)로 전송하는데 사용된다.
각 버스 시스템(3,4)은 제어 버스 'C', 데이터 버스 'D' 및 어드레스 버스 'A'로 구성된다. 또한 데이터 버스는 시험 데이터 'P'를 포함한다. 중앙 장치의 입출력 데이터는 하드웨어 비교기(18)에서 상관 관계에 대해 체크되며, 'CdpA'로 나타내고, 이 비교기(18)와 동일한 칩상에 배열된 동일 비교기(19)는 공간적으로 칩으로부터 분리된다. 공지된 시스템과 대조적으로, 본 발명의 마이크로프로세서 시스템은 액티브 프로세서와 패시브 프로세서 간의 차이를 형성하지 않는다. 2개의 프로세서 코어나 중앙 장치(1,2)는 동등하게 불려진다. 이들은 시험 데이터나 중복 데이터 및 제어 명령을 포함하는 판독 데이터를 완전하게 중복적으로 처리한다. 프로세서의 입출력 신호는 상관 관계에 대해 검사되어 관련 버스 시스템(3,4)과 출력장치(9,14)에 의해 나타내어지는 밸브 작동 제어부(20)로 전달된다. 밸브 동작 제어부의 동작은 다음과 같다.
2개의 중앙 장치(1,2)는 동일한 출력 신호를 버스 시스템(3,4)를 통해 출력 장치(9,14)에 제공한다. 인버터(22)는 2개의 출력 장치중 하나에 콘딧을 사이에 배치하고, 즉 이러한 경우에 출력 장치(14)에 콘딧을 배치한다. 밸브 작용 제어부 (20)는 시리얼 버스(21)를 통해 접속된다. 2개의 출력 시프트 레지스터(22,23)는 본 발명의 실시예에서 제공된다. 데이터는 프로세서들 사이의 누전을 방지하지 위하여 인버트 방식으로 제2 시프트 레지스터(22)에 전달된다. 시프트 레지스터 (22,23)에 저장된 데이터는 인버트 입력을 갖는 AND-게이트(24)에 의해 상관 관계에 대하여 검사된다. 만일 이 게이트(24)를 검사하는 AND-조건이 충족되지 않는다면, 전원 장치 내의 작용 밸브나 동작 장치(25)용의 동력 내의 스위치(26)는 개방된다. 이러한 것은 에러가 존재하기 때문에 동작 장치 작용의 단속을 발생시킨다.
시프트 레지스터(22,23)들은 출력 단계(9,14)의 소자 부품들이다. 따라서, 출력 신호의 상관 관계는 비교기(18,19)에 상관없이 일단 한 번 이상은 외부적으로 모니터링된다. 기능 불량이 발생되는 경우에, 중앙 장치(1,2)의 동작에 상관없이 밸브(25)의 동작을 단절시키게 된다.
본 발명에 따라, 중앙 장치(중앙 장치는 전체 산술 장치 및 시퀀스 제어로 포함함)는 계산 결과와 프로그램의 올바른 처리를 보호하도록 2번 제공된다. 데이터 버스는 시험 데이터나 중복 정보, 예컨대 패리티 비트용으로 발생기까지 연장된다. 2개의 중앙 장치의 출력 신호는 동작을 검사하기 위해 하드웨어 비교기(18,19)에서 처리된다. 이 비교기는 시험 신호를 포함하는 신호의 동일성을 검사하여 공동중앙 장치로 프로그램을 동시에 처리하는 것이 결과적으로 어려울 때 시스템 단속을 발생시킨다.
2개의 중앙 장치의 출력 신호는 동등하게 부여되며, 이는 즉, 메모리 장치 (RAM, ROM)나 '주변 장치(periphery)'의 작동이 은 2개의 중앙 장치 중 어느 하나의 중앙 장치에 의해 영향받을 수 있음을 의미한다.
자동 운송 제어 시스템에 있어서, 예컨대 휠 센서의 출력 신호는 제어 시스템의 가장 중요한 입력량이고, 휠 센서는 주변 장치 1과 주변 장치 2로 도면에 표시되는 입력 장치(7,12)를 통해 접속될 수 있다. (도시된 것처럼) 전송된 센서 신호를 2개의 버스 시스템(3,4)상에 분배할 수 있다. 신호 전송은 2개의 버스 시스템 (3,4)에 모든 센서 신호를 접속시킴으로써 중복적으로 설계될 수 있다.
동일한 휠 센서의 출력 신호가 입력 단계(8,13)(포트 1, 포트 2)를 통해 제공된 데이터에 사용될 수 있다. 예컨대, 브레이크 광 스위치와 이외의 센서가 이러한 입력 단계를 통해 제어된 브레이크 시스템에 접속된다.
본 발명의 중요한 특징은 데이터 처리 동작의 '보호'와 포괄적인 중복성에도 불구하고, 메모리의 비용이 상대적으로 절감된다는 것이다. 전술한 바와 같이, 롬과 램은 2개의 마이크로컴퓨터(MC1) 중에 단 하나에만 제공된다. 제2 마이크로컴퓨터(MC2)는 시험 데이터용의 메모리 위치(10,11)들만을 포함한다. 2개의 버스 시스템을 연결하는 구동기 단계(15,16,17)는 저장된 유효 데이터 및 시험 데이터가 데이터-처리 동작 동안 2개의 중앙 장치에서 이용 가능하도록 한다.
도시된 실시예와 달리 메모리(5,6,10,11)의 메모리 위치가 상당히 상이하게 2개의 버스 시스템(3,4)이나 마이크로컴퓨터 MC1, MC2 상에 분배될 수 있다.
저장되거나 저장이 필요한 데이터를 판독 기록하는 경우, 시험 데이터나 패리티 비트의 에러를 파인하는 것을 고려한다. 롬(ROM)과 램(RAM)의 각 메모리 셀에 관하여, 중복 정보는 시험 데이터용의 메모리 위치만을 갖는 제2 마이크로프로세서 (MC2)의 메모리(10,11)내에 동일한 어드레스에 저장된다. 롬(ROM)에 대한 시험 또는 중복 정보는 프로그램 동안 이미 정의되어 있다. 램(RAM) 내의 시험 또는 중복정보는 기록 동작 동안 생성된다. 데이터 및 명령의 판독 동작과 유사하게, 시험 또는 중복 정보는 2개의 버스 시스템(3,4)을 접속하는 구동기 단계(16)에 의해 전달된다. 기록 처리에 있어서, 기록된 데이터는 데이터와 함께 저장된 중복 정보까지 연장된다. 판독 처리에 있어서, 다시 판독된 데이터와 중복 정보는 비교기(18,19)에 의해 정확도가 체크된다.
안정성을 이유로 중복적으로 입력 데이터를 기록하고 처리하는 것이 목적이므로, 입력 단계(7,8,12,13)는 이중 설계를 갖는다. 이러한 단계는 하나의 중앙 장치의 어드레스 공간과 다른 중앙 장치의 공간 내에 부분적으로 배열될 수 있다. 따라서, 주변 소자는 대칭적인 마이크로프로세서 시스템에서와 같이 정확하게 접속되지 않는다.
출력 신호, 특히 밸브 동작 제어부(20)에 대한 동작 신호는 2중으로 설계된 출력 단계로 구성되고, 하나의 중앙 장치나 다른 중앙 장치의 어드레스 공간 내에 부분적으로 배열될 수 있다. 결과적으로, 출력 주변 소자는 완전하게 대칭적인 개념으로 접속되는 것은 아니다.
버스 시스템을 통해 데이터를 전달할 때 에러를 확인하기 위해, 버스 시스템은 버스 시스템(3,4)(버스 1, 버스 4)를 형성할 때 중복적으로 제공된다. 2개의 중앙 장치(1,2)에 의해 발생되고 버스 시스템에 인가된 신호는 비교기(18,19)에 의해 상관 관계에 대해 검사된다.
패리티 발생기는 시험 데이터나 중복 데이터를 생성하는 데 사용될 경우, 본 발명의 시스템에 요구되는 2개의 발생기는, 예컨대 중앙 장치(1,2)나 비교기 (18,19) 내에 수용될 수 있다. 램(RAM)(메모리 11)을 이용하는 추가적인 메모리 위치에 기록하기 위해 접근하는 경우, 중복 발생기에 의해 중앙 장치(2)에 발생되는 데이터가 기억된다. 롬(ROM)이나 램(RAM) 내에서 시험 데이터에 대한 추가적인 메모리 위치에 판독하기 위해 접근하는 경우, 중복 발생기에 의해 생성된 정보는 상호 관계하여 판독된 중복 정보와 비교된다.
공지된 방법인 배타적 OR-게이트를 통해 적절한 중복 발생기를 실시할 수 있다.

Claims (9)

  1. 동일한 입력 데이터를 수신하여 동일한 프로그램을 처리하는 2개의 동기식 작동 중앙 장치나 CPU, 롬(ROM)과 램(RAM), 시험 데이터 및 시험 데이터 발생기에 대한 메모리 위치 및 중앙 장치의 출력 데이터나 출력 신호를 검사하고 비상관 관계인 경우에 단속 신호를 발생시키는 비교기를 포함하는 임계 안전도 제어 시스템용 마이크로프로세서 시스템에 있어서,
    상기 중앙 장치나 CPU(1,2)는 롬과 램(5,6,10,11)에 접속되고, 분리 버스 시스템(3,4)을 통해 입출력 장치(7,8,12,13;9,14)에 접속되며, 시험 데이터와 명령을 포함하고, 2개의 버스 시스템(3,4)에 존재하거나 이용가능한 데이터를 연속적으로 독출하여 처리할 수 있도록 구동기 단계(15,16,17)에 의해 2개의 중앙 장치(1,2)가 서로 접속하는 것을 특징으로 하는 마이크로프로세서 시스템.
  2. 제1항에 있어서, 상기 비교기(18,19)는 2개의 중앙 장치(1,2)의 시험 데이터와 명령을 포함하는 입출력 데이터를 검사하고, 상호 관계를 위해 2개의 버스 시스템(3,4)상에 존재하는 것을 특징으로 하는 마이크로프로세서 시스템.
  3. 제1항 또는 제2항에 있어서, 상기 롬(5)과 램(6)의 상기 메모리 위치는 시험 데이터(10,11)에 대한 메모리 위치를 포함하고, 상기 2개의 버스 시스템(3,4)에 접속된 메모리(5,6,10,11)상에 분배되는 것을 특징으로 하는 마이크로프로세서 시스템.
  4. 제3항에 있어서, 상기 롬과 램(5,6)은 제1 버스 시스템(3)에 접속되고, 관련 시험값의 메모리(10,11)는 제2 버스 시스템(4)에 접속되는 것을 특징으로 하는 마이크로프로세서 시스템.
  5. 제1항, 제2항 또는 제4항 중의 어느 한 항에 있어서, 적어도 상기 2개의 중앙 장치(1,2)와, 메모리(5,6,10,11)와, 상기 중앙 장치가 상기 존재하는 데이터를 공동으로 판독가능하게 하는 구동기 단계(15,16,17) 및 비교기(18,19)는 하나의 단입 칩상에 배열되는 것을 특징으로 하는 마이크로프로세서 시스템.
  6. 제1항, 제2항 또는 제4항 중의 어느 한 항에 있어서, 상기 2개의 버스 시스템(3,4)은 각각 데이터와, 검사 정보 버스(Dp)와, 어드레스 버스(a) 및 제어 버스 (C)를 포함하는 것을 특징으로 하는 마이크로프로세서 시스템.
  7. 제1항, 제2항 또는 제4항 중의 어느 한 항에 있어서, 상기 2개의 중앙 장치 (1,2)의 신호, 즉 2개의 버스 시스템(3,4)상의 신호는 하나의 칩 내에 배열되지만 공간적으로 서로 분리되어 2개가 나란히 접속된 하드웨어 비교기(18,19)에 전송되는 것을 특징으로 하는 마이크로프로세서 시스템.
  8. 제1항, 제2항 또는 제4항 중의 어느 한 항에 있어서, 동작 장치나 밸브들은 외부 비교기(22,23,24)를 갖는 시스템(3,4)에 접속되는 것을 특징으로 하는 마이크로프로세서 시스템.
  9. 제8항에 있어서, 상기 외부 비교기(20)는 출력 시프트 레지스터(22,23)들을 갖고, 이들중 하나의 레지스터(23)는 역변환 방법으로 출력 데이터를 수신하고, 상기 2개의 시프트 레지스터(22,23)에 저장된 데이터는 역변환 입력을 갖는 AND-게이트(24)를 통해 비교하여 상기 AND-게이트(24)의 출력 신호는 동작 장치나 밸브(25)를 위한 전원에 대해 스위치(26)를 폐쇄 상태로 유지하는 것을 특징으로 하는 마이크로프로세서 시스템.
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