KR19990036222A - 임계 안전도 조절 시스템용 마이크로프로세서 시스템 - Google Patents

임계 안전도 조절 시스템용 마이크로프로세서 시스템 Download PDF

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울프 그라우;페터 포르트비히
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Abstract

임계 안전도 제어 시스템에 사용되는 마이크로프로세서 시스템은 유효한 데이터 및 검사 데이터를 위한 동일한 프로그램과, 롬(5,10:ROM) 및 램(6,11:RAM)을 처리하고 동일한 입력 데이터를 수신하는 2개의 동기식 작동 중앙 장치(1,2)와, 상기 중앙 장치(1,2)의 출력 신호를 검사하고 비-상관 관계인 경우에 단속 신호를 발생시키는 비교기(18,19)를 포함한다. 상기 중앙 장치(1,2)는 분리 번스 시스템(3,4)을 통해 상기 메모리와 입출력 장치에 접속되고, 2개의 버스 시스템(3,4)에 인가되는 데이터를 공동으로 판독 및 처리하도록 중앙 장치(1,2)를 인가하는 구동기 단계(15,16,17)에 의해 접속된다.

Description

임계 안전도 조절 시스템용 마이크로프로세서 시스템
본 발명은 임계 안전도 제어 시스템용 마이크로프로세서 시스템에 관한 것으로서, 동기식으로 작동하는 두 개의 중앙 장치 또는 동일한 입력 데이터를 수신하고 동일 프로그램을 처리하며 롬(ROM)과 램(RAM)을 구비하고, 데이터 및 데이터 생성기를 검사하기 위한 메모리 위치를 포함하며, 또한 중앙 장치의 출력 데이터를 검사하고 비-상관인 경우에 단절 신호를 발생시키는 비교기를 포함한다.
임계 안전도 제어 시스템용 마이크로프로세서 시스템은 예를 들어 동작을 멈추도록 중재하는 자동차 제어 시스템이다. 이러한 제어 시스템가운데, 특히 휠-록 제어 시스템이나 앤티-록 제어 시스템(ABS) 및 트랙션 슬립 제어 시스템(TCS 등)은 다양한 변형을 추구하는 시장에 매우 중요하고 유용하다. 또한 구동 안정 제어 시스템(DSC, ASMS)과 서스펜션 제어 시스템등은 제동에 관련하기 때문에 안전상 중요하고, 이들의 기능불량은 다른 형태로 운반도구의 구동 안전성을 경감시킬 수 있다. 따라서, 이 시스템은 결함이 발생했을 때 제어를 단절시키도록 시스템의 동작을 게속적으로 검사하거나 안전도를 위태롭게하는 제어를 조절하는데 필수적이다.
독일 특허 제32 34 637호에는 앤티-록 운송 수단 브레이크 시스템을 제어하고 검사하는 회로나 마이크로프로세서 시스템의 실시예가 개시되어 있다. 이 특허에 있어서, 입력 데이터는 동시에 처리되는 2개의 동일 프로그래밍된 마이크로컴퓨터에 동시에 전달된다. 출력 신호와 2개의 마이크로컴퓨터의 중재신호는 중복 신호기에 의해 상호 관계를 검사한다. 이러한 신호가 상호 관계하지 않을 경우에, 제어 단절은 나머지 설계를 갖는 회로에 의해 영향받는다. 이러한 공지된 회로에 있어서, 2개의 마이크로컴퓨터중 하나는 브레이크 압력 제어 신호를 생성하는데 사용되고, 다른 하나는 검사 신호를 생성하는데 사용된다. 따라서, 2개의 완전한 마이크로컴퓨터는 조합 ROM과 RAM을 가지며, 대칭적으로 설계된 마이크로프로세서 시스템에 요구된다.
또다른 선행 시스템에 있어서, 독일 특허 제41 37 124호에 개시된 회로에 따라, 또한 입력 데이터는 2개의 마이크로컴퓨터에 동시에 전달되지만, 그중 하나는 완료된 복잡한 작동 처리 신호를 수행한다. 다른 마이크로컴퓨터는 주로 검사하는데 사용되고, 따라서 검사되고 시간 미분등이 생성되고나서, 또한 입력 신호는 간략화된 제어 알고리즘과 간략화된 제어 원리 단계에 의해 처리될 수 있다. 간략화된 데이터 처리는 좀더 정교한 마이크로컴퓨터에서 처리된 신호와 비교함으로써 시스템의 알맞은 작동을 지시하는 신호를 알맞게 생성한다. 축소된 용량의 검사 마이크로컴퓨터를 사용하는 것은 동일한 용량을 갖는 완성된 정교한 2개의 마이크로컴퓨터를 갖는 시스템과 비교할 때 제조시에 경비를 감소시킨다.
또한 독일 특허 제43 41 082호에는 앞서 기술한 형태의 마이크로프로세서 시스템이 개시된다. 하지만, 이 시스템은 특히 앤티-록 브레이트 시스템을 제어하는데 사용된다. 종래의 마이크로프로세서 시스템은 하나의 단일 칩상에 장착될 수 있으며, 2개의 중앙 장치나 중앙 처리 장치를 가지고, 입력 데이터를 동시에 처리할 수 있다. 롬(ROM)과 램(RAM)은 모두 중앙 장치에 접속될 수 있고, 검사 데이터용 기억 위치를 추가적으로 포함하며, 각 장치는 검사 데이터를 생성하는 발생기를 갖는다. 또한 이러한 2개의 중앙 장치중 하나의 장치의 출력 신호는 제어 신호를 생성하도록 처리되고, 다른 중앙 장치, 즉 '패시브' 중앙 장치는 '액티브' 중앙 장치를 검사하는데만 사용된다. 검사 데이터를 저장하는데 이 시스템 내에서 메모리의 중복 설비 요구를 제거하고 상대적으로 작은 메모리 확장을 수용함으로써, 에러 검출 능력을 저하시키지 않고, 제조상의 경비는 상당히 감소시킨다.
또한 본 발명의 목적은 중요한 안전도 응용장치에 요구되는 매우 높은 확률과 신뢰도를 갖는 시스템의 기능 불량을 검출하고 신호로 나타내는 마이크로프로세서 시스템을 개선하는 것이다. 따라서, 제조 공정에 있어서 꽤 낮은 비용이 이러한 형태의 마이크로프로세서 시스템에 충족되야 한다.
이러한 목적은 첨부된 청구항 1에 기술된 시스템에 의해 성취될 수 있음을 인지하게 된다. 이러한 시스템의 특별한 특징은 중앙 장치나 CPU가 ROM과 RAM에 접속되고 분리 버스 시스템에 의해 입출력 장치에 접속되는 것을 포함하고, 이러한 버스 시스템은 2개의 중양 장치가 데이터를 접속하도록 데이터를 판독하고 처리하는 구동기 단계에 의해 다른것에 연결되거나 하나로 접속되고, 검사 데이터와 며령을 포함하고, 2개의 버스 시스템에 존재하거나 이용가능하다. 2개의 중앙 장치의 입출력 데이터는 검사 데이터와 명령을 가지며, 2개의 버스 시스템상에 존재하고, 본 발명인 시스템의 비교기에 의해 상호 관계하도록 검사된다.
본 발명의 몇몇 바람직한 실시예는 청구범위에서 기술된다.
본 발명인 마이크로프로세서 시스템은 2개의 동일하고 매우 중복적으로 작동하는 프로세서 코어나 2개의 분리 버스 시스템으로 제공된 데이터를 중복적으로 함께 처리하는 중앙 장치에 따른다. 결과적으로, 2개의 중앙 장치의 입출력 신호는 안전도의 이유로 제2 비교기가 동시에 접속되는 단일 하드웨어 비교기를 통해 상호 관계를 위해 비교된다. 본 발명의 시스템 메모리는 오직 한차례 제공된다. 패리티 비트를 형성할 때 존재하는 검사 데이터에 대한 추가적인 메모리 위치가 제공된다.
본 발명의 바람직한 측면에 있어서, 중앙 장치와 ROM과 RAM 및 입출력 단계로 구성된 완성된 마이크로프로세서는 2개의 버스 시스템중 하나의 시스템에 접속된다. 제2 버스 시스템은 ROM과 RAM 대신에 검사 데이터에 대한 대응하는 메모리 위치에 직접적으로 접속된다. 하지만, 2개의 버스 시스템을 연결하는 구동 단계는 2개의 중앙 장치로 하여금 유효한 데이터 메모리와 검사 데이터 메모리 및 입력 단계에 의해 제공된 모든 필요한 데이터를 판독할 수 있다. 본 발명의 마이크로프로세서 시스템은 하나의 단일 칩상에 있는 모든 성분을 조절가능한 직선 구조를 제공한다.
또다른 특징은 첨부된 도면을 통해 본 발명의 마이크로프로세서 시스템의 가장 중요한 성분을 개략적으로 나타낸다.
첨부된 도면은 본 발명에 대한 주요한 설계와 마이크로프로세서 시스템의 작동을 설명한다. 이 실시예에 있어서, 단일-칩 마이크로컴퓨터 시스템은 컴퓨터나 프로세서 코어 혹은 CPU 및 분리 버스 시스템(3,4)(버스 1, 버스 2)와 같이 부르는 2개의 동기식 작동 중앙 장치(1,2)를 포함한다. 2개의 중앙 장치(1,2)에 대한 공동 클럭은 접속 cl(공동 클럭)을 통해 제공된다. 중앙 장치(1)는 롬(5:ROM), 램(6:RAM), 입력 단계(7,8:주변 1, 포트 1) 및 출력 단계(9)에 의해 완성된 마이크로컴퓨터 MC1에 제공된다. 대조적으로, 검사 데이터 메모리(10,11)와 입력 단계(12,13) 및 하나의 출력 단계(14)는 중앙 장치(2)외에 제2 버스 시스템(4)(버스 2)에 접속된다. 롬(5:ROM)의 데이터에 대한 검사 데이터 메모리 위치는 메모리(10) 내에 통합되고, 램(6:RAM)에 대한 검사 데이터는 메모리(11) 내에 통합된다. 이러한 성분은 '린(lean)' 마이크로컴퓨터 MC2 내에 포함된다.
또한, 본 발명에 근본적인 것으로, 2개의 버스 시스템(3,4)(버스 1, 버스 2)는 2개의 중앙 장치(1,2)에 의해 입력되는 데이터를 연속 판독하는 구동 단계(15,16,17)를 통해 접속된다. 단계 15 내지 17은 구동기이다(또는 인가 기능을 갖는 '버퍼'). 구동기(15 내지 17)를 전달하는 방향은 화살표로 나타낸다. 구동기(15)는 버스 시스템(3)(버스 1) 상에 배열된 데이터를 중앙 장치(2)에 전달하는데 사용된다. 구동기(16)는 검사 데이터를 검사 데이터 메모리(10,11)에서 중앙 장치(1)에 전달하는데 사용되고, 구동기(17)는 데이터를 제2 버스 시스템(4)(버스 2)의 입력 단계(12,13)로 부터 중앙 장치(1)로 전송하는데 사용된다.
각 버스 시스템(3,4)는 제어 버스 'C', 데이터 버스 'D' 및 어드레스 버스 'A'로 구성된다. 또한 데이터 버스는 검사 데이터 'P'를 포함한다. 하드웨어 비교기(18)에서 상호 관계를 검사하는 중앙 장치의 입출력 데이터와 이 비교기(18)와 동일한 칩상에 배열된 동일 비교기(19)는 공간적으로 칩에서 분리되고, 'CdpA'로 언급된다.
공지된 시스템에 반하여, 본 발명의 마이크로프로세서 시스템은 액티브 프로세서와 패시브 프로세서 간의 차이를 형성하지 않는다. 2개의 프로세서 코어나 중앙 장치(1,2)는 동등하게 불려진다. 이들은 검사나 공동 데이터 및 제어 명령으로 또한 구성된 판독 데이터를 완전하게 공동으로 처리한다. 프로세서의 입출력 신호는 상호 관계에 대해 검사되고, 관련 버스 시스템(3,4)과 출력 장치(9,14)를 통해 대표되는 밸브 작용 제어부(20)로 전달된다. 밸브 작용 제어의 작동은 다음과 같다.
2개의 중앙 장치(1,2)는 동일한 출력 신호를 버스 시스템(3,4)를 통해 출력 장치(9,14)에 제공한다. 인버터(22)는 2개의 출력 장치중 하나에 콘딧을 사이에 배치하고, 즉 이러한 경우에 출력 장치(14)에 콘딧을 배치한다. 밸브 작용 제어부(20)는 시리얼 버스(21)를 통해 접속된다. 2개의 출력 시프트 레지스터(22,23)는 본 발명의 실시예에서 제공된다. 데이터는 프로세서들 사이의 누전을 방지하지 위하여 역방식으로 제2 시프트 레지스터(22)에 전달된다. 시프트 레지스터(22,23)에 저장된 데이터는 역 입력을 갖는 AND-게이트(24)를 통해 상호 관계하도록 검사된다. 만일 이 게이트(24)를 검사하는 AND-조건이 만족스럽지 않다면, 작용된 밸브나 작동장치(25)를 위한 동력 내의 스위치(26)는 개방된다. 이러한 것은 에러가 존재하기 때문에 작동장치 작용의 단속의 원인이 된다.
시프트 레지스터(22,23)는 출력 단계(9,14)의 성분 부품이다. 따라서, 출력 신호의 상호 관계는 비교기(18,19)에 상관없이 일단 한 번 이상은 검사된다. 기능 불량이 발생되는 경우에, 중앙 장치(1,2)의 작동에 상관없이 밸브(25)의 작용을 단절시키는 원인이 된다.
본 발명에 따라, 중앙 장치(또한 전체 산술 장치 및 시퀀스 제어로 구성된)는 계산 결과와 프로그램의 올바른 처리를 보호하도록 2번 제공된다. 데이터 버스는 검사 데이터나 공동 정보 및 패리티 비트를 위해 발생장치까지 연장된다. 2개의 중앙 장치의 출력 신호는 작동을 검사하기 위해 하드웨어 비교기(18,19)에 전도된다. 이 비교기는 신호의 동일성을 검사하고, 검사 신호를 가지며, 공동 중앙 장치로 프로그램을 동시에 처리하는 것이 결과적으로 어려울 때 시스템 단속을 발생시킨다.
2개의 중앙 장치의 출력 신호는 동등하게 부여되고, 메모리 장치(RAM, ROM)의 작동이나 '주변(periphery)'은 2개의 중앙 장치중 하나의 장치에 의해 영향 받을 수 있다.
자동 운송 제어 시스템에 있어서, 휠 센서는 출력 신호는 제어 시스템의 가장 중요한 입력 기호이고, 도면에 도시된 주변 1과 주변 2로 표시되는 입력 장치(7,12)를 통해 접속될 수 있다. 2개의 버스 시스템(3,4)상에 전달된(도시된 것처럼) 센서 신호를 분리할 수 있다. 신호 전달은 2개의 버스 시스템(3,4)에 모든 센서 신호를 접속시킴으로써 공동으로 설계될 수 있다. 동일하게 입력 단계(8,13)(포트 1, 포트 2)를 통해 제공된 데이터에 인가될 수 있다. 브레이크 광 스위치와 다른 센서는 제어된 브레이크 시스템에서 이러한 입력 단계를 통해 접속된다.
본 발명의 중요한 특징은 데이터 처리 작동의 '보호'와 넓은 공동에도 불구하고, 메모리의 비용이 상대적으로 작다는 것이다. 상기 기술된 것처럼, 롬(ROM)과 램(RAM)은 2개의 마이크로컴퓨터(MC1)중 단 하나에 제공된다. 제2 마이크로컴퓨터(MC2)는 검사 데이터를 위한 단 메모리 위치(10,11)만을 기억시킨다. 2개의 버스 시스템을 연결하는 구동기 단계(15,16,17)는 저장된 유효 데이터 및 검사 데이터가 데이터-처리 작동내의 2개의 중앙 장치에 이용가능하도록 한다.
도시된 실시예와 차이점은 메모리(5,6,10,11)에 대한 메모리 위치가 2개의 버스 시스템(3,4)이나 마이크로컴퓨터 MC1, MC2 상에서 매우 차이나게 분리될 수 있다.
검사 데이터나 패리티 비트는 저장되거나 저장하길 원하는 데이터를 독출 기록할 때 에러를 확인하는 것을 고려한다. 롬(ROM)과 램(RAM)의 각 메모리 셀에 관하여, 공동 정보는 검사 데이터에 대한 유일한 메모리 위치를 갖는 제2 마이크로프로세서 MC2의 메모리(10,11)내에 동일한 어드레스하에 저장된다. 롬(ROM)에 대한 검사 또는 공동 정보는 프로그램 동안 이미 한정된다. 램(RAM) 내의 검사 정보나 공동 정보는 작동을 기록하는 동안 발생된다. 데이터와 명령의 판독 작동과 유사하게, 검사나 공동 정보는 2개의 버스 시스템(3,4)을 연결하는 구동기 단계(16)를 통해 전달된다. 기록 처리에 있어서, 기록된 데이터는 데이터와 저장된 공동 정보까지 연장된다. 독출 처리에 있어서, 다시 독출된 데이터와 공동 정보는 비교기(18,19)에 의해 정확함을 검사한다.
안정도를 이유로 공동으로 입력 데이터를 기록 처리하는 것이 목적이고, 입력 단계(7,8,12,13)는 이중 설계를 갖는다. 이러한 단계는 하나의 중앙 장치의 어드레스 공간과 다른 중앙 장치의 공간 내에 부분적으로 배열될 수 있다. 따라서, 주변 성분은 대칭적인 마이크로프로세서 시스템에서 처럼 정확하게 접속되지 않는다.
출력 신호 특히 밸브 작용 제어(20)에 대한 작동 신호는 2중으로 설계된 출력 단계로 구성되고, 하나의 중앙 장치나 다른 중앙 장치의 어드레스 공간 내에 부분적으로 배열될 수 있다. 결과적으로, 출력 주변 성분은 완전하게 대칭적인 개념으로 접속되지 않는다.
버스 시스템을 통해 데이터를 전달할 때 에러를 확인하기 위해, 버스 시스템은 버스 시스템(3,4)(버스 1, 버스 4)를 형성할 때 공동으로 제공된다. 2개의 중앙 장치(1,2)에 의해 발생되고 버스 시스템에 인가된 신호는 비교기(18,19)에 의해 상호 관계에 대해 검사된다.
패리티 발생 장치는 검사 데이터나 공동 데이터를 생성하는데 사용될 때, 2개의 발생장치는 본 발명의 시스템 내에 요구되고, 중앙 장치(1,2)나 비교기(18,19) 내에 수용될 수 있다. 램(RAM)(메모리 11)을 이용할 수 있는 추가적인 메모리 위치로 기록 처리할 때, 공동 발생기에 의해 중앙 장치(2)에 발생되는 데이터는 기억된다. 롬(ROM)이나 램(RAM) 내에서 검사 데이터에 대한 추가적인 메모리 위치로 판독 처리될 때, 공동 발생기에 의해 생성된 정보는 상호 관계에 대한 판독된 공동 정보와 비교된다.
배타적 OR-게이트를 통해 공지된 방법으로 알맞은 공동 발생기를 실시할 수 있다.

Claims (9)

  1. 동일한 입력 데이터를 수신하고 동일 프로그램을 처리하는 2개의 동기식 작동 중앙 장치나 CPU, 롬(ROM)과 램(RAM), 검사 데이터와 검사 데이터 발생기에 대한 메모리 위치 및 출력 데이터나 중앙 장치의 출력 신호를 검사하고 비-상관 관계인 경우에 단속 신호를 발생시키는 비교기를 포함하는 임계 안전도 제어 시스템용 마이크로프로세서 시스템에 있어서,
    상기 중앙 장치나 CPU(1,2)는 롬과 램(5,6,10,11)에 접속되고, 분리 버스 시스템(3,4)을 통해 입출력 장치(7,8,12,13;9,14)에 접속되며, 2개의 중앙 장치(1,2)가 데이터를 연속적으로 독출 처리할 수 있도록 구동기 단계(15,16,17)에 의해 서로 접속하고, 검사 데이터와 명령을 포함하며, 2개의 버스 시스템(3,4)에 존재하거나 이용가능한 것을 특징으로 하는 마이크로프로세서 시스템.
  2. 제1항에 있어서, 상기 비교기(18,19)는 2개의 중앙 장치(1,2)의 입출력 데이터를 검사하고, 검사 데이터와 명령을 포함하며, 상호 관계를 위해 2개의 버스 시스템(3,4)상에 존재하는 것을 특징으로 하는 마이크로프로세서 시스템.
  3. 제1항 또는 제2항에 있어서, 상기 롬(5:ROM)과 램(6:RAM)의 메모리 위치는 검사 데이터(10,11)에 대한 메모리 위치를 포함하고, 상기 2개의 버스 시스템(3,4)에 접속된 메모리(5,6,10,11)상에 분리되는 것을 특징으로 하는 마이크로프로세서 시스템.
  4. 제3항에 있어서, 상기 롬과 램(5,6)은 하나의 버스 시스템(3)에 접속되고, 관련 검사 값 메모리(10,11)는 제2 버스 시스템(4)에 접속되는 것을 특징으로 하는 마이크로프로세서 시스템.
  5. 제1항 내지 제4항중 어느 한 항에 있어서, 적어도 상기 2개의 중앙 장치(1,2)와, 메모리(5,6,10,11)와, 상기 중앙 장치가 상기 존재하는 데이터를 공동으로 판독가능하게 하는 구동기 단계(15,16,17) 및 비교기(18,19)는 하나의 단입 칩상에 배열되는 것을 특징으로 하는 마이크로프로세서 시스템.
  6. 제1항 내지 제5항중 어느 한 항에 있어서, 상기 2개의 버스 시스템(3,4)은 각각 데이터와, 검사 정보 버스(Dp)와, 어드레스 버스(a) 및 제어 버스(C)를 포함하는 것을 특징으로 하는 마이크로프로세서 시스템.
  7. 제1항 내지 제6항중 어느 한 항에 있어서, 상기 2개의 중앙 장치(1,2)의 신호, 즉 2개의 버스 시스템(3,4)상의 신호는 하나의 칩 내에 배열되지만 공간적으로 서로 분리되어 2개가 나란히 접속된 하드웨어 비교기(18,19)에 전송되는 것을 특징으로 하는 마이크로프로세서 시스템.
  8. 제1항 내지 제7항중 어느 한 항에 있어서, 작동 장치나 밸브들은 외부 비교기(22,23,24)를 갖는 시스템(3,4)에 접속되는 것을 특징으로 하는 마이크로프로세서 시스템.
  9. 제8항에 있어서, 상기 외부 비교기(20)는 출력 시프트 레지스터(22,23)들을 갖고, 이들중 하나의 레지스터(23)는 역변환 방법으로 출력 데이터를 수신하고, 상기 2개의 시프트 레지스터(22,23)에 저장된 데이터는 역변환 입력을 갖는 AND-게이트(24)를 통해 비교하여, 상기 AND-게이트(24)의 출력 신호는 작동 장치나 밸브(25)를 위한 전원에 대해 스위치(26)를 폐쇄상태로 유지하는 것을 특징으로 하는 마이크로프로세서 시스템.
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