JP3883268B2

JP3883268B2 - 半導体メモリ装置

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Publication number: JP3883268B2
Application number: JP27485697A
Authority: JP
Inventors: 城秀李; 瀛湖林
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1996-10-08
Filing date: 1997-10-07
Publication date: 2007-02-21
Anticipated expiration: 2017-10-07
Also published as: KR100205006B1; DE69717761D1; US5848009A; EP0836142A2; CN1112706C; CN1178989A; TW382709B; KR19980026248A; EP0836142A3; JPH10125093A; EP0836142B1; DE69717761T2

Description

【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、より詳細には、半導体メモリ装置の製造工程中に発生した欠陥メモリブロックを救済するための自動欠陥ブロックマッピング機能を備えた冗長回路に関する。
【０００２】
【従来の技術】
半導体メモリ装置を製造する際、よりよい収率を得るように考慮することは非常に重要な問題である。従来、半導体メモリ装置において、いくつかの欠陥メモリセル、さらに厳密には一つの欠陥セルだけでも存在すると、そのメモリ装置は製品として使用することはできない。
しかし、電話機の自動応答のような特定技術分野などでは、可能な限り低価格の製品を生産するため欠陥セルを有したＤＲＡＭ、ＳＲＡＭ、ＥＥＰＲＯＭ装置が使用されることもある。
【０００３】
高集積半導体メモリ装置の製造時に欠陥セルが生じる確率は、低い集積率の半導体メモリ装置を製造する時よりも高くなる。すなわち、半導体メモリ装置が高集積化されると、その製造工程上には多くの困難が随伴してしまいメモリ装置がくず等によってより大きな悪影響を受け収率を一層低下させてしまう。このような、メモリ装置の高集積化による収率低下を改善するため、いろいろな試みが実施されている。高い収率を得るためには勿論、メモリ装置の製造において、欠陥セルの発生を可能な限り防止できるように製造工程を改善することが一番望しい。しかし、このような努力には限界がある。従って、収率改善のためいろいろな技術が提案され、この中には、メモリ装置の構造を改良して製造過程で発生した欠陥領域を救済する技術が開発されている。
【０００４】
メモリ装置の構造を改良した技術としてよく知られているのが冗長技術である。この冗長技術を備えたメモリ装置には、二進データを貯蔵するための主メモリセルアレイが設けられ、この主メモリセルアレイの各行方向と列方向に予備メモリセルアレイが配置されている。主メモリセルアレイの検査過程において、数個または数千個の欠陥セルが発見されると、これらは予備メモリセルによって代替される。これによって全体チップは、欠陥のない製品として維持される。万一、予備メモリセルの個数を超過して欠陥セルが発生すると、そのメモリ装置は補修することができないため破棄されてしまう。
【０００５】
従来、主セルアレイの行上に存在した欠陥セルと代替される予備セルアレイは、行冗長アレイと呼び、さらに列上に存在した欠陥セルと代替する予備セルアレイを列冗長アレイと称している。欠陥メモリセルを冗長メモリセルに代替するためには、欠陥セルの位置情報、すなわち、修理アドレスを貯蔵するための回路と外部から入力されたアドレスが修理アドレスと一致するかを判別する回路が必要である。このような回路と上述した予備セルアレイは、一般的に冗長回路と称されている。行冗長回路は、任意の行アドレスを解読するとともに、そのアドレスが格納された修理行アドレス中の一つと一致する時、その領域を冗長セルアレイの対応した行領域に代替する機能を実行する。列冗長回路も上述した行冗長回路と同様に、列アドレスと格納された修理列アドレスを比較して欠陥を持つ主セルアレイの列領域を冗長セルアレイの対応する列領域に各々代替する機能を実行している。
【０００６】
図１２は、冗長回路を備えた従来の半導体メモリ装置を示したブロック図である。この図１２に示すように、従来の半導体メモリ装置は、５１２個の行ブロックＭＡＣＫ０〜ＭＣＢＫ５１１で構成された主メモリセルアレイ２１０と、この主メモリセルアレイ２１０のブロックに各々対応する５１２個の行デコーダＭＲＤ０〜ＭＲＤ５１１により構成された主行デコーダ回路２１８と、１６個の予備行ブロックＲＣＢＫ０〜ＲＣＢＫ１５で構成された行冗長アレイ２１２と、この行冗長アレイ２１２の各行ブロックに対応する１６個の予備行デコーダＲＲＤ０〜ＲＲＤ１５により構成された予備行デコーダ回路２２０と、特定行ブロックを選択するブロック選択信号を発生する行プリデコーダ回路２１４と、修理行アドレスを格納するための行アドレス貯蔵ブロック２１６とを備える。
【０００７】
また、図１２には図示されていないが、メモリ装置には主メモリセルアレイ２１０の一側に配置される列冗長アレイ、感知増幅器回路、列デコーダ回路、予備列デコーダ回路、データ入出力バッファ回路、データ入出力選択回路、アドレスバッファ、ラッチ回路、および書込／読出制御回路が設けてある。
【０００８】
図１２に示すように、行プリデコーダ回路２１４は、行アドレス信号を受入れて、この信号を解読して主メモリセルアレイ２１０の特定行ブロックを選択するブロック選択信号を発生させる。
行アドレス貯蔵ブロック２１６は、主メモリセルアレイ２１０の欠陥行ブロックの位置を示す修理行アドレスを格納し、入力された行アドレスが格納された修理アドレスと一致した場合、その欠陥行ブロックの選択が成立しないように動作する。即ち、行アドレスが主メモリセルアレイ２１０のいずれかの欠陥行ブロック（例えば図１２に示すＭＢＣＫｋ）を指定した場合、その欠陥行ブロックの選択が成立しないように欠陥行ブロックと対応する予備行デコーダ（図１２に示すＭＲＤｋ）を非活性化させるとともに、欠陥行ブロックに対応する予備行ブロックが選択できるように予備行ブロックと対応する予備行デコーダを活性化させる。
【０００９】
主行デコーダ回路２１８は、行プリデコーダ回路２１４からのブロック選択信号によって主メモリセルアレイ２１０のブロック選択ライン（図示せず）を選択的に駆動させ主メモリセルアレイ２１０の行ブロック中のいずれかが選択されるように機能する。
また、予備行デコーダ回路２２０は、行アドレス貯蔵ブロック２１６からの予備ブロック選択信号によって行冗長アレイ２１２のブロック選択ライン（図示せず）を選択的に駆動させ、この行冗長アレイ２１２の行ブロック中のいずれかを選択させる。これにより、データを格納するための主メモリセルアレイ２１０に発生した行方向への欠陥領域（欠陥行ブロック）は行冗長アレイ２１２による行方向の領域（予備行ブロック）によって代替される。
【００１０】
従来、このような冗長技術において、修理アドレスを貯蔵する行アドレス貯蔵ブロック２１６は、不揮発性メモリの特性を備えていなければならなかった。この問題を解決するため、修理行アドレス貯蔵回路２１６に金属、ポリシリコンにより形成した複数のヒューズを具備するヒューズ回路を使用した技術と、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭなどの不揮発性メモリを使用した技術とがよく知られている。このような冗長技術において最も広く使用されているものはヒューズ回路である。
【００１１】
従来のヒューズ回路は、プログラム回路とも呼ばれているが、その理由はヒューズを選択的に溶融切断することによって修理アドレスがプログラム（格納）されるからである。このようなヒューズ回路を利用して修理アドレスをプログラムする方法には次の二つがある。一つの方法は、レーザービームを利用してヒューズを選択的に溶融切断することによって修理アドレスのプログラミンクを実行するレーザープログラミングである。他のもう一つの方法は、選択されたヒューズに大電流を供給することによって選択的に溶融切断し、これにより修理アドレスのプログラミングが実行される電気的プログラミングである。
【００１２】
レーザープログラミングは、半導体メモリ装置の製造工程でウエハ工程が完了しパッケージング工程が実行される前に主メモリセルアレイ検査過程で欠陥セルが発見されると実行される。このプログラミング技術は、パッケージング後には実行することができない。
一方、電気的プログラミングは、パッケージング以前の段階でプログラミングが実行できるとともに、パッケージング後にも実行することができる長所を持っている。しかし、電気的プログラミングにおいてバッケージング工程以前の段階でプログラミングを実行させるためには、大電流を印加するための別途のパッドが必要になり、また、パッケージング後にもプログラミングを実行するための電流印加用ピンが必要になる。これにより、修理アドレスを格納する行アドレス貯蔵ブロック２１６のレイアウト面積が増加する。従って、プログラミング技術において、集積化の側面から見るとレーザービームプログラミング技術が不利になる。
また、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭなどの不揮発性メモリを使用する技術は、パッケージング後にも修理アドレスのプログラミングが可能であり、ヒューズを使用する技術に比べて電力消耗が少ないという長所を持っている。しかし、行アドレス貯蔵ブロック２１６も半導体メモリセルに形成されているため、その回路自体に欠陥が発生したり、バンーイン検査後に特性が変化すると、例えば、高電圧などによって修理アドレス情報が損傷された場合、半導体メモリ装置が誤動作を起こしてしまう。従って、不揮発性メモリを使用する技術は、ヒューズ溶融技術に比べて、メモリ装置の信頼性を低下させてしまう短所を持っている。
【００１３】
一般的に、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭなどのような不揮発性半導体メモリ装置、特にフラッシュメモリ装置は、パッケージング後にもプログラミング可能な適用特性により、主メモリセルアレイ２１０の欠陥セルの個数が行冗長アレイ２１２のセルの個数を超過しても使用できる。
従って、例えば図１２に示すようにｋ番目行ブロックが欠陥行ブロックと仮定すると、そのメモリ装置の使用者にはメモリ装置が一つの欠陥行ブロックを持つという情報が提供される。この情報により、欠陥行ブロックの位置を検査した後、該当する欠陥行ブロックがアクセスされないように欠陥ブロックマッピングを実行することによりメモリ装置が使用可能となる。
【００１４】
【発明が解決しようとする課題】
しかしながら、従来の半導体メモリ装置では、メモリ装置内の欠陥領域の位置が不確定であるため、欠陥領域を有したメモリ装置を使用する場合、製品ごとに欠陥領域の位置を調査し、それに適合した欠陥ブロックマッピングを実行しなければならなかった。従って、従来の技術によると、少なくとも一つの欠陥領域を有するメモリ装置を使用するためには、各メモリ装置ごとにそれに適合した欠陥行ブロックマッピングを実行しなければならない不具合があった。
本発明は上述のような問題点を改善し、欠陥セルを救済できる自動ブロックマッピング機能を具備するとともに、半導体のパッケージング後にも欠陥セルの救済が可能な冗長回路を備えた半導体メモリ装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明は上述の課題を解決するために、複数の主行ブロックおよび主行ブロックに対応する複数の主ブロック選択ラインを備えたデータを格納する主貯蔵手段と、複数の予備行ブロックおよび予備行ブロックに対応する複数の予備ブロック選択ラインを備え主貯蔵手段と対応させ配置し欠陥行ブロックの代替ブロックとして機能する予備貯蔵手段と、主貯蔵手段および予備貯蔵手段内の少なくどもいずれかに存在する欠陥行ブロックの数が予備貯蔵手段の無歓陥ブロックの数を超過し代替されない超過欠陥ブロックを主貯蔵手段内に配列した一群の無欠陥ブロックにより代替するブロックマッピング手段とを設ける。
【００１６】
ここで、ブロックマッピング手段は、欠陥行ブロックと代替される主貯蔵手段の無欠陥ブロックは最上位アドレスから代替し、この代替された上位アドレスを除外した行アドレスを使用させる。またブロックマッピング手段は行アドレスを解読し複数の主行ブロック選択信号を発生する行プリデコーダ手段と、主行ブロックの欠陥有無に関するブロック欠陥状態情報を格納するフラグ貯蔵手段と、フラグ貯蔵手段に格納されたブロック欠陥状態情報を感知し増幅およびラッチする感知増幅器手段と、感知増幅器手段からのブロック欠陥状態情報によって複数の修理ブロック選択信号を発生するフラグデコーダ手段と、主行ブロックに対応し主行ブロック選択信号および修理ブロック選択信号により主ブロック選択ラインを選択的に駆動する複数の主行デコーダと、予備行ブロックに封応し修理ブロック選択信号により予備ブロック選択ラインを選択的に駆動する複数の予備行デコーダと、フラグデコーダ手段からの修理ブロック選択信号により主貯蔵手段の欠陥行ブロックに対応する主行デコーダを活性化させるブロック選択制御手段とを設ける。
【００１７】
【発明の実施の形態】
次に添付図面を参照して本発明による半導体メモリ装置の実施の形態を詳細に説明する。図１は、本発明による半導体メモリ装置の実施の形態を示すブロック図である。この図１に示すように、本発明による半導体メモリ装置の実施の形態は、従来の技術と同様に５１２個の主行ブロックＭＣＢＫ０〜ＭＣＢＫ５１１により構成された主メモリセルアレイ１０と、１６個の冗長ブロックＲＣＢＫ０〜ＲＣＢＫ１５により構成された行冗長アレイ１２とを設けてある。また本実施の形態は、従来技術のような行修理アドレスを格納する回路がない代りに、欠陥行ブロックを自動的に無欠陥ブロックに代替するブロックマッピング回路を具備する。このブロックマッピング回路は、行プリデコーダ回路１４、主行デコーダ回路１８、予備行デコーダ回路２０、フラグセルアレイ２２、フラグセル感知増幅器回路２４、フラグデコーダ回路２６およびブロック選択制御回路２８により構成される。
【００１８】
行プリデコーダ回路１４は、行アドレス信号に応じて主メモリセルアレイ１０の特定行ブロックを選択するためブロック選択信号Ｐ／、Ｒ／、Ｑ／（／＝０〜７）を発生する。
主行デコーダ回路１８は、主メモリセルアレイ１０の行ブロックに対応する５１２個の主行デコーダＭＲＤ０〜ＭＲＤ５１１により構成される。
予備行デコーダ回路２０は、行冗長アレイ１２の各行ブロックに対応する１６個の行デコーダＲＲＤ０〜ＲＲＤ１５により構成されている。
また、フラグセルアレイ２２は、フラグ行ブロックＦＣＢＫ０〜ＦＣＢＫ５１１により構成され、主行ブロックＭＣＢＫ０〜ＭＣＢＫ５１１の欠陥有無に関するブロック欠陥状態情報を格納する。
【００１９】
フラグセル感知増幅器回路２４は、フラグセルアレイ２２に格納された情報を感知して増幅する。
フラグデコーダ回路２６は、フラグセル感知増幅器回路２４からのブロック欠陥状態情報ＳＯｉ（ｉ＝０、１、…、４）によって３１個の修理ブロック選択信号Ｆｊ／バー（ｊ＝０、１、…、３０）を発生する。
また、ブロック選択制御回路２８は、フラグデコーダ回路２６からの修理ブロック選択信号Ｆｊ／バーに応じて主行ブロックＭＣＢＫ０〜ＭＣＢＫ５１に対応する主行デコーダＭＲＤ０〜ＭＲＤ５１１を非活性化させる。
【００２０】
このようなブロックマッピング回路によると、主メモリセルアレイ１０で発生した欠陥行ブロックは行冗長アレイ１２の無欠陥行ブロックと代替される。しかし、主メモリセルアレイ１０と行冗長アレイ１２との少なくともいずれかに存在する欠陥行ブロックの数が、代替される行冗長アレイ１２の無欠陥行ブロックの数を超過してしまう場合、超過した欠陥行ブロックは主メモリセルアレイ１０内の連続的に配列した一群の無欠陥行ブロックと代替される。この際、代替する無欠陥行ブロックは、主メモリセルアレイ１０の上位主行ブロック（図１に示すＭＣＢＫ５１１）から順に代替される。これによって、使用者は超過する欠陥行ブロック数の情報によって、最下位のブロックから代替されて上位のブロックに配列した欠陥行ブロックを除外し残ったブロックの行アドレスを使用すればよい。従って、従来のような欠陥ブロックマッピングが不必要になる。
【００２１】
図２は、図１に示した主メモリセルアレイ１０と主行デコーダ回路１８およびフラグセルアレイ２２の詳細を示す回路図である。この図２に示すように、主行メモリセルアレイ１０は、５１２個の主行ブロックＭＣＢＫ０〜ＭＣＢＫ５１１およびこの主行ブロックに各々対応する５１２個の主ブロック選択ラインＭＢＳＬ０〜ＭＢＳＬ５１１を有している。主行ブロックＭＣＢＫ０〜ＭＣＢＫ５１１は、セルアレイがＥＥＰＲＯＭを用いてＮＡＮＤ構造に構成されている。
各主行ブロックＭＣＢＫ０〜ＭＣＢＫ５１１には、行方向に１６個のワードラインＷＬ０〜ＷＬ１５が伸長されている。また、列方向には複数のビットラインＢＬ０〜ＢＬｙが伸長されている。
主行ブロックＭＣＢＫ０〜ＭＣＢＫ５１１は、複数のセルストリング３２とゲート回路３４とを具備している。セルストリング３２は、対応するビットラインと、所定の基準電圧を供給する共通ソースラインＣＳＬの間に各々接続されている。また、セルストリング３２は、ストリング選択ラインＳＳＬの電圧レベルにより、対応するビットラインに選択的に接続される。
【００２２】
ゲート回路３４は、対応する主ブロック選択ラインＭＢＳＬｍ（ｍ＝０〜５１１）の電圧レベルによって、外部信号ＳＳ１、Ｓ０〜Ｓ１５、ＳＳ２を、ストリング選択ラインＳＳＬ、ワードラインＷＬ０〜ＷＬ１５および基準電圧選択ラインＧＳＬに選択的に接続させる。
各セルストリング３２には、選択トランジスタＳＴ１、ＳＴ２が設けてある。選択トランジスタＳＴ１は、電流通路が対応するビットラインに接続され、ゲートがストリング選択ラインＳＳＬに接続されている。他の選択トランジスタＳＴ２は、電流通路が共通ソースラインＣＳＬに接続され、ゲートが基準電圧選択ラインＧＳＬに接続されている。
２つの選択トランジスタＳＴ１、ＳＴ２の電流通路の間には、１６個のセルトランジスタＭＣ１〜ＭＣ１６の電流通路が直列に接続され、それらのゲートはワードラインＷＬ０〜ＷＬ１５に各々接続される。
【００２３】
主行デコーダ回路１８は、主行デコーダＭＲＤ０〜ＭＲＤ５１１からなり、行プリデコーダ回路１４からのブロック選択信号Ｐ／、Ｒ／、Ｑ／（／＝０〜７）およびフラグデコーダ回路２６からの修理ブロック選択信号Ｆｊ／バーにより対応する主ブロック選択ラインＭＢＳＬｍの電圧レベルを変化させるゲート制御回路３６を具備する。このゲート制御回路３６は、行プリデコーダ１４からの主ブロック選択信号Ｐ／、Ｒ／、Ｑ／（／＝０〜７）を受入れるＮＡＮＤゲート回路３８と、このＮＡＮＤゲート３８回路の出力とフラグデコーダ２６からの修理ブロック選択信号Ｆｊ／バー（ｊ＝０〜３０）とを受入れて主ブロック選択ラインＭＢＳＬｍに出力を供給するＮＡＮＤゲート回路４０とから構成される。
各主行デコーダＭＲＤｍには、主行ブロックおよびフラグ行ブロックを非選択する際、対応する主行ブロックおよびフラグ行ブロックのストリング選択ラインＳＳＬ、ＦＳＳＬに接地電圧（Ｖｓｓ）を供給するための回路４２が設けられている。この回路４２は、１つのインバータ回路４４と２つのトランジスタ４６、４８から構成される。なお、ＮＡＮＤゲート回路４０の出力には、高電圧スイッチポンプ回路５０が接続されている。
【００２４】
また、フラグセルアレイ２２は、行方向に伸長する２本のフラグワードラインＦＷＬ０、ＦＷＬ１、接地電圧のような所定の基準電圧を供給するための共通ソースラインＦＣＳＬｍ（ｍ＝０〜５１１）、列方向に伸長する５本のフラグビットラインＦＢＬ０〜ＦＢＬ４、この５本のフラグビットラインＦＢＬ０〜ＦＢＬ４の各々と共通ソースラインＦＣＳＬｍ間に接続されたセルストリング５２ａ、５２ｂ、５２ｃ、対応するフラグブロック選択ラインＦＢＳＬｍ（ｍ＝０〜５１１）の電圧レベルによって外部信号をストリング選択ラインＦＳＳＬとフラグワードラインＦＷＬ０、ＦＷＬ１および接地選択ラインＦＧＳＬに接続させるゲート回路５４により構成される。このフラグセルアレイ２２で、各フラグブロックのブロック選択ラインＦＢＳＬｍは対応する主行デコーダのゲート制御回路３６の出力に接続されている。従って、各ブロックのゲート回路５４も、前述した主メモリセルアレイ１０のゲート回路３４と同様に対応する主行デコーダ回路１８のゲート制御回路３６によって制御される。
【００２５】
また、各フラグビットラインＦＢＬ０〜ＦＢＬ４には、３つのセルストリング５２ａ、５２ｂ、５２ｃが並列に接続される。このセルストリング５２ａ、５２ｂ、５２ｃは、主メモリセルアレイ１０と同様に選択トランジスタＦＳＴ１の電流通路が対応するフラグビットラインＦＢＬｉ（ｉ＝０〜４）に接続される。また、選択トランジスタＦＳＴ１のゲートは、ストリング選択ラインＦＳＳＬに接続される。他の選択トランジスタＦＳＴ２は、電流通路が共通ソースラインＦＣＳＬに接続され、ゲートは基準電圧選択ラインである接地選択ラインＦＧＳＬに接続される。さらに、各セルストリング５２ａ、５２ｂ、５２ｃでは、ＥＥＰＲＯＭからなるメモリセルトランジスタＦＭＣ１〜ＦＭＣ４のゲートがフラグワードラインＦＷＬ０に共通に接続されており、他のメモリセルトランジスタＦＭＣ５〜ＦＭＣ１６のゲートはフラグワードラインＦＷＬ１に共通に接続される。
【００２６】
このような記載から明らかになるように、フラグセルアレイ２２のフラグ行ブロックＦＣＢＫｍ（ｍ＝〜５１１）は、主メモリセルアレイ１０の主行ブロックＭＣＢＫｍ（ｍ＝〜５１１）とは多少異なる。それは、フラグ行ブロックＦＣＢＫｍは、一つのフラグビットラインに３つのセルストリング５２ａ、５２ｂ、５２ｃが並列に接続された点である。このような構造によると、欠陥行ブロック検出時にオンセル感知（ｏｎ−ｃｅｌｌｓｅｎｓｉｎｇ）が速くなる。これは欠陥行ブロックが無欠陥ブロックによって代替される時間を短縮させる効果を得ることができる。また、このような構造は一つあるいは２つのストリングで欠陥が発生したとしても余りの一つのストリングによりＥＥＰＲＯＭ装置の欠陥を救済することができる。
【００２７】
また、フラグ行ブロックＦＣＢＫｍは、通常のＮＡＮＤ型セルアレイとは異なり、各セルストリング５２の４つのフラグワードラインが共通接続されてて選択フラグワードラインとして使用されており、残り１２個のフラグワードラインが、共通に接続されて非選択ワードラインとして使用される。このような構造は、オフセル感知（ｏｆｆ−ｃｅｌｌｓｅｎｓｉｎｇ）の際に一つのストリングと関連して４つのセルが選択される時、これらの３つのセルが欠陥セルであっても残った一つのセルによりオフセル感知を可能にする。従って、本発明による半導体メモリ装置の実施の形態にようと、製造において従来の不揮発性半導体メモリを使用する修理アドレス貯蔵技術に比べて高い信頼性を持つ冗長回路を得ることができる。
【００２８】
図３は図２に示したフラグセルアレイ２２のプログラミングおよび消去動作でのバイアス条件を示す図であり、図４は図２に示したフラグセルアレイ２２のプログラミング動作での主メモリセルアレイ１０のバイアス条件を示す図である。この図３および図４に示すように、欠陥行ブロック情報を格納するためフラグセルアレイ２２がプログラム動作を実行する際に主メモリセルアレイ１０が非活性状態になることがわかる。
【００２９】
そして、以上のようなメモリ装置においては、主メモリセルアレイ１０内で欠陥行ブロックが発生すると、その欠陥行ブロックは次のように救済される。
まず、フラグセルアレイ２２の消去動作を実行し各フラグ行ブロックのセルをオンセル状態にする。この消去動作では、該当フラグブロックのセル全体が消去される。その後、各ビットライン別に、選択的なプログラミング動作を実行することになる。この際、プログラミングパターンは欠陥ブロックの個数によって決定される。このプログラミング動作では、該当ビットラインに接続されたストリング全体がプログラムされる。
【００３０】
フラグセルアレイ２２には、この列では５つのフラグビットラインＦＢＬ０〜ＦＢＬ４が設けられるので３２（２⁵）のプログラミングパターンを想定することができる。しかし、プログラミングパターンには、いずれかの欠陥行ブロックも存在しない正常状態を表示するパターンを含んでいるため、実質的なプログラミングパターンの数は３１種類である。いまたとえば、図５（欠陥行ブロックに対応するフラグセルブロックのプログラミングパターンを示す図）に示すように、チップ検査で１８個の欠陥行ブロックが発見されると、該当ブロックに対応するフラグセルアレイ２２のセルに１８種類の別なパターンが各々プログラムされる。このパターンには、無欠陥（正常的）ブロック（ＲＣＢＫ０〜ＲＣＢＫ１５、ＭＣＢＫ５１１、ＭＣＢＫ５１０）が各々対応している。
【００３１】
本実施の形態においては、冗長ブロックＲＣＢＫ０〜ＲＣＢＫ１５が１６個のみ供給されている。上述のように、１８個の欠陥行ブロックが発見された場合には、１６個の欠陥行ブロックに対して冗長ブロックＲＣＢＫ０〜ＲＣＢＫ１５が各々割当られ、残りの欠陥行ブロック（すなわち、２つの欠陥行ブロック）に対しては主メモリセルアレイ１０の最上位主行ブロックＭＣＢＫ５１１から順次に割当てられる。従って、１８個の欠陥行ブロックは、フラグセル感知増幅器回路２４とフラグデコーダ回路２６とにより、対応する無欠陥ブロック（ＲＣＢＫ０〜ＲＣＢＫ１５、ＭＣＢＫ５１１、ＭＣＢＫ５１０）と各々代替される。
このように、欠陥行ブロックの個数が予備行ブロックの個数を超過する場合には、超過した欠陥行ブロック（冗長ブロックによって補修され残る欠陥ブロック）は主行ブロックによって各々代替される。この時、欠陥行ブロックは最上位の主行ブロック（ＭＣＢＫ５１１）から順に代替される。これにより、全てのチップごとに欠陥ブロックマッピングを実行しなければならない従来技術の間題を解決することができる。
【００３２】
すなわち、あるチップの欠陥ブロック数の情報が供給されると、そのチップに対して使用者が欠陥ブロックマッピングを実行しなくても、超過した欠陥行ブロックの冗長ブロックとして主メモリセルアレイ１０の上位主行ブロックＭＣＢＫ５１１、ＭＣＢＫ５１０が使用される。この上位主行ブロックＭＣＢＫ５１１、ＭＣＢＫ５１０を除外した残りの主行ブロックＭＣＢＫ０〜ＭＣＢＫ５１０の行アドレスが使用可能なブロックになる。たとえば、行冗長アレイ１２の救済から５つの欠陥行ブロックが超過した場合、主メモリセルアレイ１０の５つの上位主行ブロックＭＣＢＫ５０７〜ＭＣＢＫ５１１が欠陥行ブロックの救済に使用されるため使用者は主メモリセルアレイ１０の最下位の行アドレスから主行ブロックＭＣＢＫ５０６の行アドレスまでを使用することが可能となる。
【００３３】
このように欠陥行ブロックが存在すると、欠陥行ブロックに対応するフラグ行ブロックＦＣＢＫ０〜ＦＣＢＫ５１１にブロック欠陥状態情報が格納される。これにより欠陥行ブロックを救済する動作が実行され、チップ動作時には欠陥行ブロックの代りに正常ブロックが選択される。
【００３４】
次に、欠陥行ブロックが正常ブロックに代替される修理動作を詳細に説明する。図６は、図１に示したフラグセル感知増幅器２４の詳細を示す回路図である。この回路において、トランジスタとしては、後述する一部を除き、エンハンスメント型のＭＯＳＦＥＴが使用される。この図６に示すように、フラグセル感知増幅器２４は、電流原６０、分離回路７０、３状態インバータ回路８０、ラッチ回路９０、およびインバータ回路１００で構成される。
一つのフラグビットラインＦＢＬｉに対応する感知ノードＳＥＮＳＥｉには、感知電流を供給するための電流源としてＰＭＯＳトランジスタ６２が接続されており、このトランジスタ６２のゲートは、外部制御信号ｖｒｅｆに接続されている。
分離回路７０は、デプレッション型のＮＭＯＳトランジスタ７２とＮＭＯＳトランジスタ７４とで構成される。このトランジスタ７２、７４の電流通路は、対応するフラグビットラインＦＢＬｉと感知ノードＳＥＮＳＥｉの問に直列に接続されており、それらのゲートは外部制御信号ＢＬＳＨＦ１、ＢＬＳＨＦ２に各々接続される。
【００３５】
３状態インバータ回路８０は、２つのＰＭＯＳトランジスタ８１、８２と、２つのＮＭＯＳトランジスタ８３、８４と、インバータ８５とにより構成される。トランジスタ８１、８２、８３、８４の電流通路は電源電圧（Ｖｃｃ）と接地電圧（Ｖｓｓ）の間に直列に接続される。インバータ８５は、外部制御信号（ＬＥＮ）を受入れるようになっている。また、トランジスタ８１、８４のゲートは、インバータ８５の出力と外部制御信号（ＬＥＮ）に各々接続されている。トランジスタ８２、８３のゲートは、対応する感知ノードＳＥＮＳＥｉに共通に接続される。
ラッチ回路９０は、２つのインバータ９２、９４により構成される。このインバータ９２の入力端子とインバータ９４の出力端子はトランジスタ８２、８３の接続ノード８６に共通に接続されており、インバータ９２の出力端子とインバータ９４の入力端子は互いに接続されている。インバータ９２の出力端子とインバータ９４の入力端子には、インバータ１０１の入力端子が接続されている。
【００３６】
このような構成のフラグセル感知増幅器回路２４で、電流源６０は外部信号ｖｒｅｆに応じて５つのフラグビットラインＦＢＬ０〜ＦＢＬ４に対応する５つの感知ノードＳＥＮＳＥ０〜ＳＥＮＳＥ４に感知電流を供給する。感知ノードＳＥＮＳＥ０〜ＳＥＮＳＥ４とフラグビットラインＦＢＬ０〜ＦＢＬ４との間に配置した分離回路７０は、外部制御信号ＢＬＳＨＦ１、ＢＬＳＨＦ２に応答して電流源６０からの感知電流をフラグビットラインに選択的に供給する。３状態インバータ回路８０は、外部制御信号ＬＥＮに応じてノード８６の電圧レベルを各々反転させる。ラッチ回路９０は、３状態インバータ回路８０の出力信号をラッチし、この出力信号をブロック欠陥状態信号ＳＯｉとして出力する。ラッチ回路９０の出力は、インバータ１０１によって反転される。従って、フラグセル感知増幅器回路２４からは、ブロック欠陥状態信号ＳＯｉおよびこれらの反転信号ＳＯｉ／バーが出力される。
【００３７】
図７は、図１に示したフラグデコーダ回路２６の詳細を示す回路図である。この図７に示すように、フラグデコーダ回路２６は、フラグセル感知増幅器回路２４からのブロック欠陥状態信号ＳＯｉおよびその反転信号ＳＯｉ／バーの内から所定の信号を受入れるＮＡＮＤゲート１１０〜１１６と、このＮＡＮＤゲート１１０〜１１６の出力のうち所定の信号を受入れるＮＯＲゲート１１８〜１２０と、このＮＯＲゲート１１８〜１２０の出力を受け修理ブロック選択信号Ｆｊ／バー（ｊ＝０〜３０）を出力するインバータ１２２〜１２４で構成される。
【００３８】
図８は、ブロック欠陥状態信号ＳＯｉによって活性化される修理ブロック選択信号Ｆｊ／バー（ｊ＝０〜３０）およびこの修理ブロック選択信号によって欠陥行ブロックの代替のために選択される正常ブロック（ＲＣＢＫ０〜ＭＣＢＫ４９７）のブロックマッピングを示す。この図８に示すように、例えば、ＳＯ４〜ＳＯ０が‘１００００’であると、修理ブロック選択信号Ｆ１６／バーが活性化される。これによって、主メモリセルアレイ１０上のいずれかの欠陥行ブロックは、主行ブロックＭＣＢＫ５１１によって代替される。
【００３９】
図９は、図１に示したブロック選択制御回路２８の詳細を示す回路図である。この図９に示すように、ブロック選択制御回路２８は、フラグデコーダ回路２６からの修理ブロック選択信号Ｆｊ／バー（ｊ＝０〜３０）中所定の信号が入力されるＮＡＮＤゲート１２６〜１３２およびＮＡＮＤゲート１４０〜１４６と、このＮＡＮＤゲート１２６〜１３２の出力中所定の出力が入力されるＮＯＲゲート１３４、１３６およびＮＡＮＤゲート１４０〜１４６の出力中所定の出力が入力されるＮＯＲゲート１４８、１５０と、このＮＯＲゲート１３４、１３６の出力が入力されるＮＡＮＤゲート１３８およびＮＯＲゲート１４８、１５０の出力が入力されるＮＡＮＤゲート１５２と、さらにこのＮＡＮＤゲート１３８、１５２の出力が入力され、行デコーダディスエーブル信号ＸＤｄｉｓ／バーを発生させるＮＡＮＤゲート１５４とにより構成される。
【００４０】
図１０は、図１に示した行プリデコーダ回路１４の詳細を示す回路図である。この図１０に示すように、行プリデコーダ回路１４は、行アドレス信号Ａ１２〜Ａ１４およびこの反転信号Ａ１２／バー〜Ａ１４／バー中所定の信号が入力されるＮＡＮＤゲート１５６〜１５８と、このＮＡＮＤゲート１５６〜１５８の出力Ｐ０／バー〜Ｐ７／バー中所定の出力が入力され第１のブロック選択信号Ｐ０〜Ｐ７を出力するインバータ１６０〜１６２とが設けられる。
また、行プリデコーダ回路１４は、行アドレス信号Ａ１５〜Ａ１７とこの反転信号Ａ１５／バー〜Ａ１７／バーおよびブロック選択制御回路２８から発生する行ブロックディスエーブル信号ＸＤｄｉｓ／バー中の所定の出力が入力されるＮＡＮＤゲート１６４〜１６６と、このＮＡＮＤゲート１６４〜１６６の出力Ｑ０／バー〜Ｑ７／バー中所定の出力が入力され第１のブロック選択信号Ｑ０〜Ｑ７を出力するインバータ１６８〜１７０が設けられる。
さらに、行プリデコーダ回路１４は、行アドレス信号Ａ１８〜Ａ２０およびこの反転信号Ａ１８／バー〜Ａ２０／バー中所定の信号が入力されるＮＡＮＤゲート１７２〜１７４と、このＮＡＮＤゲート１７２〜１７４の出力Ｒ０／バー〜Ｒ７／バー中所定の出力が入力され第３のブロック選択信号Ｒ０／バー〜Ｒ７／バーを出力するインバータ１７６〜１７８とが設けられる。
【００４１】
以上のようなメモリ装置においては、たとえば、主メモリセルアレイ１０の１番目の主行ブロック（図１のＭＣＢＫ０）が行冗長アレイ１２の代替から超過した１７番目の欠陥行ブロックだと仮定すると、主行ブロック（ＭＣＢＫ０）に対応するフラグ行ブロック（ＦＣＢＫ０）がパターン‘１００００’（図５参照）でプログラムされる。従って、欠陥を持つ主メモリセルアレイ１０内の１番目主行ブロック（ＭＣＢＫ０）がフラグ行ブロック（ＦＣＢＫ０）の情報によって最上位の正常的な主行ブロック（ＭＣＢＫ５１１）に代替される。
【００４２】
次に、主メモリセルアレイ１０の欠陥行ブロックを正常ブロックに代替する動作での読出動作を詳細に説明すると次の通りである。
図１１は、図１に示した半導体メモリ装置の読出動作を示すタイミング図である。この図１１に示すように、命令およびアドレスを入力する間において、命令ラッチイネーブル信号ＣＬＥと、書込イネーブル信号ＷＥとによって命令が入力される。この命令が読出命令である場合、メモリ装置は読出動作モードに切替えられる。また、命令の入力後には、アドレスラッチイネーブル信号ＡＬＥと書込インエーブル信号ＷＥとによって、３つのアドレス入力サイクル中に入出力ラインＩＯ０〜ＩＯ７を介した２１ビットのアドレスＡｄｄ１、Ａｄｄ２、Ａｄｄ３の入力を実行する。１番目のサイクルからは、８ビットのアドレスＡｄｄ１（Ａ０〜Ａ７）が入力される。また、２番目のサイクルでは、８ビットのアドレスＡｄｄ２（Ａ８〜Ａ１５）が入力され、最後のサイクルからは５ビットのアドレスＡｄｄ３（Ａ１６〜Ａ２０）が各々入力される。
【００４３】
上述と同様に、主メモリセルアレイ１０の１番目の主行ブロックＭＣＢＫ０が行冗長アレイ１２の代替から超過した１７番目の欠陥ブロックと仮定し、１番目の主行ブロックＭＣＢＫ０を指定するアドレスが入力されると、行プリデコーダ回路１４（図１０参照）の出力Ｐ０、Ｑ０、Ｒ０が活性化され主行デコーダＭＲＤ０が選択されるとともに、対応するフラグ行ブロックＦＣＢＫ０の感知動作が実行される。
一方、命令およびアドレスを入力する間には、図６のフラグビットラインＦＢＬ０〜ＦＢＬ４は電流原６０から供給された電流によってデプレション型ＮＭＯＳトランジスタ７２のスレショルド電圧（約−２Ｖ）ほどプリチャージされる。この際、デプレション型ＮＭＯＳトランジスタ７２のゲートには、図１１に示すように接地電圧Ｖｓｓが印加されるので、フラグビットラインＦＢＬ０〜ＦＢＬ４が２Ｖにプリチャージされ、感知ノードＳＥＮＳＥ０〜ＳＥＮＳＥ４は電源電圧Ｖｃｃにプリチャージされる。
【００４４】
次に、アドレスの入力が完了すると、電流源として使用されるＰＭＯＳトランジスタ６２のゲートに供給される外部制御信号Ｖｒｅｆが接地電圧Ｖｓｓから１．５Ｖに遷移され、感知動作のための電流の供給が中断される。ここで、主行ブロックＭＣＢＫ０に対応するフラグ行ブロックＦＣＢＫ０は、図８に示すようにパターン‘１００００’でプログラムされるためフラグビットラインＦＢＬ４に接続されたフラグセルはオフ−セル状態にある。また、残りのフラグビットラインＦＢＬ３〜ＦＢＬ０に接続されたフラグセルは、オン−セル状態にある。
従って、フラグビットラインＦＢＬ４およびこれに対応する感知ノードＳＥＮＳＥ４のプリチャージ電圧レベルは各々そのまま維持され、フラグビットラインＦＢＬ３〜ＦＢＬ０およびそれらに対応する感知ノードＳＥＮＳＥ３〜ＳＥＮＳＥ０は放電し、それらの電圧レベルが接地電圧Ｖｓｓまで降下する。
１７番目の欠陥行ブロックである主行ブロックＭＣＢＫ０に対応するフラグ行ブロックＦＣＢＫ０は、パターン‘１００００’でプログラムされているため感知ノードＳＥＮＳＥ４の電圧レベルは論理的ハイあるいは、Ｖｃｃ電圧になり、残りの感知ノードＳＥＮＳＥ３〜ＳＥＮＳＥ０の電圧レベルは全ての論理的ローあるいは、Ｖｓｓ電圧になる。
【００４５】
ここで、各フラグビットラインのキャパシタンスが３ｐＦであり、これに接続され一つのフラグセルストリングを介して流れるオンーセル電流が５μＡであるとすると、２Ｖにプリチャージされている一つのフラグビットラインの電圧レベルが１．８Ｖまで降下するのに必要とされる時間は、下記の式のように求められる。
【００４６】
【数１】

【００４７】
図６に示すように、感知ノードＳＥＮＳＥｉのキャパシタンスは、フラグビットラインＦＢＬｉに比べて小さいので、オン−セル感知動作においてフラグビットラインＦＢＬｉの電圧レベルが０．２Ｖだけ降下しても感知ノードＳＥＮＳＥｉの電圧レベルは大きな幅でスイング（ｓｗｉｎｇ）するため高速感知が可能になる。また、本実施の形態では、一つのフラグビットラインＦＢＬｉに３つのフラグストリング５２ａ、５２ｂ、５２ｃ（図２参照）が並列に接続されているが、一つのフラグビットラインＦＢＬｉに接続されるフラグストリングの数を増加させるほどフラグセル電流が更に増加することは明らかである。このようなフラグセル電流の増加は、感知時間の減少をもたらす。従って、フラグストリングの数を増加させることで、欠陥行ブロックを正常ブロックに代替するのに必要とする時間を減少させるという効果が得られる。
再び図１１を参照すると、感知ノードＳＥＮＳＥ４〜ＳＥＮＳＥ０の電圧レベルが発生した際、外部制御信号ＬＥＮによって３状態インバータ回路８０（図６参照）がイネーブルされる。従って、感知ノードＳＥＮＳＥ０〜ＳＥＮＳＥ４の電圧レベルは、３状態インバータ回路８０によって各々反転され、この３状態インバータ回路８０の出力は、ラッチ回路９０（図６参照）によってラッチされる。
【００４８】
図１に示すフラグ行ブロックＦＣＢＫ０の感知動作が終了すると、感知ノードＳＥＮＳＥ４は図１１に示すように論理的ハイ（Ｖｃｃ）に維持され残りの感知ノードＳＥＮＳＥ０〜ＳＥＮＳＥ３は論理的ロー（Ｖｓｓ）に維持される。従って図６に示すラッチ回路９０からは、論理的ハイのブロック欠陥状態信号ＳＯ０〜ＳＯ３と、論理的ローのブロック欠陥状態信号ＳＯ４とが出力され、インバータ回路１００からはブロック欠陥状態信号ＳＯ０〜ＳＯ４が出力される。
そして、図１１および図８を参照すると、このラッチ回路９０およびインバータ回路１００の出力によって、図７に図示されたフラグデコーダ回路２６の修理ブロック選択信号Ｆ１６／バーが活性化される。さらに、この修理ブロック選択信号Ｆ１６／バーにより、図９に示すブロック選択制御回路２８の出力信号ＸＤｄｉｓ／バーも活性化される。これによって、図１０に図示したＱプリデコーダ回路（ＮＡＮＤゲート１６４〜１６６およびインバータ１６８〜１７０からなる）の出力信号が非活性状態になり、欠陥を持つ主行ブロックＭＣＢＫ０が選択されなくなる。反面、フラグデコーダ回路２６の修理ブロック選択信号Ｆ１６／バーにより主行デコーダＭＲＤ５１１がイネーブルされることによって、正常な（無欠陥）主行ブロックＭＣＢＫ５１１が選択される。
【００４９】
以上、本発明によってなされた半導体メモリ装置の実施の形態を詳細に説明したが、本発明は前述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で変更可能である。たとえば、本実施の形態をＮＡＮＤ構造を持つフラッシュＥＥＰＲＯＭとして説明したが本発明はこれに限定されるものではない。また、本実施の形態として提示されたＮＡＮＤフラッシュＥＥＰＲＯＭ装置は外部から入力された命令に応じて動作する装置を説明したが、これに限定されるものではない。
【００５０】
【発明の効果】
このように本発明の半導体メモリ装置によれば、欠陥ブロックマッピングが自動的に実行されるので、メモリ装置を使用するシステムの性能向上を期待することができる。また、使用者は欠陥行ブロックが代替される主行ブロックの上位行ブロックを除外した残りのブロックに対応する行アドレスを使用すれば良いので、多数の欠陥行ブロックを持つ高密度装置が低密度装置として使用することができる。従って、生産工程での収率を向上させることができる。さらに、本発明による冗長回路は、不揮発性半導体メモリを使用しているためヒューズ回路を使用した従来の冗長回路に比べて電力消耗量を削減できるとともに、いつでも欠陥セルブロックの救済が可能となる。
【図面の簡単な説明】
【図１】本発明による半導体メモリ装置の実施の形態を示すブロック図。
【図２】図１に示した主メモリセルアレイと主行デコーダ回路およびフラグセルアレイの詳細を示す回路図。
【図３】図２に示したフラグセルアレイのプログラミングおよび消去動作でのバイアス条件を示す図。
【図４】図２に示したフラグセルアレイのプログラミング動作での主メモリセルアレイのバイアス条件を示す図。
【図５】欠陥行ブロックに対応するフラグセルブロックのプログラミングパターンを示す図。
【図６】図１に示したフラグセル感知増幅器の詳細を示す回路図。
【図７】図１に示したフラグデコーダ回路の詳細を示す回路図。
【図８】欠陥行ブロックと正常ブロックとのマッピングによるプログラミングパターンを示す図。
【図９】図１に示したブロック選択制御回路の詳細を示す回路図。
【図１０】図１に示した行プリデコーダ回路の詳細を示す回路図。
【図１１】図１に示した半導体メモリ装置の読出動作を示すタイミング図。
【図１２】冗長回路を備えた従来の半導体メモリ装置を示したブロック図。
【符号の説明】
１０主メモリセルアレイ
１２行冗長アレイ
１４行プリデコーダ回路
１８主行デコーダ回路
２０予備行デコーダ回路
２２フラグセルアレイ
２４フラグセル感知増幅器回路
２６フラグデコーダ回路
２８ブロック選択制御回路

Claims

複数の主行ブロック及びこの主行ブロックに対応する複数の主ブロック選択ラインを備えデータを蓄積する複数の主メモリセルブロックと、
複数の予備行ブロック及びこの予備行ブロックに対応する複数の予備ブロック選択ラインを備え、前記主メモリセルブロックに関連して配置され前記主メモリセルブロックに発生した欠陥行ブロックの代替ブロックとして機能する複数の予備メモリセルブロックと、
無欠陥の前記複数の主メモリセルブロックに対して連続したアドレスを生成するため、欠陥のある主メモリセルブロックに対して前記複数の予備メモリセルブロックで代替した後に残存する、欠陥のある主メモリセルブロックに対して、無欠陥の主メモリセルブロックで代替する代替手段と、を有し、
前記代替手段は、無欠陥の前記複数の主メモリセルブロックに対して連続したアドレスを生成するため、前記欠陥のある主メモリセルブロックに対して前記複数の予備メモリセルブロックで代替した後に残存する、欠陥のある主メモリセルブロックに対して、前記無欠陥の主メモリセルブロックの最上位の無欠陥主メモリセルブロックアドレスから始まり最下位の無欠陥主メモリセルブロックアドレスへと連続して代替することを特徴とする半導体メモリ装置。
請求項１に記載の半導体メモリ装置において、前記代替手段は、行アドレスを解読して複数の主行ブロック選択信号を発生させる行プリデコーダ手段と、前記主行ブロックに対応する複数のフラグ行ブロックを備え、このフラグ行ブロックに複数のフラグブロック選択ラインおよび列方向に伸長する複数のフラグビットラインとを有し、前記主行ブロックの欠陥の有無に関するブロック欠陥状態情報を格納するフラグ貯蔵手段と、前記フラグ貯蔵手段に格納された前記ブロック欠陥状態情報を感知し増幅およびラッチを行う感知増幅器手段と、前記感知増幅器手段からの前記ブロック欠陥状態情報によって前記主メモリセルブロックから代替される無欠陥ブロックを選択するため複数の修理ブロック選択信号を発生させるフラグデコーダ手段と、前記主行ブロックの各々に対応し、前記主行ブロック選択信号および前記修理ブロック選択信号により前記主行ブロック選択ラインを選択的に駆動させる複数の主行デコーダと、前記予備メモリセルブロックの各々に対応し、前記主行ブロック選択信号および修理ブロック選択信号により前記予備ブロック選択ラインを選択的に駆動させる複数の予備行デコーダと、前記フラグデコーダ手段からの前記修理ブロック選択信号により前記主メモリセルブロックの欠陥行ブロックに対応する前記主行デコーダを非活性化させるブロック選択制御手段とを設けたことを特徴とする半導体メモリ装置。
請求項１に記載の半導体メモリ装置において、前記主メモリセルブロックは、不揮発性メモリであることを特徴とする半導体メモリ装置。
請求項３に記載の半導体メモリ装置において、前記不揮発性メモリは、ＥＥＰＲＯＭであることを特徴とする半導体メモリ装置。
請求項１に記載の半導体メモリ装置において、前記主メモリセルブロックは、フラッシュＥＥＰＲＯＭセルアレイであることを特徴とする半導体メモリ装置。
請求項５に記載の半導体メモリ装置において、前記フラッシュＥＥＰＲＯＭセルアレイは、ＮＡＮＤ構造アレイであることを特徴とする半導体メモリ装置。
請求項１に記載の半導体メモリ装置において、前記主行ブロックの各々は、行方向に伸長する複数のワードラインと、列方向に伸長する複数のビットラインと、所定の基準電圧を供給するための共通ソースラインと、前記各ビットラインと前記共通ソースライン間に接続される複数のセルストリングと、対応する主ブロック選択ラインの電圧レベルによって外部信号がストリング選択ライン、前記ワードラインおよび基準電圧選択ラインとに選択的に接続するゲート手段とを備え、前記各セルストリングは、対応する前記ビットラインに接続される電流通路および前記ストリング選択ラインに接続される制御電極を備えた第１選択トランジスタと、前記共通ソースラインに接続される電流通路および前記基準電圧選択ラインに接続される制御電極を備えた第２選択トランジスタと、前記第１および第２選択トランジスタの電流通路の間に直列に接続された電流通路および前記ワードラインに各々接続される制御電極を備えた複数のセルトランジスタとを具備していることを特徴とする半導体メモリ装置。
請求項７に記載の半導体メモリ装置において、前記共通ソースラインから供給する所定の基準電圧は、接地電圧であることを特徴とする半導体メモリ装置。
請求項２に記載の半導体メモリ装置において、前記主行デコーダ各々は、前記主行ブロック選択信号および修理ブロック選択信号とにより駆動する主ブロック選択ラインの電圧レベルを変化させるゲート制御手段を設けたことを特徴とする半導体メモリ装置。
請求項９に記載の半導体メモリ装置において、前記ゲート制御手段は、前記主行ブロック選択信号を受入れる第１ＮＡＮＤゲート回路と、前記第１ＮＡＮＤゲート回路の出力信号および前記出力信号に対応する修理ブロック選択信号を受入れる第２ＮＡＮＤゲート回路とを具備し、前記第２ＮＡＮＤゲート回路の出力を前記主ブロック選択ラインに供給していることを特徴とする半導体メモリ装置。
請求項２に記載の半導体メモリ装置において、前記フラグ貯蔵手段は、不揮発性メモリであることを特徴とする半導体メモリ装置。
請求項１１に記載の半導体メモリ装置において、前記不揮発性メモリは、ＥＥＰＲＯＭであることを特徴とする半導体メモリ装置。
請求項２に記載の半導体メモリ装置において、前記フラグ貯蔵手段は、行方向に延長する２つのフラグワードラインと、縦方向に延長し複数配列するフラグビットラインと、接地電圧を供給するための共通ソースラインと、前記フラグビットラインと前記共通ソースラインの間に接続されたセルストリングと、対応するフラグブロック選択ラインの電圧レベルによって、外部信号がストリング選択ラインと前記フラグワードラインおよび接地選択ラインとに選択的に接続させるゲート手段とを備え、前記各セルストリングは、対応する前記フラグビットラインに接続される電流通路および前記ストリング選択ラインに接続される制御電極を備えた第１選択トランジスタと、前記共通ソースラインに接続される電流通路および前記接地選択ラインに接続される制御電極を備えた第２選択トランジスタと、前記第１選択トランジスタの電流通路に直列に接続される電流通路および２つの前記フラグワードライン中の一方に接続される制御電極を備えた第１群のセルトランジスタと、前記第１群のセルトランジスタの電流通路と前記第２選択トランジスタの電流通路との間に直列に接続される電流通路および２つの前記フラグワードライン中の他の一方に接続される制御電極を備えた第２群のセルトランジスタとを具備していることを特徴とする半導体メモリ装置。
請求項１３に記載の半導体メモリ装置において、前記セルストリングは、少なくとも二つ以上、前記フラグビットラインに並列に接続されていることを特徴とする半導体メモリ装置。
請求項９に記載の半導体メモリ装置において、前記ゲート制御手段は、前記主ブロック選択信号を受入れる第１ＮＡＮＤゲート回路と、前記第１ＮＡＮＤゲート回路の出力信号および前記出力信号に対応する修理ブロック選択信号を受入れる第２ＮＡＮＤゲート回路とを具備し、前記第２ＮＡＮＤゲート回路の出力を前記フラグブロック選択ラインに供給していることを特徴とする半導体メモリ装置。
請求項１５に記載の半導体メモリ装置において、前記ゲート制御手段は、前記主行ブロックおよびフラグ行ブロックが非選択されると前記主行ブロックおよびフラグ行ブロックのストリング選択ラインに前記接地電圧を供給する手段を備えていることを特徴とする半導体メモリ装置。
請求項２に記載の半導体メモリ装置において、前記感知増幅手段は、前記フラグビットラインに各々対応する複数の感知ノードと、前記感知ノードに感知電流を供給するための電流源と、前記感知ノードと前記フラグビットラインの間に配置され、第１および第２外部制御信号により前記電流源からの前記感知電流を前記フラグビットラインに選択的に供給させる分離手段と、第３外部制御信号により前記感知ノードの電圧レベルを各々反転させる第１反転手段と、前記第１反転手段の出力信号をラッチするラッチ手段と、前記ラッチ手段の出力信号を反転させる第２反転手段とを設けたことを特徴とする半導体メモリ装置。
請求項１７に記載の半導体メモリ装置において、前記分離手段は、前記各フラグビットラインに接続された電流通路および前記第１外部制御信号と接続されたゲートを有する複数の第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタの前記電流通路と前記感知ノードとの間に接続される電流通路および前記第２外部制御信号に接続されるゲートを有する複数の第２ＭＯＳトランジスタとを具備していることを特徴とする半導体メモリ装置。
請求項１８に記載の半導体メモリ装置において、前記フラグビットラインと感知ノードとの間に配置される前記分離手段内の二つのトランジスタは、少なくとも一方がデプレッション型ＭＯＳトランジスタであることを特徴とする半導体メモリ装置。
請求項１７に記載の半導体メモリ装置において、前記第１反転手段は、前記感知ノードと前記ラッチ手段との間に接続された複数の３状態インバータを備えていることを特徴とする半導体メモリ装置。