KR100349999B1 - 강유전체를구비한반도체장치및그제조방법 - Google Patents
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Abstract
게이트 전극(22)과 국부 산화막(26) 사이의 소스 영역(23)상에 강 유전체 캐패시터 C의 구조체가 존재한다. 이것은 강 유전체 막(29)과 이것을 사이에 두는 상부 전극(30) 및 하부 전극(31)을 가지며, 하부 전극(31)과 소스 영역(23)과의 사이에 도전성 산화막(32)를 구비하고 있다. 도전성 산화막(32)은 ReO2, RuO2, MoO2이다. 강 유전체 막(29)의 결정성 개선의 목적으로 강 유전체막(29)의 형성후 산소어닐 처리하면 산소가 도전성 산화막(32)에도 약간 진입하는데 도전성 산화막(32)이 더욱 산화될 뿐이며, 도전성 산화막(32)은 소위 산화 배리어 내지 더미 층이 된다. 그러므로 소스 계면에서의 실리콘 산화막의 생성은 거의 일어나지 않으며 접촉 저항의 저감, 직렬 기생용량의 회피를 달성할 수 있고 캐패시터 C의 형성 영역의 자유도가 증가하며 고밀도 집적화를 도모할 수 있다.
Description
인가 전압의 정역 극성에 의해서 분극 반전 가능한 강 유전체를 이용한 비휘발성 메모리는 정보 기록 시간과 정보 판독 출력시간이 원리적으로 같다. 또한 정지 상태(백업시)는 전압 무인가에서도 분극(잔류분극)이 유지되므로 이상적인 비휘발성 메모리로서 유망시되고 있다.
종래, 강 유전체 캐패시터를 이용한 반도체 비휘발성 메모리로서는 미국특허 4,149,302호와 같이 실리콘(Si) 기판 상에 강 유전체 캐패시터를 집적한 구조를 갖는 것이나 미국 특허 3,832,700호와 같이 MIS형 트랜지스터의 게이트 전극 상에 강유전체 막을 배치한 구조를 갖는 것이 제안되었다.
비휘발성 메모리 셀은 일반적으로 제 8 도에 도시한 바와 같이 워드선 w에 접속된 게이트 전극 G와 비트선 B에 접속된 드레인 전극 D와 강 유전체 캐패시터 C의 한쪽의 전극에 접속된 소스 전극 S를 갖는 N형 MOS 트랜지스터 Tr을 가지며 강유전체 캐패시터 C의 다른 쪽 전극이 플레이트선 P에 접속된 회로 구성이다. 이와 같은 메모리 셀의 현실적인 반도체 구조로서는 최근에는 제 9 도에 도시하는 것이제안되어 있다. 제 9 도에 도시하는 반도체 구조는 P형 실리콘 기판(1)상의 게이트 산화막(2)을 거쳐서 형성된 폴리실리콘(다결정 실리콘)의 게이트 전극(3)과 자기 정렬에 의해서 실리콘 기판(1)내에 확산 형성된 고농도 N형의 소스 영역(4) 및 드레인 영역(5)으로 이루어진 N형 MOS 트랜지스터 Tr과 소자 분리용의 국부 산화막 (LOCOS)(6) 상에 있어서 인 유리등의 층간 절연막(7)의 위에 형성된 강 유전체 캐패시터 C를 가지며, 층간 절연막(7)상의 강 유전체 캐패시터 C는 백금(Pt)등의 하부전극(8), PZT등의 강 유전체막(9) 및 알루미늄(Al)의 상부 전극(10)이 차례로 적층 형성되어 이루어진 것이다. 그리고, 고농도의 확산 영역인 소스 영역(4)과 상부 전극(10)은 접촉 구멍(11)을 통해 Al의 배선(12)으로 접속되어 있다. 또한, (13)은 인 유리등의 제 2 층간 절연막이다.
이와 같이 국부 산화 막(6)상의 층간 절연막(7)을 거쳐서 강 유전체 캐패시터 C를 형성한 구조에서는 국부 산화막(6) 상의 스페이스를 유효하게 활용하여 강유전체 캐패시터 C가 형성되어 있으나 소스 영역(4)으로부터 상부 전극(10)까지의 배선(12)의 길이가 용장화 되어 있고 메모리 셀 점유면적의 증대를 초래하고 있다. 그러나 이 구조의 메모리 셀은 셀 면적의 증대를 초래하지만 이하의 이유로 현실적인 구조라고 말할 수 있다. 즉, 본 발명자는 제 10 도에 도시하는 바와 같은 강 유전체 막(9)을 소스 영역(4)상에 직접 퇴적한 메모리 셀 구조를 시험 제작하였다. 강 유전체 막(9)의 위에 폴리실리콘의 상부 전극 배선(14)이 형성되며 하부 전극으로서는 소스 영역(4)자체가 겸용하고 있다. 그런데, 강 유전체 막(9)의 형성 후에 있어서는 그 막의 결정성을 개선해서 비유전율 εr을 높이기 위해 산소 어닐(anneal)처리를 실시할 필요가 있다. 산소 어닐 처리 공정에서의 산소의 강한 반응성 때문에 소스 영역(4)과 강 유전체 막(9) 사이에 실리콘 산화막(SiO2)(15)이 반드시 형성되고 만다. 이 막(15)의 두께가 대단히 얇은 경우는 제 11A 도에 도시한 바와 같이 실리콘 산화막(15)은 직렬의 저항 R0로 된다. 이 기생한 접촉 저항 R0의 존재는 액세스 속도의 지연을 초래한다. 또한 막(15)이 비교적 두꺼운 경우는 이 막(15)은 제 11B 도에 도시한 바와 같이 직렬의 기생 캐패시터 C0로서 동작한다. 이러한 경우, 메모리 셀의 기억 용량으로서는 기생 캐패시터 C0와 강유전체 캐패시터 C 의 직렬 합성용량이다. 그러나 그 기생캐패시터 C0에는 소스 전압의 분압이 인가된다. 그 분압에 의한 실리콘 산화막(15)의 절연파괴를 방지하기 위해서는 그 막 두께를 상당히 두껍게 형성하든지 그 분압자체를 억압할 필요가 있다. 실리콘 산화막(15)을 상당히 두껍게 하면 그 분압도 필연적으로 크게 되므로 내압 개선에는 거의 유효하지 않다. 또, 분압을 직접 억압하려면 실리콘 산화막(15)의 막 두께를 매우 얇게 하든가 강 유전체 막(9)의 막 두께를 상당히 두껍게 할 필요가 있다. 실리콘 산화막(15)의 막 두께를 매우 얇게 설정하는 것은 상술한 산소 어닐 처리를 실시하는 형편상 무리이며, 또한 강 유전체 막(9)의 막 두께를 상당히 두껍게 하는 것은 강 유전체 캐패시터 C의 용량을 줄이는 것을 의미하므로 그 강 유전체 캐패시터의 기능이 발휘되지 않게 된다. 이와 같은 이유에 의해, 제 8 도에 도시하는 구조는 강 유전체의 기능을 충분히 발휘한 비휘발성 메모리 구조로서 유익한 구조이다. 그러나, 상술한 바와 같이, 셀 면적이 크다고 하는 문제점이 있다.
그러한 점에서, 본 발명은 상기 각각의 구조의 문제점을 감안하여 강 유전체를 이용하는 비휘발성 메모리의 기능을 손상시키지 않으면서도 셀 면적의 축소화 내지 강 유전체 캐패시터 형성에 따르는 평면 스페이스를 증대하지 않아도 되는 구조의 강 유전체를 구비한 반도체 장치 및 그 제조 방법을 제공하는 데 있다.
본 발명은 비휘발성 메모리 등에 적용 가능한 강유전체 캐패시터 등의 강유전체를 구비한 반도체 장치 및 그 제조 방법에 관한 것이다.
제 1 도는 본 발명의 실시예 1에 따른 강 유전체 캐패시터를 구비한 반도체 장치를 도시하는 주요 단면도.
제 2 도는 본 발명의 실시예 2에 따른 강 유전체 캐패시터를 구비한 반도체 장치를 도시하는 주요 단면도.
제 3A 도, 제 3B 도, 제 3C 도는 실시예 2의 주요 제조 공정을 각각 설명하기 위한 단면도.
제 4 도는 실시예 2에 따른 다른 반도체 구조를 도시하는 주요 단면도.
제 5 도는 본 발명의 실시예 3에 따른 강 유전체 캐패시터를 구비한 반도체 장치를 도시하는 주요 단면도.
제 6 도는 실시예 3에 따른 다른 반도체 구조를 도시하는 주요 단면도.
제 7 도는 실시예 3에 따른 변형예를 도시하는 주요 단면도.
제 8 도는 비휘발성 메모리 셀을 도시하는 회로도.
제 9 도는 선행 기술에 따른 강 유전체 캐패시터를 구비한 반도체 장치를 도시하는 주요 단면도.
제 10 도는 선행 기술에 관계되는 강 유전체 캐패시터를 구비한 반도체 장치의 다른 예를 도시하는 주요 단면도.
제 11A, 11B도는 상기 다른 예에 따른 반도체 구조의 비휘발성 메모리 셀의 등가 회로를 각각 도시하는 회로도.
다음에 본 발명에 따른 실시예를 첨부 도면에 기초하여 설명한다.
(실시예 1)
제 1 도는 본 발명의 실시예 1에 따른 강 유전체 캐패시터를 구비한 반도체 장치를 도시하는 주요 단면도이다.
본 반도체 장치는 비휘발성 메모리이며 등가 회로적으로는 제 8 도에 도시하는 메모리 셀을 갖는 것이다. 이 실시예에서는 예컨대 20오옴·cm의 비저항의 웨이퍼인 P형 실리콘 기판(20)을 사용하며 그것에 N형 MOS 트랜지스터 Tr와 강 유전체캐패시터 C의 구조가 형성되어 있다. 주지한 바와 같이 N형 MOS 트랜지스터 Tr의 반도체 구조는 실리콘 기판(20)상의 게이트 절연막(실리콘 산화막)(21)을 거쳐서 형성된 인 불순물이 도핑된 폴리실리콘인 게이트 전극(22)과 이 게이트 전극(22)을 마스크로 하여 자기 정렬(자기 정합)로 인을 가속전압 80Kev, 주입 밀도 5 × e15cm-2로 이온 주입해서 형성된 기판내의 고농도 N형 불순물 확산 영역인 소스 영역(23) 및 드레인 영역(24)으로 이루어진다. 드레인 영역(24)에는 접촉 구멍을 통해서 증착법으로 형성된 Al의 배선 전극(25)이 접속되어 있다. (26)은 두께 약 6000Å 의 소자 분리용의 국부 산화막(LOCOS)이다. 또, (27)은 제 1 층간 절연막, (28)은 제 2 층간 절연막이며, 예컨대 기상 형성법에 의한 두께 약 4000Å의 인 유리이다.
이 실시예에서는 게이트 전극(22)과 국부 산화막(26) 사이의 소스 영역(23)상에 있어서 강 유전체 형성 구조인 강 유전체 캐패시터 C의 구조체가 설치되어 있다. 이 구조체는 기본이 되는 강 유전체막(29)과 이것을 상하에 끼우는 극판층인 상부 전극(30) 및 하부 전극(31)을 가지며 그 하부 전극(31)과 소스 영역(23) 사이에 도전성 산화막(32)을 구비하는 것이다. 강 유전체막(29)으로서는 PbTiO3, PZT(PbZrO3, PbTiO3), 또는 PLZT (La, PbZrO3, PbTiO3)이며, 예컨대 스퍼터링법으로 형성되어 있다. 상부 전극(30)으로서는 저 비저항인 알루미늄(Al)또는 그 합금이며, 예컨대 증착법으로 형성되어 있다. 하부 전극 (31)으로서는 백금(Pt) 또는 팔라듐(Pd)이며, 예컨대 스퍼터링법으로 형성되어 있다. 백금(Pt)을 하부 전극 (31)으로 선택한 경우에는 강 유전체 막(29)의 PbTiO3, PZT, 또는 PLZT와 격자 정수가 가까우므로 강 유전체 막(29)에 대한 산소 어닐 처리에 의해 동시에 결정성이 품질 개선되며 양호한 전기 특성이 얻어진다. 활성 영역(23)과 하부 전극(31)에 끼워진 도전성 산화막(32)은 산화 레늄(ReO2), 산화 루테늄(RuO2), 산화 몰리브덴(MoO3)등이며, 예컨대 스퍼터링법으로 형성된다. 이 도전성 산화막(32)은 인 유리의 제 1 층간 절연막(27)에 윈도우 형성된 접촉 구멍(33)에 매설되며 고농도 N형의 소스 영역 (23)에 전도 접촉하고 있다.
이와 같은 강 유전체 캐패시터 C의 형성법으로서는 우선 소스 영역(23)상을 피복한 제 1 층간 절연막(27)에 윈도우를 형성하고 스퍼터링법으로 도전성 산화물 층을 퇴적하여 그 윈도우부에 매설하여 도전성 산화막(32)을 형성하고 다시 하부 전극(31) 및 강 유전체막(29)을 각각 스퍼터링법으로 적층하고 그 후 전면을 제 2층간 절연막(28)으로 피복한다. 그 후, 포토리소그래피 기술에 의해 상부 전극(30) 및 그 배선(플레이트선)이나 드레인 전극배선(25)을 형성한다.
이와 같이 소스 영역(23) 위에 도전성 산화막(32)을 거쳐서 강 유전체 캐패시터 C가 쌓아 올려지듯이 적층되어 있다. 이 때문에 소스 영역(23)과 하부 전극 (31) 사이의 배선 평면 점유면적을 유효하게 절약할 수 있으므로 셀 면적의 축소화가 실현된다. 또한, 소스 영역(23)의 표면에는 실리콘 산화막이 기생하고 있지 않으므로 강 유전체 캐패시터 C만의 기억 캐패시터가 실현된다.
그런데, 상술한 제조 공정에 있어서는 강 유전체 막(29)의 형성후, 산소를포함하는 분위기 중에서 열처리(산소 어닐 처리)를 행한다. 이것은 강 유전체막 (29)의 결정성을 품질 개선해서 비유전율 εr을 예컨대 1000 이상으로 높히기 위한 것이다. 이 산소 어닐처리에 있어서는 산소가 강 유전체 막(29) 및 하부 전극(31)의 결정 입계에 진입하고, 또한 다시 도전성 산화막(32)에도 약간 진입한다. 그러나, 그 산소 진입에 의해서 도전성 산화막(32)이 다시 산화되어도 전혀 지장이 없다. 여전히 도전성을 갖고 있기 때문이다. 오히려 도전성 산화막(32)과의 산화 반응을 유보해두는 쪽이 소스 영역(23)의 계면에서의 실리콘 산화막의 생성을 감하는 작용이 있으며, 그 의미에서는 도전성 산화막(32)이 말하자면 산화 배리어 내지 더미층이라 말할 수 있다. 이 때문에 소스 영역(23)의 계면에서의 실리콘 산화막의 생성은 거의 일어나지 않으므로 접촉 저항의 저감 내지 직렬 기생용량의 회피를 달성할 수 있다. 하부 전극(31)에 백금(Pt)를 쓴 경우, 상술한 바와 같이 산소 어닐 처리에 있어서 강 유전체막(29)과 동시에 결정성의 질이 개선된다. 예컨대, 백금 (Pt)의 하부 전극(31)이 소스 영역 (23)에 직접 접촉하고 있으면 백금과 실리콘 (Si)의 반응성이 지나치게 강해서 Pt의 기판 내로의 확산을 초래한다. 그러나. 그들 사이에 개재하는 도전성 산화막(32)에 의해서 하방 확산을 방지할 수 있다. 또한, 도전성 산화막(32)과 소스 영역(23)과의 사이에 티타늄(Ti) 실리사이드막 등의 금속 실리사이드를 형성해도 좋다. 또한, 도전성 산화막(32)과 하부 전극(31) 사이에 Ti 막등을 끼워도 좋다.
제 9 도에 도시한 바와 같은 종래의 강 유전체 캐패시터 구조를 갖는 비휘발성 메모리에 있어서는 도전성 산화막(32)이 존재하고 있지 않는 경우의 정보 재기록 회수는 고작 105회 였으나 본 실시예에서 도전성 산화막(32)으로서 산화 레늄 (ReO2)을 쓴 경우에는 정보 재기록 회수는 1010회까지 이르렀다. 또, 강 유전체막의 비유전율 εr로서는 2000 전후의 값이 얻어졌다.
이와같이 소스 영역(23)상에 세로 쌓기 구조의 강 유전체 캐패시터 C를 구축할 수 있는 이익은 셀 면적의 축소화는 물론이고, 제 9 도의 구조와 비교해서 전극 접촉 부분(접촉 저항 부분)을 하나씩 줄일 수 있다. 실질적으로 제 9 도에 도시하는 배선(12) 부분을 배제할 수 있기 때문이다. 그러므로, 정보 기록 판독 출력 시간의 단축화에 기여한다. 또 제 1 도와 제 9 도의 비교로부터 분명한 바와 같이 제 9 도의 상부 전극(10)이 본 예의 하부 전극(31)에, 제 9 도의 하부 전극(8)이 본 예의 상부 전극(30)에 토폴로지적으로 대응하고 있다. 본 예에 있어서 하부 전극 (31)은 Pt를 선택하는 것이 바람직하지만 Pt는 Al에 비해서 비저항이 크다. 그러나 본 예의 하부 전극(31)은 막 두께가 얇고 접촉면적이 접촉 구멍의 접촉면적 보다 크므로 소스 영역(23)과 강 유전체 캐패시터 C와의 사이의 저항값은 거의 문제가 되지 않는다. 또, 플레이트선 P인 상부 전극(30) 및 그 배선은 Al으로 형성 가능하다. 즉, 플레이트선 P가 강 유전체(29)의 위에 형성되기 때문이다. 이 때문에 종래에 비해서 셀 마다의 플레이트 전위의 불균일이 현저하게 개선된다. 또한, 종래에는 두꺼운 LOCOS상에 강 유전체 캐패시터 C가 세로로 적층된 구성이 되고 있으며, 각각의 막의 단차 피복성에 문제가 있었는데, 본 예에서는 게이트 전극(22)의 양곁에 강 유전체 캐패시터 C가 형성되어 있으므로 단차 피복성이 개선되어 있다.
(실시예 2)
제 2 도는 본 발명의 실시예 2에 따른 강 유전체 캐패시터를 구비한 반도체 장치를 도시하는 주요 단면도이다. 또한, 동 도면에 있어서 제 1 도에 도시하는 부분과 동일한 부분에는 동일한 참조 부호를 붙이고, 그 설명은 생략한다. 이 실시예에 있어서도 소스 영역(23) 상에는 강 유전체 캐패시터 C가 쌓아올려져 형성되어 있다. 소스 영역(23)과 하부 전극과의 사이에는 금속 실리사이드 막(40), 도전성 금속막(41) 및 도전성 산화막(42)이 차례로 쌓아올려져 형성되어 있다. 도전성 금속막(41)으로서는 레늄(Re), 루테늄(Ru), 몰리브덴(Mo)등의 금속이며, 도전성을 갖는다. 이 도전성 금속막(41)의 하층은 그 금속을 주성분으로 하는 금속 실리사이드 막(40)이다. 도전성 금속막(41)과 하부 전극(30) 사이에는 산화 레늄(ReO2), 산화루테늄(RuO2), 산화 몰리브덴(MoO3)등의 도전성 산화막(41)이 끼워져 있다. 실시예 1과 상이한 점은 소스 영역(23)과 도전성 산화막(42) 사이에 금속 실리사이드 막 (40) 및 도전성 금속막(41)이 개재하고 있는데 있다.
레늄(Re), 루테늄(Ru), 몰리브덴(Mo)등의 도전성 금속막(41)의 존재 의의는 금속 실리사이드 막(40)을 형성시키는 목적과 강유전체 막(29)에 대한 산소 어닐 처리에 있어서 동시에 도전성 산화막(42)을 형성시키는 목적을 겸하는 것이다. 금속 실리사이드막(40)의 존재는 접촉 저항을 저감시킨다.
다음에 상기 실시예의 제조 방법을 제 3 도에 의거하여 설명한다.
우선, 제 3A 도에 도시하듯이 게이트 전극(22)을 형성한 후, 자기 정렬에 의해서 고농도 N형의 소스 영역(23) 및 드레인 영역(24)을 P형 반도체 기판(20)내에 만들어 넣는다. 다음에 인 유리를 전면에 피복해서 제 1 층간 절연막(27)을 형성한다. 다음에 소스 영역(23) 상의 층간 절연막을 에칭으로 접촉 구멍(27a)을 만든다. 다음에 제 3B 도에 도시하듯이 예컨대 스퍼터링법으로 도전성 산화물을 생성하는 금속으로서 레늄(Re) 막(45)을 두께 2000Å으로 전면 피복한다. 이것에 의해서 접촉 구멍 내는 레늄(Re)으로 매설된다. 그런 다음, 산소를 포함하는 분위기 중에서 열처리를 실시한다. 이 산소 어닐에 의해서 레늄(Re) 막(45)의 표면측이 산화되며, 산화 레늄(ReO2)의 도전성 산화막(42)이 형성된다. 또, 레늄(Re) 막의 소스 영역 (22)에 접촉하는 측에는 Re를 주체로하는 금속 실리사이드막(40)이 형성된다. 이 산소 어닐 처리 결과, 제 4 도에 도시하듯이 레늄(Re)막의 (상면측) 표면측이 산화 레늄 (ReO2)의 도전성 산화막(42)으로 그 하면측(이면측)이 금속 실리사이드막(40)으로 각각 변화해도 좋으며, 제 3C 도에 도시하듯이 일부에 레늄(Re)의 도전성 금속막(41)이 무변화인 채 남아있어도 좋다. 도전성 산화물을 생성하는 금속막(45)을 소스 영역(23)상에 직접 퇴적하는 의의는 실시예 1과 같이 도전성 산화막을 형성하는 방법에 비해서 기능상 및 공정상 매우 편리하다. 금속 실리사이드막(40)의 자기 생성으로 접촉 저항의 저감에 기여하고 액세스 타임의 단축화에 도움이 되는 이익이 추가 공정이 없는 양태로 적합하게 얻어지기 때문이다.
(실시예 3)
제 5 도는 본 발명의 실시예 3에 따른 강 유전체 캐패시터를 구비하는 반도체 장치를 도시하는 주요 단면도이다. 또한, 동 도면에서 제 1 도에 도시하는 부분과 동일한 부분에는 동일 참조 부호를 붙이고, 그 설명은 생략한다. 이 실시예에서도 소스 영역(23)상에 강 유전체 캐패시터 C가 쌓아올려져 형성되어 있다. 소스 영역(23)과 하부 전극(31) 사이에는 Pt 실리사이드막(50), 도전성 산화막(52)이 차례로 쌓아올려져 형성되어 있다. 도전성 산화막(52)으로서는 ITO, 산화 레늄(ReO2), 산화 루테늄(RuO2), 산화몰리브덴(MoO3) 등이다. 소스 영역(23)과 도전성 산화막 (52) 사이에는 Pt 실리사이드막(50)이 끼워져 있다. 이것은 접촉 저항을 저감시키기 위한 것이다. Pt 실리사이드 막(50)의 형성법으로서는 Pt를 스퍼터링법으로 두께 1000Å로 퇴적하고 접촉 구멍을 메꾼 다음, 열처리에 의해 접촉 구멍의 Pt와 소스 영역(23)의 Si를 반응시켜서 Pt 실리사이드를 생성시킨다. 그후, 왕수로 미반응의 Pt를 제거한다. Pt 실리사이드막(50)의 위에는 예컨대 스퍼퍼링법으로 도전성 산화막(52)을 형성한다. 물론 도전성 산화물을 직접 스퍼터링하는 것은 아니며, 상술한 바와 같이 도전성 산화물(Re, Ru, Mo 등)을 생성하는 금속을 스퍼터링해서 금속막을 형성하고 그후, 산소 어닐 처리에 의해서 도전성 산화막을 형성시켜도 지장은 없다. 관련된 경우는 제 6 도에 도시한 바와 같이 일부에 금속막(41)이 남아도 무방하다. 양자의 도전율은 거의 같기 때문이다.
제 7 도는 본 실시예의 변형예를 도시하는 반도체 장치를 도시하는 주요 단면도이다. 상기의 실시예에 있어서는 접촉 구멍 내에만 Pt 실리사이드막(50)이 형성되어 있으나 이 변형 예에 있어서는 자기 정렬 실리사이드(금속 실리사이드)에의해 소스 영역(23), 드레인 영역(24), 및 게이트 전극(22)상에 Pt 실리사이드 막 (60)이 형성되어 있다. 이와 같은 공정을 원용해도 소스 접촉부의 접촉 저항이 저감된다.
또한, 상기 각각의 실시예에서는 Pt 실리사이드막을 형성하고 있으나, 실리콘과 티타늄(T)의 혼합막을 퇴적시키고 나서 열처리에 의해 Ti 실리사이드 막을 성형시켜도 좋으며, Ru, Re, Mo, W, Ta, Pd와 같은 금속 실리사이드라도 좋다.
상술한 강 유전체의 확산영역 내지 기판상의 형성 구조로서는 주로 비휘발성 메모리에 대해서 설명했는데 비 유전율이 큰 것을 이용한 메모리(DRAM)등에 응용할 수 있음은 물론이고, 또한 고용량성을 필요로 하는 회로망에 적용할 수 있다. 또한 본 발명은 압전 소자, 탄성파소자, 초전성 소자를 반도체 기판상에 형성하는데 적용할 수 있다.
본 발명은 기본적으로는 반도체 기판 내지 반도체 기판의 주평면 또는 내부에 강 유전체의 형성 구조를 제공하는 것이다. 대표적인 반도체 기판으로서는 실리콘 기판이 있지만, 갈륨-비소 등의 화합물 반도체 등도 마찬가지로 산소 결합성이 있는 기판에 대해서 적용 가능하다. 강 유전체 형성 구조의 영역은 진성 반도체 영역이어도 좋고, 불순물 확산 영역의 N형 또는 P형 영역이어도 무방하다. 불순물 확산 영역으로서는 MIS형 트랜지스터의 소스 영역 또는 드레인 영역이나 바이폴라 트랜지스터의 3전극의 확산 영역 등이 대표적인 예들이지만 능동 소자의 활성 영역에 국한되지 않고, 확산 저항 층이나 스토퍼 영역 등의 수동 소자의 각각의 영역 상에 강 유전체 형성 구조를 실현하는 것도 가능하다. 확산 영역상에 쌓아 올리듯이 강 유전체 캐패시터 구조를 실현하는 경우는 물론, 트렌치 내에도 강유전체 형성 구조를 실현시킬 수 있다. 즉, 본 발명이 강구한 수단은 반도체 기판과 강 유전체의 전극간에 도전성 산화막을 끼우는 구조를 채용하는 점에 있다. 즉, 본 발명에서는 반도체 기판, 도전성 산화막, 전극, 및 강 유전체 막 순서의 적층구조를 채용한다. 강 유전체 막으로서는 일반적으로 PbTiO3, PZT(PbZrO3, PbTiO3), 또는 PLZT(La, PbZrO3, PbTiO3)가 이용된다. 그리고, 이 종류의 강 유전제막은 예컨대 스퍼터링 법으로 막이 형성되며, 그 후 유전율 등을 개선하기 위해서 산소 어닐 처리를 필요로 한다. 강 유전체 막의 전극은 예컨대 Pt나 Pd이며, 강 유전체막의 결정의 격자 정수에 가까운 Pt쪽이 바람직하다. 도전성 산화막은 예컨대 Ru산화막, Re산화막, Mo산화막 중의 어느 하나이거나 그것들 둘 이상의 혼합막이어도 좋다. 이와 같은 도전성 산화막을 반도체 기판과 전극 사이에 끼우는 구조는 상기의 산소 어닐 처리에서 반도체 기판의 계면에서 산화막이 발생하는 것을 방지한다. 그러므로 접촉 저항의 저감이나 직렬의 기생 용량이 생기는 것을 피할 수 있게된다. 따라서, 반도체 기판의 LOCOS 상에 강 유전체 소자를 설치할 필요는 없으며, 그 영역을 형성하는 강유전 소자의 자유도가 확대되므로 고밀도 집적화에 기여한다.
또한, 본 발명의 제 2 의 수단으로서는 반도체 기판과 상술한 도전성 산화막과의 사이에 그 도전성 산화물을 생성 가능한 도전성 금속막을 개재시키는 것이다. 이 도전 금속막은 도전성 산화물의 생성불능의 금속막이어도 무방하다. 상술한 바와 같이 그 도전성 산화막 자체가 도전성이 있으며, 산소 배리어 내지 더미성을 갖고 있기 때문이다. 그러나, 그 도전성 산화물을 생성 가능한 도전성 금속으로 하는 것이 바람직하다. 그 산소 더미성을 충분히 확보하고 또, 공정 추가를 배제하기 위해서 이다. 도전성 금속막으로서는 예컨대 Ru막, Re막, Mo막 중의 어느 하나 또는 그들 둘 이상의 혼합막이다. 또한 물론 접촉 저항의 저감을 목적으로 하기 위해서는 반도체 기판의 계면에 금속 실리사이드 막을 형성하는 것이 바람직하다. 그 금속 실리사이드 막으로서는 예컨대 Ti, Pt, Ru, Re, Mo, W, Ta 중의 어느 한 금속을 주성분으로 한 실리사이드 막이다.
본 발명의 제 2 의 수단에 관계되는 반도체 장치의 제조 방법은 강 유전체막에 대한 산소 어닐 처리를 절묘하게 이용하는 것이다. 우선, 반도체 기체의 주평면 또는 내부면에 도전성 산화물을 생성 가능한 도전 금속막을 퇴적한다. 예컨대 스퍼터링법으로 행한다. 다음으로 그 도전성 금속층 위에 상기 전극 및 상기 강 유전체 막을 순차 적층한다. 이들의 형성 막도 예컨대 스퍼터링 법으로 행한다. 그리고, 강 유전체 막에 대한 결정성의 품질 개선을 목적으로 하는 산소 어닐(산소를 포함하는 분위기 중에서 열처리)을 실시한다. 이 산소 어닐에 의한 강 유전체 막의 결정성의 개선에 의한 비유전율의 향상은 물론이고, 전극으로서 Pt를 사용하는 경우에는 그 결정성의 품질 개선도 행해지는데 동시에 도전성 금속막에 대해서는 2개의 작용이 실시된다. 즉, 전극측의 도전성 금속막에서는 산화가 진행되어서 도전성 산화막이 형성되며, 또, 기판 계면에서는 금속 실리사이드 막이 형성된다. 후자의 생성은 접촉 저항의 저감에 기여한다. 도전 금속막으로서는 예를 들면, 금속 Ru, Re, Mo 중의 어느 한 금속 또는 그들 둘 이상의 혼합물로 하는 것이 바람직하다.
이상과 같이 본 발명에 따른 강 유전체를 구비한 반도체 장치 및 그 제조 방법은 실리콘 기판등의 주평면 또는 내부에 대한 강 유전체의 형성구조를 제공한다. 산소 결합성이 있는 기체에 대해서 강 유전체를 형성시킬 수 있다. 강 유전체 형성 구조의 영역은 진성 반도체 영역이어도 좋으며, 불순물 확산 영역의 N형 또는 P형 영역이어도 무방하다. MIS형 트랜지스터의 소스 영역 또는 드레인 영역이나 바이폴라 트랜지스터의 3전극의 불순물 확산 영역등이 대표적인 예들이지만 능동소자의 활성 영역에 국한하지 않고, 확산 저항층이나 스토퍼 영역등의 수동 소자의 각각의 영역 상에 강 유전체 형성 구조를 실현시킬 수 있다. 확산 영역 상에 쌓아올리듯이강 유전체 캐패시터 구조를 실현하는 경우는 물론이고, 트랜치내에도 강 유전체 형성 구조를 실현시킬 수 있다. 고밀도 집적화가 요청되고 있는 비휘발성 메모리에 사용하는데 적합하다.
Claims (10)
- 종으로 적층된 구조의 강유전체 커패시터를 가진 반도체 장치에 있어서,반도체 기체(基休)와,상기 반도체 기체내에 형성된 불순물 확산층과,상기 불순물 확산층의 상방에 형성되는 동시에 상기 불순물 확산층과 전기적으로 접속되는 도전성 산화막과,상기 도전성 산화막의 상방에 형성된 커패시터의 하부 전극과,상기 하부 전극의 상방에 형성된 강유전체막과,상기 강유전체막의 상방에 형성된 커패시터의 상부 전극을 포함하는 반도체 장치.
- 제1항에 있어서, 상기 도전성 산화막은, 산화 레늄(ReO2), 산화 루테늄 (RuO2), 산화 몰리브덴(MoO3) 중의 하나 혹은 그 혼합막으로 되어 있는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 불순물 확산층과 상기 도전성 산화막과의 사이에는, 별개의 도전성막이 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제3항에 있어서, 상기 도전성막은, 레늄(Re), 루테늄(Ru), 몰리브덴(Mo) 중의 하나를 함유하는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 불순물 확산층과 상기 도선성 산화막과의 사이에는, 금속 실리사이드막이 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제5항에 있어서, 상기 금속 실리사이드막은, Ti, Pt, Ru, Re, Mo, W, Ta, Pd 중의 하나의 금속을 주성분으로 하는 실리사이드막으로 되어 있는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 하부 전극은, Pt, Pd중의 하나로 되어 있는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 강유전체막은, PbTiO3, PZT(PbZrO3, PbTiO3) 혹은 PLZT (La, PbZrO3, PbTiO3) 중의 하나로 되어 있는 것을 특징으로 하는 반도체 장치.
- 종으로 적층된 강유전체 커패시터를 가진 반도체 장치에 있어서,반도체 기체(基休)와,상기 반도체 기체내에 형성된 불순물 확산층과,상기 불순물 확산층의 상방에 형성되는 동시에 상기 불순물 확산층과 전기적으로 접속되는 도전성을 가진 산화 배리어막과,상기 산화 배리어막의 상방에 형성된 커패시터의 하부 전극과,상기 하부 전극의 상방에 형성된 강유전체막과,상기 강유전체막의 상방에 형성된 커패시터의 상부 전극을 포함하는 반도체 장치.
- 종으로 적층된 구조의 강유전체 커패시터를 가진 반도체 장치를 제조하는 방법에 있어서,반도체 기체(基休)내에 불순물 확산층을 형성하는 공정과,상기 불순물 확산층의 상방에, 접촉공을 가진 절연막을 형성하는 공정과,상기 접촉공내 혹은 그 상방에 상기 불순물 확산층과 전기적으로 접속되는 도전성 산화막을 형성하는 공정과,상기 도전성 산화막의 상방에 커패시터의 하부 전극을 형성하는 공정과,상기 하부 전극의 상방에 강유전체막을 형성하는 공정과,상기 강유전체막을 산소를 함유하는 분위기중에 어닐링하는 공정을 포함하는 반도체 장치의 제조 방법.
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