JP2000036596A - ゲ―トにド―ピングを施し、非常に浅いソ―ス／ドレイン拡張部を作成する方法および結果として得られる半導体 - Google Patents

ゲ―トにド―ピングを施し、非常に浅いソ―ス／ドレイン拡張部を作成する方法および結果として得られる半導体

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Abstract

(57)【要約】 【課題】 ゲートにドーピングを施し、非常に浅いソー
ス／ドレイン拡張部を作成する方法および結果として得
られる半導体を提供すること。 【解決手段】 本発明は、ゲート誘電体境界面まで貫通
して非常に狭いポリシリコン・ゲートに同時に高ドープ
を施しながら、非常に浅いソース／ドレイン（Ｓ／Ｄ）
拡張部を形成する方法に関する。また、本発明は、結果
として得られる半導体にも関する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般に半導体ウェ
ハを製作する方法に関する。より詳細には、本発明は、
非常に狭いポリシリコン・ゲートに同時にドーピングを
施しながら、非常に浅いソース／ドレイン（Ｓ／Ｄ）拡
張部を形成する方法に関する。また、本発明は、結果と
して得られる半導体も含む。
【０００２】
【従来の技術】これまで、より高性能のチップを求める
必要性から、金属酸化膜半導体電界効果トランジスタ
（ＭＯＳＦＥＴ）では、大電流用にチャネル長が短縮さ
れてきた。このように高性能であるために、浅いソース
／ドレイン（Ｓ／Ｄ）拡張部と、ゲート誘電体境界面ま
で完全に貫通した高ドープ・ポリシリコン・ゲートが必
要になる。しかし、ポリシリコン幅が狭くなるにつれ
て、アスペクト比が１に近づき、ゲート定義エッチング
後に従来のイオン注入によってポリシリコン・ゲートの
最適ドーピングを行うことは非常に難しくなっている。
【０００３】その結果、非常に浅いＳ／Ｄ拡張部を有す
る高ドープ・ポリシリコン・ゲートを作成可能な製作プ
ロセスを用意する必要性が存在する。
【０００４】
【発明が解決しようとする課題】本発明の目的は、狭い
ドープ・ポリシリコン・ゲートおよび非常に浅いソース
／ドレイン拡張部を有するＭＯＳＦＥＴ、およびその製
造方法を提供することである。
【課題を解決するための手段】本発明は、少なくとも１
つのポリシリコン・ゲートと、少なくとも１つのソース
／ドレイン領域とを含む層（たとえば、基板）を設け、
少なくとも１つのゲート・スタックとソース／ドレイン
領域に同時にドーピングを施す方法である。その結果、
同時にゲート誘電体境界面まで完全に貫通した狭い（す
なわち、０．２μ未満）の高ドープ・ポリシリコン・ゲ
ート（すなわち、１０19個を上回るドーパント原子／ｃ
ｍ3）を設けながら、ドーパントが余分に横方向に散乱
せずに、非常に浅いＳ／Ｄ拡張部（すなわち、０．１μ
未満）を作成することができる。
【０００５】また、本発明は、非常に狭いＳ／Ｄ拡張部
と、ゲート誘電体境界面まで貫通した高ドープ・ポリシ
リコン・ゲートとを示し、結果として得られる半導体も
含む。
【０００６】
【発明の実施の形態】添付図面に関連して本発明の好ま
しい実施例について詳しく説明するが、添付図面では同
様の指定は同様の要素を示す。
【０００７】本発明の所与の好ましい実施例について示
し詳述するが、特許請求の範囲の範囲を逸脱せずに様々
な変更および修正が可能であることを理解されたい。本
発明の範囲は、構成要素の数、その材料、その形状、そ
の相対配置などに決して限定されるものではなく、単に
好ましい実施例の一例として開示されているだけであ
る。特に、本発明は、高性能論理回路技術で使用するた
めに開示されている。しかし、本発明は、高密度不揮発
性ランダム・アクセス・メモリ（ＮＶＲＡＭ）デバイス
またはその他のデバイスのゲートおよびＳ／Ｄ拡張部に
ドーピングを施すためにも使用することができる。
【０００８】図１は、従来の技法によるデバイス分離形
成、ＮウェルおよびＰウェル形成、ならびにゲート・ス
タック形成後であって、本発明によるドーピング前の高
性能相補形金属酸化膜半導体（ＣＭＯＳ）デバイス１０
の断面図である。このデバイスは一般に、製造プロセス
のこの時点で、その表面に位置し、深さが０．３μ〜
０．４μの複数の浅いトレンチ分離（ＳＴＩ）１４を有
するシリコン層または基板１２を含む。デバイス１０の
ウェル１６、１８は、分離トレンチ１４間に位置する。
デバイスは、Ｐウェル１６と、Ｎウェル１８とを含む。
【０００９】この製造の重大時期には、ポリシリコン・
ゲート・スタック２０も存在する。ゲート・スタック２
０は一般に、ウェル１６、１８上にゲート誘電体層２
２、たとえば、二酸化ケイ素と、ポリシリコン・ボディ
またはゲート２４とを含む。後でケイ化チタンを形成す
る必要をなくすため、ポリシリコン・ゲート２４の上部
表面上には、ゲート・スタック・エッチングの前にゲー
ト配線材料２６の層を設けることもできる。この配線材
料は、どのような高導電材料にすることもでき、たとえ
ば、タングステン（Ｗ）またはケイ化タングステン（Ｗ
Ｓｉx）にすることができる。
【００１０】この際、本発明により、ソース／ドレイン
（Ｓ／Ｄ）領域と同時にポリシリコン・ゲート２４にド
ーピングが施される。
【００１１】図２に示すように、本発明の第１の実施例
では、気相ドーピングを選択的に使用して、ポリシリコ
ン・ゲートとＳ／Ｄ領域の同時ドーピングを行う。特に
この実施例では、ドーピングを施さないゲート・スタッ
ク２０およびウェル１８は、適切な拡散防止材料４０に
よって覆う。この拡散防止材料４０は、化学蒸着法（Ｃ
ＶＤ）、気相成長法、スパッタリングなどの様々な方法
によって付着することができる。さらに、拡散防止材料
４０は、様々な形を取ることができる。たとえば、プロ
セスの進捗状況に応じて、窒化ケイ素または二酸化ケイ
素を使用することができる。次に、マスクをしていない
領域にドーピングを施すため、使用するドーパントに応
じて８００℃を上回る温度までデバイス１０全体を加熱
しながら、選択した型、すなわち、ｎ型またはｐ型のガ
ス（またはプラズマ）ドーピング・ソース３０にＳ／Ｄ
領域１９およびポリシリコン・ゲート２４を曝す。この
ガスは、所望の型のドーピング、すなわち、ｐ型または
ｎ型に応じて様々な形を取ることができる。たとえば、
三塩化ヒ素（ＡｓＣｌ3）、三フッ化ヒ素（ＡｓＦ3）、
ホスフィン（ＰＨ3）、三塩化リン（ＰＣｌ3）、三フッ
化リン（ＰＦ3）、アルシン（ＡｓＨ3）は、ｎ型ガス・
ドーパントとして首尾よく使用されてきた。
【００１２】一般に、加熱はファーネス加熱によって行
われる。しかし、代替策として、ドーピングを施す領域
のみ加熱することもできる。この代替策は、たとえば、
マスクを施したレーザ・ビーム（図示せず）または高速
熱アニール型ランプ（図示せず）により、ガス（または
プラズマ）ドーピング・ソース３０にウェハを曝してい
る間に行うことができる。注目すべきこととして、マス
クを施したレーザ・ビームを使用する場合、拡散防止材
料４０が不要な場合もある。
【００１３】次に、拡散防止材料４０を除去し、最初に
使用したドーピング・ソースに応じて反対の型のドーピ
ング・ソース、すなわち、ｐ型またはｎ型を使用して残
りのゲート・スタック２０およびＳ／Ｄ領域１９につい
てプロセスを繰り返す。使用したｐ型ドーパントの例と
しては、ジボラン（Ｂ2Ｈ6）、三塩化ホウ素（ＢＣ
ｌ 3）、三フッ化ホウ素（ＢＦ3）がある。
【００１４】上記の方法は、ゲート誘電体境界面、すな
わち、ゲート・ボディ２４と誘電体層２２が接するとこ
ろまで貫通したポリシリコン・ゲート・ボディ２４の高
ドープを確保するために側壁からドーピングを施した狭
い、すなわち、０．２μ未満のポリシリコン・ゲートを
設けるものである。イオン注入によるドーピングの際に
検出されるようにドーパントが余分に横方向に散乱せず
に、深さが０．１μ未満の範囲内の浅いＳ／Ｄ拡張部の
ドーピングも行われる。
【００１５】本発明の第２の実施例は、固相ドーピング
の使用を含む。この実施例では、図３に示すように、た
とえば、化学蒸着法（ＣＶＤ）により、ゲート・スタッ
ク１２０および関連のＳ／Ｄ領域の上に第１の型のドー
パント・ソース材料１５０をまず付着する。この第１の
型のドーパント材料１５０は様々な形を取ることができ
る。たとえば、ｐ型ドーパント材料として、ホウ素ドー
プ済みケイ酸塩ガラス（ＢＳＧ）を使用することができ
る。次に、薄い拡散防止材料１４０を付着する。この場
合も、この拡散防止材料１４０は様々な形を取ることが
でき、たとえば、窒化ケイ素または二酸化ケイ素にする
ことができる。
【００１６】次に、第１の型のドーパント材料１５０が
選択したウェル領域、たとえば、ｎウェル領域１１８の
上でＳ／Ｄ領域およびポリシリコン・ゲート１２４のみ
に接触するように、第１の型のドーパント材料１５０と
拡散防止材料１４０にパターンを形成する（たとえば、
フォトレジスト（図示せず）を付着し、露光し、現像
し、エッチングを施すことによる）。次に、ｎ型ドーパ
ントとして第２の型のドーパント・ソース材料１６０、
たとえば、ヒ素ドープ済みケイ酸塩ガラス（ＡＳＧ）を
デバイス全体の上に付着する。
【００１７】次に、デバイスを加熱して、ドーパントを
２つのドーパント・ソース材料１５０、１６０からポリ
シリコンおよびＳ／Ｄ領域に移動させる。あるいは、ド
ーピング領域、すなわち、ｐウェルまたはｎウェルの順
序を切り替えることもできる。特に、ｎ型ドーパント材
料１５０がｐウェル領域１１６の上でＳ／Ｄ領域および
ゲート・スタック１２０のみに接触するように、第１の
型のドーパント材料１５０をｎ型ドーピング・ソース材
料にすることができ、拡散防止層１４０を付着してパタ
ーン形成することもできる。さらに、第２のｐ型ドーピ
ング・ソース材料を付着する前に、ｎ型ドーパントをド
ライブインすることができる。次にｐ型ドーピング・ソ
ース材料を付着し、ドーパントをドライブインすること
になる。この方法により、両方のドーピング型について
ほぼ同じになるように接合深さを制御することができ
る。この場合も、結果は、非常に浅いＳ／Ｄ拡張部と、
ゲート誘電体境界面まで完全に貫通した高ドープ、すな
わち、１０19個を上回るドーパント原子／ｃｍ3のポリ
シリコン・ゲートになる。
【００１８】本発明の第３の実施例では、固相ドーピン
グおよび気相（またはプラズマ）ドーピングの組合せを
提供する。図４に示すように、第１のＳ／Ｄ領域２１９
Ｒとポリシリコン・ゲート２２４Ｒとを含む第１の領域
１０Ｒには、拡散防止材料２４０の被覆により固体ドー
ピング・ソース２５０からドーピングを施す。特に、第
１の型のドーパント材料２５０が第１の領域１０Ｒの選
択したウェル２１８の上でＳ／Ｄ領域２１９Ｒおよびポ
リシリコン・ゲート・スタック２２０Ｒのみに接触する
ように、ｐ型ドーパントとしてのＢＳＧなどの第１の型
のドーパント・ソース材料２５０と、窒化ケイ素または
二酸化ケイ素などの薄い拡散防止材料２４０とを付着
し、パターン形成し、エッチングを施す。
【００１９】同時に、第２のＳ／Ｄ領域２１９Ｌとポリ
シリコン・ゲート２２４Ｌとを含む第２の領域１０Ｌに
は、第１の領域１０Ｒをマスクする拡散防止材料２４０
の層により気相（またはプラズマ）２３０からドーピン
グを施す。次に、第２の領域１０Ｌの上のＳ／Ｄ領域２
１９Ｌおよびポリシリコン・ゲート・スタック２２０Ｌ
をアルシン（ＡｓＨ3）などの気相２３０に曝しなが
ら、８００℃を上回る温度までデバイスを加熱する。こ
の場合も、代替策として、ドーピング領域、すなわち、
ｐウェルまたはｎウェルの順序を切り替えることもでき
る。すなわち、ｎ型ドーパント材料２５０がｐウェル領
域２１６の上でＳ／Ｄ領域２１９Ｌおよびポリシリコン
・ゲート・スタック２２０Ｌのみに接触するように、ｎ
型ドーピング・ソース材料、たとえば、ＡＳＧと、拡散
防止材料２４０、たとえば、二酸化ケイ素を付着し、パ
ターン形成することができる。さらに、気相ドーピング
によってｐ型ドーピングを行う前に、ｎ型ドーパントを
ドライブインすることができる。この場合もやはり、こ
の方法により、両方の型のドーパント接合深さがほぼ同
じになるように制御することができ、結果として得られ
る半導体は、ゲート誘電体２２２の境界面まで完全に貫
通した高ドープ、すなわち、１０19個を上回るドーパン
ト原子／ｃｍ3のポリシリコン・ゲート２２４Ｌと、非
常に浅い、すなわち、０．１μ未満のＳ／Ｄ拡張部とを
示す。
【００２０】本発明の上記の実施例の結果として、深
い、すなわち、０．１μを上回るソース／ドレイン拡散
ドーピングがより容易に促進される。特に、図５に示す
ように、狭いポリシリコン・ゲート３２４とＳ／Ｄ拡張
部３１９にドーピングを施した後、二酸化ケイ素または
窒化ケイ素などのスペーサ形成材料３４２を付着し、エ
ッチングを施して、ゲート・スペーサ３４４を形成する
ことができる。固体ドーピング・ソース材料を使用する
場合、ＢＳＧ３５２などのドーピング・ソース材料を使
用して、図５に示すようなスペーサ３４４の一部を形成
することができる。
【００２１】次に、浅いＳ／Ｄ拡散３１９に隣接して深
いＳ／Ｄ拡散３１７を形成するために、反対の型のドー
ピング領域を覆うブロッキング・マスク（図示せず）に
よりＮ＋またはＰ＋イオン注入を実行する。広いポリシ
リコン・ゲート（図示せず）にもこの注入によってドー
ピングを施す。この相のドーパントは、高速熱アニール
（ＲＴＡ）または従来のファーネスによって加熱するこ
とにより活性化する。短チャネル効果を最小限にするた
め、スペーサを使用して深いＳ／Ｄ拡散３１７をデバイ
スのゲート・エッジ３２５から十分離す。激しい接合部
漏れを発生せずに拡散領域の上にシリサイドを形成する
ために、また、ウェルへの短絡を起こさずに拡散接点を
形成するためにも、深いＳ／Ｄ拡散３１７が必要であ
る。
【００２２】図６に示すように、深いＳ／Ｄ拡散（＞
０．１μ）の形成後、拡散４１７、４１９の上にシリサ
イド４８０（サリサイド）を選択的に形成する。形成す
るシリサイドのタイプは、様々な形、たとえば、ＴｉＳ
ｉxまたはＣｏＳｉxを取ることができる。次に、ゲート
・スタック４２０間およびその上のギャップを充填する
ために絶縁材料４８２を付着する。また、絶縁材料４８
２も様々な形式、たとえば、二酸化ケイ素または窒化ケ
イ素を取ることができる。このステップの好ましい材料
は二酸化ケイ素である。
【００２３】次に、研磨／除去、たとえば、化学機械的
研磨（ＣＭＰ）により、この絶縁材料４８２を平坦化す
ることができる。次に、Ｓ／Ｄ拡散４１７まで絶縁材料
４８２を貫通する接点ホール４８４をエッチングで形成
する。この接点ホール４８４は高導電材料４８６で充填
する。この材料は、どのような高導電材料の形も取るこ
とができ、たとえば、タングステン（Ｗ）、タングステ
ン・シリサイド（ＷＳｉx）、ケイ化チタン（ＴｉＳ
ｉx）、モリブデン（Ｍｏ）、ケイ化モリブデン（Ｍｏ
Ｓｉx）、または大量ドープ・ポリシリコンにすること
ができる。次に、たとえば、ＣＭＰにより、高導電材料
４８６を平坦化して、接点プラグ４８８を形成する。次
に、接点プラグ４８８の上に第１のレベルの金属線４９
０を形成し、電界効果トランジスタ（ＦＥＴ）デバイス
を所望の回路（図示せず）内に配線する。
【００２４】図７および図８は、本発明の第４の実施例
を開示している。この場合、この実施例のプロセスによ
り、一方の型のデバイスについてゲート・スタック５２
０を形成してドーピングを施し、もう一方のデバイス型
のゲート・スタック５２０を形成してドーピングを施
す。プロセス・ステップの残りは、上記の第１の実施例
の場合と同じなので、ここでは繰り返して説明しない。
【００２５】ゲート・スタック５２０の形成後、すなわ
ち、ゲート誘電体５２２、ポリシリコン５２４、高導電
材料５２６、拡散防止層５４０を積層化した後、第１の
ウェル領域５１８、たとえば、ｎウェル領域の上での
み、ゲート・スタック５２０にパターン形成してエッチ
ングを施す。これにより、もう一方の型のデバイスが構
築されている領域内に定義済みの狭いゲート・スタック
５２８と未定義のゲート・スタック５２９のブロックと
が残る。次に、デバイス全体の上に、第１の型のドーピ
ング・ソース材料５５０、たとえば、ＢＳＧなどのｐ型
ドーパントと、拡散防止材料５９０とを付着する。この
付着は、様々な形式、たとえば、ＣＶＤによって行うこ
とができる。これに続いて、従来の加熱方法によりドー
パントのドライブインを行う。
【００２６】次に、図８に示すように、第２のウェル領
域５１６、たとえば、ｐウェル領域の上のゲート・スタ
ック５２９にパターン形成してエッチングを施す。図示
していないフォトレジストを追加して、第１のウェル領
域５１８を覆うこともできる。次に、第１の実施例で記
載したように、第２のウェル領域５１６の上の露出した
ゲート・ポリシリコン５２４に気相ドーパント５３０か
らドーピングを施す。あるいは、ドーピングの型の順序
を切り替えることができる。すなわち、ｐウェル領域の
上のゲート・スタックをまずパターン形成してエッチン
グを施し、拡散拡張部およびゲート・ポリシリコンにｎ
型気相ドーパントからドーピングを施すことができる。
拡散拡張部およびゲート・ポリシリコンのｎ型ドーピン
グ後、拡散防止層を付着する。次に、第２のウェル領域
の上のゲート・スタックにパターン形成してエッチング
を施し、拡散拡張部およびゲート・ポリシリコンに気相
ドーパントまたは固相ドーパントからドーピングを施
す。この時点から、前述のように、広いゲート・スタッ
クおよび深いＳ／Ｄ拡散のドーピングに続いて、接点ホ
ール作成および配線を行うことができるが、簡潔にする
ためここでは繰り返して説明しない。
【００２７】また、本発明は、結果として得られる半導
体も含む。上記の方法の説明から明らかなように、結果
として得られる半導体は、これまで達成不能であった固
有の構造上の特性を示す。特に、結果として得られる半
導体は、狭い、たとえば、０．２μ未満のポリシリコン
・ゲート２４を有し、これはゲート誘電体境界面まで完
全に貫通して高ドープになっている（図１を参照）。ポ
リシリコン・ゲートのドーピングまたはコンシステンシ
ーの程度は１０19個のドーパント原子／ｃｍ3を上回る
ものである。さらに、結果として得られる半導体は、深
さが０．１μ未満の非常に浅いＳ／Ｄ拡張部を有する。
【００２８】上記に概要を示した特定の実施例に関連し
て本発明を説明してきたが、当業者には多くの代替態
様、変更態様、変形態様が思いつくことは明らかであ
る。したがって、上記の本発明の好ましい実施例は例示
のためのものであり、限定するものではない。特許請求
の範囲に定義した本発明の精神および範囲を逸脱せずに
様々な変更を行うことができる。たとえば、第２の実施
例では、気相ドーピングによって第１の型のドーパント
を行うか、または第１のドーパントをｐ型ではなく、ｎ
型ドーパントにすることもできる。さらに、当業者であ
れば、本発明の範囲を逸脱せずに、使用する特定の材料
の様々な変更を行うことができることが分かるだろう。
【００２９】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００３０】（１）半導体にドーピングを施す方法にお
いて、 ａ）少なくとも１つのゲート・スタックと、少なくとも
１つのソース／ドレイン領域とを含む層を設けるステッ
プと、 ｂ）少なくとも１つのゲート・スタックとソース／ドレ
イン領域に同時にドーピングを施すステップとを含む方
法。 （２）層を設ける前記ステップが、誘電体層およびポリ
シリコン・ゲート・ボディを備えた少なくとも１つのゲ
ート・スタックを形成するステップをさらに含み、各ゲ
ート・スタックが側壁を含む、上記（１）に記載の方
法。 （３）同時にドーピングを施す前記ステップが、側壁を
貫通して各ポリシリコン・ゲート・ボディにドーピング
を施すステップを含む、上記（２）に記載の方法。 （４）層を設ける前記ステップが、導体層を備えた前記
少なくとも１つのゲート・スタックを形成するステップ
をさらに含む、上記（２）に記載の方法。 （５）同時にドーピングを施す前記ステップが、少なく
とも１つのゲート・スタックと少なくとも１つのソース
・ドレイン領域とを、選択した第１のドーパントを含む
ガスと選択した第１のドーパントを含むプラズマのうち
の一方に曝すステップと、前記半導体を加熱するステッ
プとを含む、上記（１）に記載の方法。 （６）残りのゲート・スタックと残りのソース・ドレイ
ン領域とを、選択した第２のドーパントを含むガスと選
択した第２のドーパントを含むプラズマのうちの一方に
同時に曝すステップと、前記半導体を加熱するステップ
とをさらに含む、上記（５）に記載の方法。 （７）前記第１のドーパントがｐ型ドーパント材料とｎ
型ドーパント材料のうちの一方であり、前記第２のドー
パントがｐ型ドーパント材料とｎ型ドーパント材料のう
ちのもう一方である、上記（６）に記載の方法。 （８）前記ｎ型ドーパント材料が、三塩化ヒ素、アルシ
ン、三フッ化ヒ素、ホスフィン、三塩化リン、三フッ化
リンのうちの１つであり、前記ｐ型ドーパント材料が、
ジボラン、三塩化ホウ素、三フッ化ホウ素のうちの１つ
である、上記（７）に記載の方法。 （９）同時にドーピングを施す前記ステップが、 ｂ１）少なくとも１つのゲート・スタックと少なくとも
１つのソース／ドレイン領域とを横切って第１の型のド
ーパント・ソース材料を付着するステップと、 ｂ２）前記第１の型のドーパント・ソース材料を横切っ
て拡散防止材料を付着するステップと、 ｂ３）前記第１の型のドーパント・ソース材料によって
覆われていないゲート・スタックとソース／ドレイン領
域とを横切って第２の型のドーパント・ソース・材料を
付着するステップと、 ｂ４）前記半導体を加熱して、前記ドーパント・ソース
材料のドーパントをドライブインするステップとをさら
に含む、上記（１）に記載の方法。 （１０）前記第１の型のドーパント材料が、ヒ素ドープ
済みケイ酸塩ガラスとホウ素ドープ済みケイ酸塩ガラス
のうちの一方であり、前記第２の型のドーパント材料
が、ヒ素ドープ済みケイ酸塩ガラスとホウ素ドープ済み
ケイ酸塩ガラスのうちのもう一方である、上記（９）に
記載の方法。 （１１）同時にドーピングを施す前記ステップが、 ｂ１）少なくとも１つのゲート・スタックと少なくとも
１つのソース／ドレイン領域とを横切って第１の型のド
ーパント・ソース材料を付着するステップと、 ｂ２）前記第１の型のドーパント・ソース材料を横切っ
て拡散防止材料を付着するステップと、 ｂ３）前記デバイスを同時に加熱して前記第１の型のド
ーパント・ソース材料のドーパントをドライブインし、
前記第１の型のドーパント・ソース材料および拡散防止
材料によって覆われていない残りのゲート・スタックと
残りのソース／ドレイン領域とを、選択した第２の型の
ドーパント材料を含むガスと選択した第２の型のドーパ
ント材料を含むプラズマのうちの一方に曝すステップと
をさらに含む、上記（１）に記載の方法。 （１２）前記第１の型のドーパント材料がｐ型ドーパン
ト材料とｎ型ドーパント材料のうちの一方であり、前記
第２の型のドーパント材料がｐ型ドーパント材料とｎ型
ドーパント材料のうちのもう一方である、上記（１１）
に記載の方法。 （１３）前記第１の型のドーパント・ソース材料がヒ素
ドープ済みケイ酸塩ガラスであり、前記第２の型のドー
パント材料が、ジボラン、三塩化ホウ素、三フッ化ホウ
素のうちの１つである、上記（１１）に記載の方法。 （１４）前記第１の型のドーパント材料がホウ素ドープ
済みケイ酸塩ガラスであり、前記第２の型のドーパント
材料が、三塩化ヒ素、アルシン、三フッ化ヒ素、ホスフ
ィン、三塩化リン、三フッ化リンのうちの１つである、
上記（１１）に記載の方法。 （１５）層を設ける前記ステップが、０．２マイクロメ
ートル未満の幅を有するゲート・スタックを設けるステ
ップを含む、上記（１）に記載の方法。 （１６）半導体を形成する方法において、 ａ）半導体用の層を設けるステップと、 ｂ）前記層上に少なくとも１つのゲート・スタックを作
成するステップと、 ｃ）前記層内に少なくとも１つのソース／ドレイン領域
を作成するステップと、 ｄ）少なくとも１つのゲート・スタックと少なくとも１
つのソース／ドレイン領域に同時にドーピングを施すス
テップとを含む方法。 （１７）ステップｂ）の前に前記層内に複数の浅い分離
トレンチを作成するステップをさらに含む、上記（１
６）に記載の方法。 （１８）ステップｂ）が、誘電体層およびポリシリコン
・ゲート・ボディを備えた各ゲート・スタックを形成す
るステップをさらに含み、各ゲート・スタックが側壁を
含む、上記（１６）に記載の方法。 （１９）ステップｂ）が、導体層を備えた各ゲート・ス
タックを形成するステップをさらに含む、上記（１８）
に記載の方法。 （２０）同時にドーピングを施す前記ステップが、側壁
を貫通して前記ポリシリコン・ゲート・ボディにドーピ
ングを施すステップを含む、上記（１６）に記載の方
法。 （２１）同時にドーピングを施す前記ステップが、少な
くとも１つのゲート・スタックと少なくとも１つのソー
ス・ドレイン領域とを、選択した第１のドーパントを含
むガスと選択した第１のドーパントを含むプラズマのう
ちの一方に曝すステップと、前記半導体を加熱するステ
ップとを含む、上記（１６）に記載の方法。 （２２）残りのゲート・スタックと残りのソース・ドレ
イン領域とを、選択した第２のドーパントを含むガスと
選択した第２のドーパントを含むプラズマのうちの一方
に同時に曝すステップと、前記半導体を加熱するステッ
プとをさらに含む、上記（２１）に記載の方法。 （２３）同時にドーピングを施す前記ステップが、 ｄ１）少なくとも１つのゲート・スタックと少なくとも
１つのソース／ドレイン領域とを横切って第１の型のド
ーパント・ソース材料を付着するステップと、 ｄ２）前記第１の型のドーパント・ソース材料を横切っ
て拡散防止材料を付着するステップと、 ｄ３）前記第１の型のドーパント・ソース材料によって
覆われていない残りのゲート・スタックと残りのソース
／ドレイン領域とを横切って第２の型のドーパント・ソ
ース・材料を付着するステップと、 ｄ４）前記デバイスを加熱して、前記第１および第２の
型のドーパント・ソース材料のドーパントをドライブイ
ンするステップとを含む、上記（１６）に記載の方法。 （２４）同時にドーピングを施す前記ステップが、 ｄ１）少なくとも１つのゲート・スタックと少なくとも
１つのソース／ドレイン領域とを横切って第１の型のド
ーパント・ソース材料を付着するステップと、 ｄ２）前記第１の型のドーパント・ソース材料を横切っ
て拡散防止材料を付着するステップと、 ｄ３）前記デバイスを同時に加熱して前記第１の型のド
ーパント・ソース材料のドーパントをドライブインし、
前記第１の型のドーパント・ソース材料および拡散防止
材料によって覆われていない残りのゲート・スタックと
残りのソース／ドレイン領域とを、選択した第２のドー
パントを含むガスと選択した第２のドーパントを含むプ
ラズマのうちの一方に曝すステップとを含む、上記（１
６）に記載の方法。 （２５）前記層上に少なくとも１つのゲート・スタック
を作成する前記ステップが、０．２マイクロメートル未
満の幅を有する少なくとも１つのポリシリコン・ゲート
・ボディを設けるステップを含む、上記（１６）に記載
の方法。 （２６）０．１マイクロメートル未満の深さを有するソ
ース／ドレイン拡張領域を含む半導体。 （２７）ゲート誘電体部分と、境界面で前記ゲート誘電
体部分に結合され、前記ゲート誘電体との前記境界面ま
で完全に貫通した１０19個を上回るドーパント材料原子
／ｃｍ3のドーパント材料コンシステンシーを有するポ
リシリコン・ゲートとを含む半導体。 （２８）前記ポリシリコン・ゲートが０．２マイクロメ
ートル未満の幅を有する、上記（２７）に記載の半導
体。 （２９）前記半導体が、０．１マイクロメートル未満の
深さを有するソース／ドレイン拡張部をさらに含む、上
記（２７）に記載の半導体。
【図面の簡単な説明】
【図１】本発明によるドーピング前の半導体ウェハを示
す図である。
【図２】本発明の第１の実施例によるドーピングの方法
を示す図である。
【図３】本発明の第２の実施例によるドーピングの方法
を示す図である。
【図４】本発明の第３の実施例によるドーピングの方法
を示す図である。
【図５】本発明の代替ステップにより深いＳ／Ｄ拡散を
形成した後の構造を示す図である。
【図６】本発明により完成した半導体を示す図である。
【図７】本発明の第４の実施例によるドーピングの方法
の第１のステップを示す図である。
【図８】本発明の第４の実施例によるドーピングの方法
の第２のステップを示す図である。
【符号の説明】
１２ シリコン層または基板 １４ 浅い分離トレンチ １６ Ｐウェル １８ Ｎウェル １９ Ｓ／Ｄ領域 ２０ ポリシリコン・ゲート・スタック ２２ ゲート誘電体層 ２４ ポリシリコン・ボディまたはゲート ２６ ゲート配線材料 ３０ ガス（またはプラズマ）ドーピング・ソース ４０ 拡散防止材料
フロントページの続き (72)発明者 フルカワ・トシハル アメリカ合衆国05452 バーモント州エセ ックス・ジャンクション オークウッド・ レーン９ (72)発明者 マーク・シー・ヘイキー アメリカ合衆国05468 バーモント州ミル トン ジャクソン・ロード64 (72)発明者 スティーヴン・ジェイ・ホームズ アメリカ合衆国05468 バーモント州ミル トン デヴィノ・ロード127 (72)発明者 デビッド・ヴィー・ホラク アメリカ合衆国05452 バーモント州エセ ックス・ジャンクション ブライアー・レ ーン47

Claims (29)

    【特許請求の範囲】
  1. 【請求項１】半導体にドーピングを施す方法において、 ａ）少なくとも１つのゲート・スタックと、少なくとも
    １つのソース／ドレイン領域とを含む層を設けるステッ
    プと、 ｂ）少なくとも１つのゲート・スタックとソース／ドレ
    イン領域に同時にドーピングを施すステップとを含む方
    法。
  2. 【請求項２】層を設ける前記ステップが、誘電体層およ
    びポリシリコン・ゲート・ボディを備えた少なくとも１
    つのゲート・スタックを形成するステップをさらに含
    み、各ゲート・スタックが側壁を含む、請求項１に記載
    の方法。
  3. 【請求項３】同時にドーピングを施す前記ステップが、
    側壁を貫通して各ポリシリコン・ゲート・ボディにドー
    ピングを施すステップを含む、請求項２に記載の方法。
  4. 【請求項４】層を設ける前記ステップが、導体層を備え
    た前記少なくとも１つのゲート・スタックを形成するス
    テップをさらに含む、請求項２に記載の方法。
  5. 【請求項５】同時にドーピングを施す前記ステップが、
    少なくとも１つのゲート・スタックと少なくとも１つの
    ソース・ドレイン領域とを、選択した第１のドーパント
    を含むガスと選択した第１のドーパントを含むプラズマ
    のうちの一方に曝すステップと、 前記半導体を加熱するステップとを含む、請求項１に記
    載の方法。
  6. 【請求項６】残りのゲート・スタックと残りのソース・
    ドレイン領域とを、選択した第２のドーパントを含むガ
    スと選択した第２のドーパントを含むプラズマのうちの
    一方に同時に曝すステップと、 前記半導体を加熱するステップとをさらに含む、請求項
    ５に記載の方法。
  7. 【請求項７】前記第１のドーパントがｐ型ドーパント材
    料とｎ型ドーパント材料のうちの一方であり、前記第２
    のドーパントがｐ型ドーパント材料とｎ型ドーパント材
    料のうちのもう一方である、請求項６に記載の方法。
  8. 【請求項８】前記ｎ型ドーパント材料が、三塩化ヒ素、
    アルシン、三フッ化ヒ素、ホスフィン、三塩化リン、三
    フッ化リンのうちの１つであり、前記ｐ型ドーパント材
    料が、ジボラン、三塩化ホウ素、三フッ化ホウ素のうち
    の１つである、請求項７に記載の方法。
  9. 【請求項９】同時にドーピングを施す前記ステップが、 ｂ１）少なくとも１つのゲート・スタックと少なくとも
    １つのソース／ドレイン領域とを横切って第１の型のド
    ーパント・ソース材料を付着するステップと、 ｂ２）前記第１の型のドーパント・ソース材料を横切っ
    て拡散防止材料を付着するステップと、 ｂ３）前記第１の型のドーパント・ソース材料によって
    覆われていないゲート・スタックとソース／ドレイン領
    域とを横切って第２の型のドーパント・ソース・材料を
    付着するステップと、 ｂ４）前記半導体を加熱して、前記ドーパント・ソース
    材料のドーパントをドライブインするステップとをさら
    に含む、請求項１に記載の方法。
  10. 【請求項１０】前記第１の型のドーパント材料が、ヒ素
    ドープ済みケイ酸塩ガラスとホウ素ドープ済みケイ酸塩
    ガラスのうちの一方であり、前記第２の型のドーパント
    材料が、ヒ素ドープ済みケイ酸塩ガラスとホウ素ドープ
    済みケイ酸塩ガラスのうちのもう一方である、請求項９
    に記載の方法。
  11. 【請求項１１】同時にドーピングを施す前記ステップ
    が、 ｂ１）少なくとも１つのゲート・スタックと少なくとも
    １つのソース／ドレイン領域とを横切って第１の型のド
    ーパント・ソース材料を付着するステップと、 ｂ２）前記第１の型のドーパント・ソース材料を横切っ
    て拡散防止材料を付着するステップと、 ｂ３）前記デバイスを同時に加熱して前記第１の型のド
    ーパント・ソース材料のドーパントをドライブインし、
    前記第１の型のドーパント・ソース材料および拡散防止
    材料によって覆われていない残りのゲート・スタックと
    残りのソース／ドレイン領域とを、選択した第２の型の
    ドーパント材料を含むガスと選択した第２の型のドーパ
    ント材料を含むプラズマのうちの一方に曝すステップと
    をさらに含む、請求項１に記載の方法。
  12. 【請求項１２】前記第１の型のドーパント材料がｐ型ド
    ーパント材料とｎ型ドーパント材料のうちの一方であ
    り、前記第２の型のドーパント材料がｐ型ドーパント材
    料とｎ型ドーパント材料のうちのもう一方である、請求
    項１１に記載の方法。
  13. 【請求項１３】前記第１の型のドーパント・ソース材料
    がヒ素ドープ済みケイ酸塩ガラスであり、 前記第２の型のドーパント材料が、ジボラン、三塩化ホ
    ウ素、三フッ化ホウ素のうちの１つである、請求項１１
    に記載の方法。
  14. 【請求項１４】前記第１の型のドーパント材料がホウ素
    ドープ済みケイ酸塩ガラスであり、 前記第２の型のドーパント材料が、三塩化ヒ素、アルシ
    ン、三フッ化ヒ素、ホスフィン、三塩化リン、三フッ化
    リンのうちの１つである、請求項１１に記載の方法。
  15. 【請求項１５】層を設ける前記ステップが、０．２マイ
    クロメートル未満の幅を有するゲート・スタックを設け
    るステップを含む、請求項１に記載の方法。
  16. 【請求項１６】半導体を形成する方法において、 ａ）半導体用の層を設けるステップと、 ｂ）前記層上に少なくとも１つのゲート・スタックを作
    成するステップと、 ｃ）前記層内に少なくとも１つのソース／ドレイン領域
    を作成するステップと、 ｄ）少なくとも１つのゲート・スタックと少なくとも１
    つのソース／ドレイン領域に同時にドーピングを施すス
    テップとを含む方法。
  17. 【請求項１７】ステップｂ）の前に前記層内に複数の浅
    い分離トレンチを作成するステップをさらに含む、請求
    項１６に記載の方法。
  18. 【請求項１８】ステップｂ）が、誘電体層およびポリシ
    リコン・ゲート・ボディを備えた各ゲート・スタックを
    形成するステップをさらに含み、各ゲート・スタックが
    側壁を含む、請求項１６に記載の方法。
  19. 【請求項１９】ステップｂ）が、導体層を備えた各ゲー
    ト・スタックを形成するステップをさらに含む、請求項
    １８に記載の方法。
  20. 【請求項２０】同時にドーピングを施す前記ステップ
    が、側壁を貫通して前記ポリシリコン・ゲート・ボディ
    にドーピングを施すステップを含む、請求項１６に記載
    の方法。
  21. 【請求項２１】同時にドーピングを施す前記ステップ
    が、少なくとも１つのゲート・スタックと少なくとも１
    つのソース・ドレイン領域とを、選択した第１のドーパ
    ントを含むガスと選択した第１のドーパントを含むプラ
    ズマのうちの一方に曝すステップと、 前記半導体を加熱するステップとを含む、請求項１６に
    記載の方法。
  22. 【請求項２２】残りのゲート・スタックと残りのソース
    ・ドレイン領域とを、選択した第２のドーパントを含む
    ガスと選択した第２のドーパントを含むプラズマのうち
    の一方に同時に曝すステップと、 前記半導体を加熱するステップとをさらに含む、請求項
    ２１に記載の方法。
  23. 【請求項２３】同時にドーピングを施す前記ステップ
    が、 ｄ１）少なくとも１つのゲート・スタックと少なくとも
    １つのソース／ドレイン領域とを横切って第１の型のド
    ーパント・ソース材料を付着するステップと、 ｄ２）前記第１の型のドーパント・ソース材料を横切っ
    て拡散防止材料を付着するステップと、 ｄ３）前記第１の型のドーパント・ソース材料によって
    覆われていない残りのゲート・スタックと残りのソース
    ／ドレイン領域とを横切って第２の型のドーパント・ソ
    ース・材料を付着するステップと、 ｄ４）前記デバイスを加熱して、前記第１および第２の
    型のドーパント・ソース材料のドーパントをドライブイ
    ンするステップとを含む、請求項１６に記載の方法。
  24. 【請求項２４】同時にドーピングを施す前記ステップ
    が、 ｄ１）少なくとも１つのゲート・スタックと少なくとも
    １つのソース／ドレイン領域とを横切って第１の型のド
    ーパント・ソース材料を付着するステップと、 ｄ２）前記第１の型のドーパント・ソース材料を横切っ
    て拡散防止材料を付着するステップと、 ｄ３）前記デバイスを同時に加熱して前記第１の型のド
    ーパント・ソース材料のドーパントをドライブインし、
    前記第１の型のドーパント・ソース材料および拡散防止
    材料によって覆われていない残りのゲート・スタックと
    残りのソース／ドレイン領域とを、選択した第２のドー
    パントを含むガスと選択した第２のドーパントを含むプ
    ラズマのうちの一方に曝すステップとを含む、請求項１
    ６に記載の方法。
  25. 【請求項２５】前記層上に少なくとも１つのゲート・ス
    タックを作成する前記ステップが、０．２マイクロメー
    トル未満の幅を有する少なくとも１つのポリシリコン・
    ゲート・ボディを設けるステップを含む、請求項１６に
    記載の方法。
  26. 【請求項２６】０．１マイクロメートル未満の深さを有
    するソース／ドレイン拡張領域を含む半導体。
  27. 【請求項２７】ゲート誘電体部分と、境界面で前記ゲー
    ト誘電体部分に結合され、前記ゲート誘電体との前記境
    界面まで完全に貫通した１０19個を上回るドーパント材
    料原子／ｃｍ3のドーパント材料コンシステンシーを有
    するポリシリコン・ゲートとを含む半導体。
  28. 【請求項２８】前記ポリシリコン・ゲートが０．２マイ
    クロメートル未満の幅を有する、請求項２７に記載の半
    導体。
  29. 【請求項２９】前記半導体が、０．１マイクロメートル
    未満の深さを有するソース／ドレイン拡張部をさらに含
    む、請求項２７に記載の半導体。
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