KR100339427B1 - 반도체 소자 및 그의 제조방법 - Google Patents

반도체 소자 및 그의 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 공정 마진 및 성능을 향상시키는데 적합한 반도체 소자 및 그의 제조방법에 관한 것으로서, 반도체 기판상에 형성되는 복수개의 게이트와, 상기 게이트 양측면에 형성되는 절연막 측벽과, 상기 반도체 기판의 표면을 따라서 형성되는 제 1 절연막과, 상기 제 1 절연막상에 소정 두께를 갖고 형성되는 제 1 층간 절연막과, 상기 제 1 층간 절연막의 표면상에 형성되는 제 2 절연막과, 상기 제 2 절연막과 상기 제 1 층간 절연막과 상기 제 1 절연막을 관통하여 하부의 반도체 기판에 연결되는 복수개의 제 1 플러그와, 상기 반도체 기판상에 소정 두께로 형성되는 제 2 층간 절연막과, 상기 제 2 층간 절연막을 관통하여 하부의 제 1 플러그에 연결되는 스토리지 노드 콘택 및 복수개의 전도층과, 상기 스토리지 노드 콘택의 일영역상에 적층 형성되는 베리어막 및 비트 라인과, 상기 반도체 기판의 표면을 따라서 형성되는 제 3 절연막과, 상기 제 3 절연막상에 소정 두께로 형성되는 제 3 층간 절연막과, 상기 제 3 층간 절연막과 제 3 절연막을 관통하여 상기 전도층에 연결되는 제 2 플러그를 포함하여 구성된다.

Description

반도체 소자 및 그의 제조방법{Semiconductor Device and Method for the Same}
본 발명은 반도체 소자에 관한 것으로 특히, 공정 마진을 확보하고 플러그의 비저항을 줄이어 반도체 소자의 성능을 향상시키는데 적당한 반도체 소자 및 그의 제조방법에 관한 것이다.
최근, 반도체 소자의 집적도가 증가됨에 따라서 비트 라인(Bit Line) 캐패시터(Capacitor)용 플러그간의 숏트(Short) 문제로 인하여 상기 캐패시터용 플러그의 임계치수(CD : Critical Dimension)가 감소되고 있으며, 그에 따라서 플러그 계면의 비저항이 증가되는 문제점이 발생되고 있다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자 및 그의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조공정 단면도이다.
종래 반도체 소자는 도 1c에 도시된 바와 같이, 반도체 기판(11)상에 적층 형성된 폴리 실리콘막(12a)과, 텅스텐 실리콘막(12b)과, 제 1 HLD막(12c)과, 제 1 질화막(12d)으로 이루어진 복수개의 게이트(13)와, 상기 게이트(13)의 양측면에 형성되는 절연막 측벽(14)과, 상기 반도체 기판(11)의 표면을 따라서 형성되는 제 2 질화막(15)과, 상기 반도체 기판(11)상에 소정 두께로 형성되는 제 1 층간 절연막(16)과, 상기 제 1 층간 절연막(16)상에 형성되는 제 2 HLD막(17)과, 상기 제 2 HLD막(17)과 상기 제 1 층간 절연막(16)과 제 2 질화막(15)을 관통하여 상기반도체 기판(11)에 연결되는 복수개의 제 1 플러그(18)와, 상기 반도체 기판(11)의 전면에 형성되는 제 2 층간 절연막(19)과, 상기 제 2 층간 절연막(19)을 관통하여 상기 복수개의 제 1 플러그(18) 중 어느 하나에 연결되는 스토리지 노드 콘택(20)과, 상기 스토리지 노드 콘택(20)의 일영역상에 적층하여 형성되는 베리어막(21) 및 비트 라인(22)과, 상기 반도체 기판(11)의 표면을 따라서 형성되는 실리콘 질화막(23)과, 상기 실리콘 질화막(23)상에 소정 두께로 형성되는 제 3 층간 절연막(24)과, 상기 제 3 층간 절연막(24)상에 차례로 적층하여 형성되는 TEOS막(25) 및 제 3 질화막(26)과, 상기 제 3 질화막(26)과 TEOS막(25)과 제 3 층간 절연막(24)과 실리콘 질화막(23)과, 제 2 층간 절연막(19)을 관통하여 상기 제 1 플러그(18)에 연결되는 복수개의 제 2 플러그(27)를 포함하여 구성된다.
상기와 같이 구성되는 종래 반도체 소자의 제조방법을 설명하면 다음과 같다.
우선, 도 1a에 도시된 바와 같이 반도체 기판(11)에 폴리 실리콘막(12a)과 텅스텐 실리콘막(12b)과 제 1 HLD막(12c)과 제 1 질화막(12d)을 적층하여 형성하고 포토 및 식각 공정으로 상기 제 1 질화막(12d)과 제 1 HLD막(12c)과 텅스텐 실리콘막(12b)과 폴리 실리콘막(12a)을 선택적으로 제거하여 복수개의 게이트(13)를 형성한다.
그리고 상기 게이트(13)를 포함한 반도체 기판(11)의 전면에 절연막을 증착하고 상기 게이트(13)의 양측면에만 남도록 상기 절연막을 선택적으로 제거하여 절연막 측벽(14)을 형성한다.
그리고, 상기 반도체 기판(11)의 표면을 따라서 제 2 질화막(15)을 증착한다.
이어, 상기 제 2 질화막(15)상에 일정한 두께의 제 1 층간 절연막(16)을 형성하고 상기 제 1 층간 절연막(16)상에 제 2 HLD막(17)을 형성한다.
그리고, 상기 게이트(13)사이의 반도체 기판(11)이 노출되도록 상기 제 2 HLD막(17)과 제 1 층간 절연막(16)과 제 2 질화막(15)을 선택적으로 제거하여 복수개의 제 1 트렌치를 형성한다.
이어, 상기 제 1 트렌치 내부가 모두 채워지도록 상기 제 1 트렌치를 포함한 반도체 기판(11)의 전면에 폴리 실리콘을 증착하고, CMP 공정으로 상기 제 1 트렌치 내부에만 남도록 상기 폴리 실리콘을 선택적으로 제거하여 복수개의 제 1 플러그(18)를 형성한다.
그리고, 상기 반도체 기판(11)상에 제 2 층간 절연막(19)을 증착하고 포토 및 식각 공정으로 상기 복수개의 제 1 플러그(18) 중 어느 하나가 노출되도록 상기 제 2 층간 절연막(19)을 선택적으로 제거하여 제 2 트렌치를 형성한다.
그리고, 상기 반도체 기판(11)상에 텅스텐막을 증착하고 상기 제 2 트렌치 내부에 남도록 이를 선택적으로 제거하여 상기 제 1 플러그(18)와 전기적으로 연결되는 스토리지 노드 콘택(20)을 형성한다.
그리고, 도 1b에 도시된 바와 같이 반도체 기판(11)의 전면에 티타늄 질화막과 텅스텐막을 차례로 증착하고 상기 스토리지 노드 콘택(20)의 일영역상에만 남도록 이를 선택적으로 제거하여 베리어막(21)과 비트 라인(22)을 형성한다.
그리고, 상기 반도체 기판(11)의 표면을 따라서 실리콘 질화막(23)을 증착한다.
도 1c에 도시된 바와 같이 상기 반도체 기판(11)의 전면에 소정 두께로 제 3 층간 절연막(24)을 증착하고, 상기 제 3 층간 절연막(24)상에 TEOS막(25)과 제 3 질화막(26)을 차례로 형성한다.
이어, 포토 및 식각 공정으로 상기 제 1 플러그(18)의 표면이 노출되도록 상기 제 3 질화막(26)과 TEOS막(25)과 제 3 층간 절연막(24)과 실리콘 질화막(23)과 제 2 층간 절연막(19)을 선택적으로 제거하여 복수개의 제 3 트렌치를 형성한 후, 상기 제 3 트렌치 내부에 폴리 실리콘을 매립하여 상기 제 1 플러그(18)에 전기적으로 연결되는 제 2 플러그(27)를 형성하여 종래 반도체 소자를 완성한다.
그러나, 상기와 같은 종래의 반도체 소자 및 그의 제조방법은 다음과 같은 문제점이 있다.
첫째, 제 2 플러그용 제 3 트렌치는 그 하부의 제 1 플러그가 노출되도록 깊게 형성해야 하기 때문에 트렌치 공정 마진의 확보가 어렵다.
둘째, 집적도가 증가할수록 제 2 플러그 하부면의 임계치수가 점점 감소하므로 플러그 계면의 비저항이 증가되어 반도체 소자의 성능이 저하된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 공정 마진을 확보하고 플러그 계면의 비저항을 증가시키어 반도체 소자의 성능을 향상시키는데 적합한 반도체 소자 및 그의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조공정 단면도
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도
도면의 주요 부분에 대한 부호설명
31 : 반도체 기판 32a : 폴리 실리콘막
32b : 텅스텐 실리콘막 32c : 제 1 HLD막
32d : 제 1 질화막 33 : 게이트
34 : 절연막 측벽 35 : 제 2 질화막
36 : 제 1 층간 절연막 37 : 제 2 HLD막
38 : 제 1 플러그 39 : 제 2 층간 절연막
40 : 스토리지 노드 콘택 40a : 전도층
41 : 베리어막 42 : 비트 라인
43 : 실리콘 질화막 44 : 제 3 층간 절연막
45 : TEOS막 46 : 제 3 질화막
47 : 제 2 플러그
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자는 반도체 기판상에 형성되는 복수개의 게이트와, 상기 게이트 양측면에 형성되는 절연막 측벽과, 상기 반도체 기판의 표면을 따라서 형성되는 제 1 절연막과, 상기 제 1 절연막상에 소정 두께를 갖고 형성되는 제 1 층간 절연막과, 상기 제 1 층간 절연막의 표면상에 형성되는 제 2 절연막과, 상기 제 2 절연막과 상기 제 1 층간 절연막과 상기 제 1 절연막을 관통하여 하부의 반도체 기판에 연결되는 복수개의 제 1 플러그와, 상기 반도체 기판상에 소정 두께로 형성되는 제 2 층간 절연막과, 상기 제 2 층간 절연막을 관통하여 하부의 제 1 플러그에 연결되는 스토리지 노드 콘택 및 복수개의 전도층과, 상기 스토리지 노드 콘택의 일영역상에 적층 형성되는 베리어막 및 비트 라인과, 상기 반도체 기판의 표면을 따라서 형성되는 제 3 절연막과, 상기 제 3 절연막상에 소정 두께로 형성되는 제 3 층간 절연막과, 상기 제 3 층간 절연막과 제 3 절연막을 관통하여 상기 전도층에 연결되는 제 2 플러그를 포함하여 구성됨을 특징으로 한다.
상기와 같이 구성되는 본 발명에 따른 반도체 소자의 제조방법은 반도체 기판상에 복수개의 게이트를 형성하고 상기 게이트 양측면에 절연막 측벽을 형성하는 단계와, 상기 반도체 기판의 표면을 따라서 제 1 절연막을 형성하는 단계와, 상기 제 1 절연막상에 소정 두께로 제 1 층간 절연막을 형성하고 상기 제 1 층간 절연막상에 제 2 절연막을 형성하는 단계와, 상기 제 2 절연막과 제 1 층간 절연막과 제 1 절연막을 선택적으로 제거하여 상기 반도체 기판을 노출시키는 복수개의 제 1 트렌치를 형성하고 상기 제 1 트렌치에 폴리 실리콘을 매립하여 제 1 플러그를 형성하는 단계와, 상기 반도체 기판상에 제 2 층간 절연막을 형성하고 상기 제 1 플러그의 표면을 노출되도록 상기 제 2 층간 절연막을 선택적으로 제거하여 복수개의 제 2 트렌치를 형성한 후에 상기 제 2 트렌치에 도전성 물질을 매립하여 스토리지 노드 콘택 및 복수개의 전도층을 형성하는 단계와, 상기 스토리지 노드 콘택의 일영역상에 베리어막과 비트 라인을 적층 형성하는 단계와, 상기 반도체 기판의 표면을 따라서 제 3 절연막을 형성하는 단계와, 상기 반도체 기판상에 소정 두께로 제 3 층간 절연막을 형성하는 단계와, 상기 제 3 층간 절연막과 제 3 절연막을 관통하여 상기 전도층에 연결되는 복수개의 제 2 플러그를 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 반도체 소자 및 그의 제조방법을 설명하면 다음과 같다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도이다.
본 발명에 따른 반도체 소자는 도 2c에 도시된 바와 같이 반도체 기판(31)상에 폴리 실리콘막(32a)과 텅스텐 실리콘막(32b)과 제 1 HLD막(32c)과 제 1 질화막(32d)이 적층되어 형성되는 복수개의 게이트(33)와, 상기 게이트(33)의 양측면에 형성되는 절연막 측벽(34)과, 상기 반도체 기판(31)의 표면을 따라서 형성되는 제 2 질화막(35)과, 상기 반도체 기판(31)상에 소정 두께를 갖고 형성되는 제 1 층간 절연막(36)과, 상기 제 1 층간 절연막(36)상에 형성되는 제 2 HLD막(37)과,상기 반도체 기판(31)에 연결되도록 상기 제 2 HLD막(37)과 제 1 층간 절연막(36)과 제 2 질화막(35)을 관통하여 형성되는 복수개의 제 1 플러그(38)와, 상기 반도체 기판(31)상에 형성되는 제 2 층간 절연막(39)과, 상기 제 2 층간 절연막(39)을 관통하여 상기 제 1 플러그(38)에 연결되는 스토리지 노드 콘택(40) 및 전도층(40a)과, 상기 스토리지 노드 콘택(40)의 일영역상에 적층하여 형성되는 베리어막(41) 및 비트 라인(42)과, 상기 반도체 기판(31)의 표면을 따라서 형성되는 실리콘 질화막(43)과, 상기 실리콘 질화막(43)상에 소정 두께로 형성되는 제 3 층간 절연막(44)과, 상기 제 3 층간 절연막(44)상에 적층 형성되는 TEOS막(45) 및 제 3 질화막(46)과, 상기 제 3 질화막(46)과 TEOS막(45)과 제 3 층간 절연막(44)과 실리콘 질화막(43)을 관통하여 상기 전도층(40a)에 전기적으로 연결되는 복수개의 제 2 플러그(47)를 포함하여 구성된다.
상기와 같이 구성되는 본 발명의 실시예에 따른 반도체 소자의 제조방법은 도 2a에 도시된 바와 같이, 반도체 기판(31)상에 폴리 실리콘막(32a)과 텅스텐 실리콘막(32b)과 제 1 HLD막(32c)과 제 1 질화막(32d)을 차례로 형성하고 포토 및 식각 공정으로 상기 제 1 질화막(32d)과 제 1 HLD막(32c)과 텅스텐 실리콘막(32b)과 폴리 실리콘막(32a)을 선택적으로 제거하여 복수개의 게이트(33)를 형성한다.
그리고, 상기 반도체 기판(31)의 전면에 절연막을 증착하고, 상기 게이트(33)의 양측면에만 남도록 상기 절연막을 에치백하여 절연막 측벽(34)을 형성한다.
이어, 상기 반도체 기판(31)의 표면을 따라서 제 2 질화막(35)을 증착하고,상기 반도체 기판(31)상에 소정 두께로 제 1 층간 절연막(36)을 형성한다.
그리고, 상기 제 1 층간 절연막(36)상에 제 2 HLD막(37)을 형성하고, 상기 반도체 기판(31)이 노출되도록 상기 제 2 HLD막(37)과 제 1 층간 절연막(36)과 제 2 질화막(35)을 선택적으로 제거하여 복수개의 제 1 트렌치를 형성한다.
그리고, 상기 제 1 트렌치가 매립되도록 상기 반도체 기판(31)에 폴리 실리콘막을 증착하고, 상기 제 1 트렌치 내부에만 남도록 상기 폴리 실리콘막을 선택적으로 제거하여 복수개의 제 1 플러그(38)를 형성한다.
그리고, 상기 반도체 기판(31)상에 소정 두께로 제 2 층간 절연막(39)을 증착하고, 포토 및 식각 공정으로 상기 복수개의 제 1 플러그(38)의 표면이 노출되도록 상기 제 2 층간 절연막(39)을 선택적으로 제거하여 복수개의 제 2 트렌치를 형성한다.
그리고, 상기 제 2 트렌치가 매립되도록 상기 반도체 기판(31)상에 텅스텐막을 증착하고, 상기 제 2 트렌치 내부에만 남도록 상기 텅스텐막을 선택적으로 제거하여 스토리지 노드 콘택(40) 및 복수개의 전도층(40a)을 형성한다.
즉, 상기 스토리지 노드 콘택(40)과 전도층(40a)은 동일 마스크로 제 2 트렌치를 형성한 후에 상기 제 2 트렌치에 텅스텐을 매립하여 형성하는 것이다.
그리고, 상기 반도체 기판(31)의 표면상에 질화 티타늄막과 텅스텐막을 차례로 형성하고 상기 스토리지 노드 콘택(40)상의 일영역에만 남도록 상기 텅스텐막과 질화 티타늄막을 선택적으로 제거하여 베리어막(41)과 비트 라인(42)을 형성한다.
그리고, 상기 반도체 기판(31)상에 소정 두께로 제 3 층간 절연막(44)을 증착하고, 상기 제 3 층간 절연막(44)상에 TEOS막(45)과 제 3 질화막(46)을 형성한다.
그리고, 상기 전도층(40a)의 표면이 노출되도록 상기 제 3 질화막(46)과 TEOS막(45)과 제 3 층간 절연막(44)과 실리콘 질화막(43)을 선택적으로 제거하여 복수개의 제 3 트렌치를 형성하고 상기 제 3 트렌치 내부에 폴리 실리콘막을 매립하여 상기 제 1 플러그(38)와 전기적으로 연결되는 제 2 플러그(47)를 형성하여 본 발명에 따른 반도체 소자를 완성한다.
상기와 같은 본 발명의 반도체 소자 및 그의 제조방법은 다음과 같은 효과가 있다.
첫째, 제 2 플러그 하부에 소정 두께를 갖는 전도층을 형성하여 상기 전도층의 두께만큼 제 2 플러그용 트렌치의 깊이를 줄일 수 있으므로 트렌치 식각 공정 마진을 향상시킬 수 있다.
둘째, 제 1 플러그와 제 2 플러그의 계면에 전도층을 형성하여 제 1 플러그와 제 2 플러그의 계면의 임계치수를 증가시킬 수 있으므로 플러그 계면의 비저항을 줄일 수 있으며 반도체 소자의 성능을 향상시킬 수 있다.
셋째, 전도층은 상기 스토리지 노드 콘택을 형성하기 위한 동일 마스크를 이용한 식각 공정으로 패터닝할 수 있으므로 공정상에 별도의 변화없이도 반도체 소자의 성능을 향상시킬 수 있다.
넷째, 전도층이 저항값이 작은 텅스텐으로 구성되므로 플러그의 비저항을 보다 효과적으로 감소시킬 수 있다.

Claims (3)

  1. 반도체 기판상에 형성되는 복수개의 게이트와;
    상기 게이트 양측면에 형성되는 절연막 측벽과;
    상기 반도체 기판의 표면을 따라서 형성되는 제 1 절연막과;
    상기 제 1 절연막상에 소정 두께를 갖고 형성되는 제 1 층간 절연막과;
    상기 제 1 층간 절연막의 표면상에 형성되는 제 2 절연막과;
    상기 제 2 절연막과 상기 제 1 층간 절연막과 상기 제 1 절연막을 관통하여 하부의 반도체 기판에 연결되는 복수개의 제 1 플러그와;
    상기 반도체 기판상에 소정 두께로 형성되는 제 2 층간 절연막과;
    상기 제 2 층간 절연막을 관통하여 하부의 제 1 플러그에 연결되는 스토리지 노드 콘택 및 복수개의 전도층과;
    상기 스토리지 노드 콘택의 일영역상에 적층 형성되는 베리어막 및 비트 라인과;
    상기 반도체 기판의 표면을 따라서 형성되는 제 3 절연막과;
    상기 제 3 절연막상에 소정 두께로 형성되는 제 3 층간 절연막과;
    상기 제 3 층간 절연막과 제 3 절연막을 관통하여 상기 전도층에 연결되는 제 2 플러그를 포함하여 구성됨을 특징으로 하는 반도체 소자.
  2. 제 1항에 있어서, 상기 스토리지 노드 콘택과 전도층은 텅스텐(W)으로 구성됨을 특징으로 하는 반도체 소자.
  3. 반도체 기판상에 복수개의 게이트를 형성하고 상기 게이트 양측면에 절연막 측벽을 형성하는 단계;
    상기 반도체 기판의 표면을 따라서 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막상에 소정 두께로 제 1 층간 절연막을 형성하고 상기 제 1 층간 절연막상에 제 2 절연막을 형성하는 단계;
    상기 제 2 절연막과 제 1 층간 절연막과 제 1 절연막을 선택적으로 제거하여 상기 반도체 기판을 노출시키는 복수개의 제 1 트렌치를 형성하고 상기 제 1 트렌치에 폴리 실리콘을 매립하여 제 1 플러그를 형성하는 단계;
    상기 반도체 기판상에 제 2 층간 절연막을 형성하고 상기 제 1 플러그의 표면을 노출되도록 상기 제 2 층간 절연막을 선택적으로 제거하여 복수개의 제 2 트렌치를 형성한 후에 상기 제 2 트렌치에 도전성 물질을 매립하여 스토리지 노드 콘택 및 복수개의 전도층을 형성하는 단계;
    상기 스토리지 노드 콘택의 일영역상에 베리어막과 비트 라인을 적층 형성하는 단계;
    상기 반도체 기판의 표면을 따라서 제 3 절연막을 형성하는 단계;
    상기 반도체 기판상에 소정 두께로 제 3 층간 절연막을 형성하는 단계;
    상기 제 3 층간 절연막과 제 3 절연막을 관통하여 상기 전도층에 연결되는 복수개의 제 2 플러그를 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체소자의 제조방법.
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