KR101017804B1 - 반도체 소자 및 그 형성 방법 - Google Patents

반도체 소자 및 그 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 비트라인 콘택홀 형성 후 랜딩 플러그를 더 식각하여 리세스를 형성하고, 리세스를 매립하는 비트라인을 형성함으로써, 랜딩 플러그와 비트라인과의 접촉 면적을 증가시켜 셀 영역의 저항을 감소시키고 반도체 소자의 동작속도 및 센싱 마진을 개선하는 기술에 관한 것이다.

Description

반도체 소자 및 그 형성 방법{Semiconductor Device and Method for Manufacturing the same}
도 1은 본 발명에 따른 반도체 소자 및 그 형성 방법을 도시한 평면도.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자 및 그 형성 방법을 도시한 단면도들.
<도면의 주요 부분에 대한 부호 설명>
100, 200: 반도체 기판 110, 210: 활성 영역
220: 소자분리막 230: 게이트산화막
240: 게이트 폴리실리콘층 250: 도전층
260: 하드마스크 질화막 120, 265: 게이트
270: 층간 절연막 280: 폴리실리콘층
185, 285: 랜딩 플러그 290: 절연막
300: 하드마스크층 310: 반사방지막
320: 감광막 패턴 330: 비트라인 콘택홀
340: 리세스(Recess) 350: 배리어메탈층
360: 텅스텐층 370: 하드마스크층
380: 비트라인
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 비트라인 콘택홀 형성 후 랜딩 플러그를 더 식각하여 리세스를 형성하고, 리세스를 매립하는 비트라인을 형성함으로써, 랜딩 플러그와 비트라인과의 접촉 면적을 증가시켜 셀 영역의 저항을 감소시키고 반도체 소자의 동작속도 및 센싱 마진을 개선하는 기술에 관한 것이다.
반도체 소자의 고집적화에 따라 소자 내에서 데이터의 입, 출력 경로를 제공하는 비트라인의 재질로 텅스텐(W) 등의 고융점 금속을 이용하는 기술이 진행되고 있다.
상기 텅스텐과 같은 고융점 금속은 기존의 비트라인의 재질에 비해 상대적으로 낮은 비저항을 갖기 때문에 고융점 금속 재질의 비트라인은 고집적 소자에서 요구하는 동작 속도를 만족시킬 수 있다.
여기서, 일반적으로 진행되는 비트라인 형성방법을 설명하면, 먼저, 비트라인 형성 영역을 한정하는 콘택홀이 구비된 층간 절연막 상에 배리어막(barrier layer)으로 티타늄(Ti)막과 제1티타늄질화(TiN)막을 차례로 증착한다. 그런 다음, 후속 비트라인용 금속막인 텅스텐(W)막의 증착을 용이하게 수행하기 위해, 상기 제1티타늄 질화막 상에 글루막(glue layer)인 제2티타늄질화막을 증착한다.
다음으로, 상기 제2티타늄질화막 상에 상기 콘택홀을 완전 매립시킬 수 있을 정도의 충분한 두께로 텅스텐막을 증착한 후, 상기 텅스텐막 상에 하드마스크막을 증착한다. 그런 다음, 상기 하드마스크막, 텅스텐막, 제2티타늄질화막 그리고 제1티타늄질화막 및 티타늄막을 식각하여 비트라인을 형성한다.
그러나, 상기와 같은 종래의 비트라인 형성방법은 다음과 같은 문제점이 발생한다.
먼저, 상기 콘택홀 내에 배리어 막으로 티타늄막과 제1티타늄질화막 및 글루막인 제2티타늄질화막을 증착하게 되면, 상기 콘택홀의 폭이 좁아짐에 따라 상기 텅스텐막의 높이가 가늘게 형성하게 되는데, 이는 비트라인 콘택의 저항을 증가시키는 원인이 된다.
또한, 점점 높아지는 비트라인 물질들로 인해 상기 비트라인의 높이가 높아짐에 따라 비트라인과 스토리지 노드간의 캐패시턴스가 증가하게 된다.
상술한 바와 같이, 종래 기술에 따른 반도체 소자 및 그 형성 방법은 반도체 소자가 고집적화될수록 그 형성 공정 마진이 감소하고, 비트라인 콘택 영역의 디멘전(dimension)도 감소하게 되면서 반도체 기억 장치의 소모전력의 증가, 데이터 센싱 마진 감소 및 동작 속도가 감소되는 문제가 있다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 비트라인 콘택홀 형성 후 랜딩 플러그를 더 식각하여 리세스를 형성하고, 리세스를 매립하는 비트라인을 형성함으로써, 랜딩 플러그와 비트라인과의 접촉 면적을 증가시켜 셀 영역의 저 항을 감소시키고 반도체 소자의 동작속도 및 센싱 마진을 개선하는 반도체 소자 및 그 형성 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자는,
반도체 기판상에 형성된 게이트 및 랜딩 플러그와,
상기 랜딩플러그와 접속된 비트라인 콘택홀 및
상기 랜딩플러그를 더 식각하여 형성된 리세스를 매립하는 비트라인을 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 형성 방법은,
반도체 기판상에 게이트 및 랜딩 플러그를 형성하는 단계와,
전체 표면상에 절연막을 형성하는 단계와,
상기 랜딩 플러그가 노출될 때까지 상기 절연막을 식각하여 비트라인 콘택홀을 형성하는 단계와,
상기 비트라인 콘택홀과 접속되는 상기 랜딩 플러그를 더 식각하여 리세스를 형성하는 단계 및
상기 리세스를 매립하는 비트라인을 형성하는 단계를 포함하는 것과,
상기 랜딩 플러그를 형성하는 단계는,
상기 게이트를 포함한 전체 표면상에 층간 절연막을 형성하는 단계와,
상기 층간 절연막을 식각하여 랜딩 플러그 콘택 영역을 형성하는 단계와,
상기 랜딩 플러그 콘택 영역에 도전 물질을 매립하여 랜딩 플러그 콘택을 형 성하는 단계 및
상기 랜딩 플러그 콘택을 평탄화 식각하는 단계를 포함하는 것과,
상기 비트라인 콘택홀을 형성하는 단계는,
상기 절연막을 평탄화 식각 후, 상기 절연막 상에 하드마스크층 및 반사방지막을 형성하는 단계와,
상기 반사방지막 상에 감광막을 형성하는 단계와,
상기 콘택홀 마스크를 이용한 노광 및 현상공정으로 감광막 패턴을 형성하는 단계 및
상기 감광막 패턴을 마스크로 상기 반사방지막, 상기 하드마스크층 및 상기 절연막을 식각하는 단계를 포함하는 것과,
상기 리세스는 상기 절연막을 마스크로 상기 랜딩 플러그를 식각하여 형성하는 것과,
상기 비트라인을 형성하는 단계는,
상기 리세스를 포함한 전체 표면상에 배리어 메탈층, 도전층 및 하드마스크층을 형성하는 단계와,
상기 하드마스크층 상에 감광막을 형성하는 단계와,
비트라인 마스크를 이용한 노광 및 현상공정으로 감광막 패턴을 형성하는 단계 및
상기 감광막 패턴을 마스크로 상기 하드마스크층, 상기 도전층 및 상기 배리어메탈층을 식각하는 단계를 포함하는 것과,
상기 배리어메탈층은 Ti/TiN층으로 형성하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다.
또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장 된 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급된 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호가 표시된 부분은 동일한 구성요소들을 나타낸다.
도 1은 본 발명에 따른 반도체 소자 및 그 형성 방법을 도시한 평면도로서, 반도체 기판(100), 활성영역(110), 게이트(120) 및 랜딩 플러그(185)를 도시한 것이다.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자 및 그 형성 방법을 도시한 단면도들로서, (ⅰ)은 도 1의 A-A' 절단면을 도시한 것이고, (ⅱ)는 도 1의 B-B' 절단면을 도시한 것이다.
도 2a를 참조하면, 반도체 기판(200)상에 활성영역(210)을 정의하는 소자분리막(220)을 형성한다.
다음에는, 활성 영역(210)을 식각하여 리세스(미도시)를 형성한다.
그 다음에는, 리세스를 포함한 전체 표면상에 게이트 산화막(230)을 형성한 다.
다음에는, 게이트 산화막(230)을 포함한 전체 표면상에 게이트 폴리실리콘층(240)을 형성한다.
그 다음에는, 전체 표면상에 도전층(250) 및 하드마스크 질화막(260)을 순차적으로 형성한다.
다음에는, 하드마스크 질화막(260)을 포함한 전체 표면상에 감광막을 형성한다.
그 다음에는, 게이트 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴을 형성한다.
다음에는, 감광막 패턴을 마스크로 하드마스크 질화막(260), 도전층(250), 폴리실리콘층(240) 및 게이트 산화막(230)을 식각하여 게이트(265)를 형성한다.
그 다음에는, 게이트(265) 측벽에 스페이서(미도시)를 형성한다.
다음에는, 감광막 패턴을 제거한 후, 게이트(265)를 포함한 전체 표면상에 층간 절연막(270)을 형성한다.
그 다음에는, 층간 절연막(270)을 식각하여 랜딩플러그 콘택 영역(미도시)을 형성한다.
다음에는, 랜딩플러그 콘택 영역에 폴리실리콘층(280)을 매립하여 랜딩플러그 콘택(미도시)을 형성한다.
도 2b 및 도 2c를 참조하면, 랜딩플러그 콘택을 평탄화 식각(chemical mechanical polishing, CMP)하여 랜딩플러그(285)를 형성한다.
다음에는, 랜딩플러그(285)를 포함한 전체 표면상에 절연막(290)을 형성한다.
도 2d 및 도 2e를 참조하면, 절연막(290)을 평탄화 식각한 후, 하드마스크층(300) 및 반사방지막(310)을 형성한다.
다음에는, 반사방지막(310) 상에 감광막을 형성한 후, 비트라인 콘택홀 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(320)을 형성한다.
그 다음에는, 감광막 패턴(320)을 마스크로 반사방지막(310), 하드마스크층(300) 및 절연막(290)을 식각하여 랜딩플러그(285)를 노출시키는 비트라인 콘택홀(330)을 형성한다.
도 2f를 참조하면, 감광막 패턴(320)을 제거한 후, 반사방지막(310), 하드마스크층(300) 및 절연막(290)을 마스크로 상기 랜딩플러그(285)를 더 식각하여 리세스(Recess; 340)를 형성한다.
이때, 리세스(340)는 랜딩 플러그의 내부의 폴리실리콘층(미도시)을 오버 식각하여 형성하는 것이 바람직하다.
도 2g 및 도 2h를 참조하면, 반사방지막(310) 및 하드마스크층(300)을 제거한 후, 리세스(도 2f의 340)를 포함한 전체 표면상에 배리어메탈층(350), 텅스텐층(360) 및 하드마스크층(370)을 형성한다.
이때, 배리어메탈층(350)은 Ti/TiN층으로 형성하는 것이 바람직하다.
다음에는, 하드마스크층(370) 상에 감광막을 형성한 후, 비트라인 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.
그 다음에는, 감광막 패턴을 마스크로 하드마스크층(370), 텅스텐층(360) 및 배리어메탈층(350)을 식각하여 비트라인(380)을 형성한다.
이때, 랜딩 플러그(285)와 상기 리세스(도 2f의 340)를 포함하여 형성된 비트라인(380)과의 접촉 면적이 증가하여 비트라인(380)의 저항이 감소된다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 비트라인 콘택홀 형성 후 랜딩 플러그를 더 식각하여 리세스를 형성하고, 리세스를 매립하는 비트라인을 형성함으로써, 랜딩 플러그와 비트라인과의 접촉 면적을 증가시켜 셀 영역의 저항을 감소시키고 반도체 소자의 동작속도 및 센싱 마진을 개선하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (7)

  1. 삭제
  2. 반도체 기판상에 게이트 및 상기 게이트 사이에 랜딩 플러그를 형성하는 단계;
    상기 게이트 및 상기 랜딩 플러그 상부에 절연막을 형성하는 단계;
    상기 랜딩 플러그가 노출될 때까지 상기 절연막을 식각하여 비트라인 콘택홀을 형성하는 단계;
    상기 절연막을 마스크로 이용하여 상기 비트라인 콘택홀과 접속되는 상기 랜딩 플러그를 더 식각하여 리세스를 형성하는 단계; 및
    상기 리세스를 매립하는 비트라인을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  3. 제 2 항에 있어서,
    상기 랜딩 플러그를 형성하는 단계는,
    상기 게이트를 포함한 전체 표면상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 식각하여 랜딩 플러그 콘택 영역을 형성하는 단계;
    상기 랜딩 플러그 콘택 영역에 도전 물질을 매립하여 랜딩 플러그 콘택을 형성하는 단계; 및
    상기 랜딩 플러그 콘택을 평탄화 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 제 2 항에 있어서,
    상기 비트라인 콘택홀을 형성하는 단계는,
    상기 절연막을 평탄화 식각 후, 상기 절연막 상에 하드마스크층 및 반사방지막을 형성하는 단계;
    상기 반사방지막 상에 감광막을 형성하는 단계;
    콘택홀 마스크를 이용한 노광 및 현상공정으로 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 마스크로 상기 반사방지막, 상기 하드마스크층 및 상기 절연막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 삭제
  6. 제 2 항에 있어서,
    상기 비트라인을 형성하는 단계는,
    상기 리세스를 포함한 전체 표면상에 배리어메탈층, 도전층 및 하드마스크층을 형성하는 단계;
    상기 하드마스크층 상에 감광막을 형성하는 단계;
    비트라인 마스크를 이용한 노광 및 현상공정으로 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 마스크로 상기 하드마스크층, 상기 도전층 및 상기 배리어메탈층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  7. 제 6 항에 있어서,
    상기 배리어메탈층은 Ti/TiN층으로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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