KR20100012504A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 장치의 제조 방법은 활성 영역이 정의된 반도체 기판상에 층간 절연막 및 하드마스크막을 형성하는 단계, 셀 어레이와 코어 및 주변 영역에 하나의 게이트 마스크를 사용하여 하드마스크막을 패터닝하는 단계, 셀 클로즈 마스크를 사용한 포토 공정을 통해 셀 어레이 영역 외 코어 및 주변 영역을 노출한 후, 패터닝된 하드마스크막에 의해 노출된 층간 절연막을 식각하여 반도체 기판의 일부를 노출하고 제 1 리세스를 형성하는 단계, 셀 오픈 마스크를 사용한 포토 공정을 통해 셀 어레이 영역만 노출한 후, 패터닝된 하드마스크막에 의해 노출된 층간 절연막과 반도체 기판 및 격리 절연막을 식각하여 제 2 리세스를 형성하는 단계, 및 제 1 및 제 2 리세스에 게이트 절연막을 형성하고 게이트 물질로 매립하는 단계를 포함한다.
반도체, 게이트 마스크, 핀 트랜지스터, 리세스 게이트

Description

반도체 장치의 제조 방법{METHOD OF FABRICATING SEMICONDUCTOR APPARATUS}
본 발명은 고집적 반도체 장치의 제조방법에 관한 것으로, 특히 고집적 반도체 기억 장치 내 안정적으로 동작하는 단위셀을 제조하는 방법에 관한 것이다.
일반적으로, 반도체는 전기전도도에 따른 물질의 분류 가운데 하나로 도체와 부도체의 중간영역에 속하는 물질로서, 순수한 상태에서는 부도체와 비슷하지만 불순물의 첨가나 기타 조작에 의해 전기전도도가 늘어나는 성질을 가진다. 이러한 반도체는 불순물을 첨가하고 도체를 연결하여 트랜지스터 등의 반도체 소자를 생성하는 데 사용되며, 반도체 소자를 사용하여 만들어진 여러 가지 기능을 가지는 장치를 반도체 장치라 한다. 이러한 반도체 장치의 대표적인 예로는 반도체 기억 장치를 들 수 있다.
반도체 기억 장치는 캐패시터 및 트랜지스터로 구성된 단위셀을 다수 포함하고 있으며, 이중 캐패시터는 데이터를 임시 저장하기 위해 사용되고 트랜지스터는 환경에 따라 전기전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트 라인과 캐패시터간 데이터를 전달하기 위해 사용된다. 또한, 반도체 기억 장치는 단위셀로 전달되는 데이터를 전달하거나 단위셀로부터 출력된 데이터를 감지 증폭하는 회로들을 포함하는 코어 영역과 반도체 기억 장치 외부와 코어 영역을 연결하고 반도체 기억 장치 내부에서 사용되는 다양한 전압들을 생성하는 회로 등을 포함하는 주변 영역을 포함한다.
반도체 기억 장치의 집적도가 높아지면서 내부의 다양한 회로들의 크기를 줄여야 한다. 특히, 반도체 기억 장치 내 가장 큰 면적을 차지하는 셀 어레이의 면적을 줄이는 것이 다른 회로들보다 상대적으로 반도체 기억 장치의 집적도를 높이는 데 효율적이다. 이러한 이유로 최근 크기가 6F2인 단위셀을 포함하는 셀 어레이를 만드는 방법이 다양하게 제시되고 있는데, 이중 하나로 미국 특허 번호 7,034,408 (제목: Memory device and method of manufacturing a memory device, 발명자: Schloesser)를 들 수 있다. 이하에서는 전술한 미국 특허가 가진 특징적 구성과 제조 방법에 대해서 설명하고, 자세한 내용은 생략한다.
전술한 미국 특허의 특징은 단위셀의 크기가 줄어들면서 발생할 수 있는 단채널 효과를 방지하기 위해 셀 트랜지스터를 리세스 게이트로 형성하였다. 특히, 워드 라인을 활성 영역이 형성된 반도체 기판에 매립하고 절연막으로 보호한 후 절연막 사이 혹은 절연막 상부로 비트 라인 콘택을 형성하였다. 단위셀에 포함된 셀 트랜지트터의 게이트를 구성하는 워드 라인은 반도체 기판의 표면보다 높은 레벨에 형성하는 것이 일반적이었으나, 전술한 미국 특허에서는 워드 라인은 반도체 기판의 표면보다 아래에 형성하여 비트 라인과 연결된 비트 라인 콘택과 전기적 단절이 더 용이하게 되었다. 종래에 절연막만을 통해 워드 라인과 비트 라인 사이를 전기 적 단절을 시킨 경우 비트 라인의 기생 캐패시턴스로 인해 누설 전류 증가 및 동작 속도 저하 등을 이유로 반도체 기억 장치의 성능 저하가 일어났으나, 전술한 미국 특허는 워드 라인이 매립되어 있어 비트 라인 및 비트 라인 콘택과 전기적 단절이 명확해지면서 기생 캐패시턴스를 크게 줄일 수 있다.
전술한 미국 특허의 요약서를 참조하면, 주변 영역에 포함된 트랜지스터를 형성할 때 리세스 게이트를 형성하는 대신 트랜지스터의 게이트를 셀 어레이의 복수의 층을 쌓아 형성한 비트 라인과 동일한 구조로 형성하고 있다. 즉, 전술한 미국 특허에서는 단위셀 내 포함된 셀 트랜지스터의 게이트를 포함하는 워드 라인은 워드 라인 마스크를 사용하여 형성하는 반면에, 코어 및 주변회로에 있는 트랜지스터들의 게이트 전극은 셀 어레이에 형성되는 비트 라인 형성시 마스크를 사용하고, 비트 라인을 구성하는 복수의 도전 물질과 동일한 물질을 증착하여 게이트 전극을 형성한다. 따라서, 셀 어레이의 가장자리에서 셀 트랜지스터의 게이트로 구성된 워드 라인과 코어 및 주변회로에 형성된 트랜지스터의 게이트 사이에 정렬 오차가 발생하게 된다. 더욱이, 디자인 규칙이 감소하더라도 이러한 정렬 오차가 줄어드는 것이 아니므로 반도체 기억 장치의 오동작을 초래할 수 있는 문제점이 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명에서는 반도체 기판에 매립된 셀 어레이 내 게이트 전극과 셀 어레이와 연결된 코어 및 주변 영역 내 포함된 서로 다른 구조를 가지는 트랜지스터의 게이트 전극이 형성되는 영역을 하나의 게이트 마스크를 사용하여 결정하는 반도체 기억 장치의 제조 방법 및 그에 따라 제조된 반도체 기억 장치를 제공한다.
본 발명은 반도체 기판에 STI 공정을 수행하여 활성 영역을 정의하는 격리 절연막을 형성하는 단계, 상기 반도체 기판상에 층간 절연막 및 하드마스크막을 형성하는 단계, 셀 어레이와 코어 및 주변 영역에 하나의 게이트 마스크를 사용하여 상기 하드마스크막을 패터닝하는 단계, 셀 클로즈 마스크를 사용한 포토 공정을 통해 상기 코어 및 주변 영역만을 노출한 후, 패터닝된 상기 하드마스크막에 의해 노출된 상기 층간 절연막을 식각하여 상기 반도체 기판의 일부를 노출하고 제 1 리세스를 형성하는 단계, 셀 오픈 마스크를 사용한 포토 공정을 통해 상기 셀 어레이 영역만 노출한 후, 패터닝된 상기 하드마스크막에 의해 노출된 상기 층간 절연막과 상기 반도체 기판 및 상기 격리 절연막을 식각하여 제 2 리세스를 형성하는 단계, 상기 제 1 및 제 2 리세스에 게이트 절연막을 형성하고 게이트 물질을 매립하는 단계, 상기 셀 오픈 마스크를 사용한 포토 공정을 통해 상기 셀 어레이 영역만 노출한 후 상기 셀 어레이 영역 내에서 상기 게이트 물질이 상기 반도체 기판의 표면보 다 낮게 형성되도록 식각하는 단계, 및 상기 게이트 물질 상에 게이트 상부 절연막을 형성하여 게이트 패턴을 형성하는 단계를 포함하는 반도체 기억 장치의 제조 방법을 제공한다.
바람직하게는, 상기 반도체 기억 장치의 제조 방법은 상기 코어 및 주변 영역 내 상기 게이트 패턴의 측벽에 측벽 절연막을 형성하는 단계; 및 상기 코어 및 주변 영역 내 상기 게이트 패턴의 양측에 소스/드레인 영역을 형성하는 단계를 더 포함한다.
바람직하게는, 상기 제 2 리세스 형성시 상기 반도체 기판과 상기 격리 절연막의 식각 깊이를 동일하게 하는 것을 특징으로 한다.
바람직하게는, 상기 제 2 리세스 형성시 상기 반도체 기판보다 상기 격리 절연막을 더 깊게 식각하는 것을 특징으로 한다.
바람직하게는, 상기 코어 및 주변 영역 내 상기 게이트 절연막의 두께를 다르게 하는 것을 특징으로 한다.
바람직하게는, 상기 게이트 절연막은 상기 셀 어레이와 상기 코어 및 주변 영역에 따라 다른 두께로 형성되는 것을 특징으로 한다.
바람직하게는, 상기 게이트 절연막은 산화막 및 질화된 산화막으로 구성된 일군으로부터 선택된 어느 하나를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 게이트 절연막을 상기 셀 어레이와 상기 코어 및 주변 영역에 따라 다르게 형성하는 경우, 상기 코어 및 주변 영역에 형성된 상기 게이트 절연막은 산화막, 알루미늄 산화막 및 하프늄 산화막으로 구성된 일군으로부터 선 택된 어느 하나를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 측벽 절연막은 산화막, 질화막 및 산화질화막으로 구성된 일군으로부터 선택된 어느 하나를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 게이트 물질은 다결정 실리콘, 텅스텐 폴리사이드(WSix), TaN, TiN 및 텅스텐(W)으로 구성된 일군으로부터 선택된 어느 하나를 포함하는 것을 특징으로 한다.
본 발명은 워드 라인이 반도체 기판에 매몰된 구조를 가지는 반도체 기억 장치 내에서 셀 어레이와 코어 및 주변 영역에 형성되는 서로 다른 구조의 트랜지스터를 제조함에 있어 하나의 마스크를 사용하여 게이트 패턴의 위치를 결정함으로써 각 영역 사이에 연결되는 게이트 패턴 사이에 발생하는 정렬 오차를 방지하여 반도체 기억 장치의 동작 안정성을 향상시킬 수 있는 장점이 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
본 발명에서는 셀 어레이 내 워드 라인이 반도체 기판에 매립되어 형성되는 구조를 가진 반도체 기억 장치를 제조함에 있어서, 셀 어레이 외 코어 영역 및 주변 영역 내 트랜지스터의 게이트 패턴과 셀 어레이 내 워드 라인이 형성될 영역을 하나의 게이트 마스크를 사용한 포토 공정을 통해 결정함으로써 정렬 오차를 제거 하고 셀 오픈 마스크와 셀 클로즈 마스크를 사용하여 셀 어레이 내 워드 라인과 코어 영역 및 주변 영역 내 트랜지스터의 게이트 패턴이 서로 다른 형태로 제조될 수 있도록 한다.
도 1a ~ 도 1d는 반도체 기억 장치를 형성하기 위한 본 발명의 일 실시예에 따른 ISO 마스크와 게이트 마스크를 설명하기 위한 평면도이다.
도 1a 및 도 1b는 단위셀의 크기에 따른 셀 어레이 내 ISO 마스크 패턴(102A, 102B)와 제 1 및 제 2 게이트 마스크 패턴(104A, 104B)를 설명한다. 구체적으로, 도 1a는 단위셀이 8F2의 크기를 가지는 경우이고, 도 1b는 단위셀이 6F2의 크기를 가지는 경우이다. 이때, F는 디자인 규칙(design rule)에 따른 최소 선폭을 의미한다.
또한, ISO 마스크 패턴(102C, 102D)에 대비하여, 도 1c는 반도체 기억 장치의 코어 및 주변 영역 내 트랜지스터의 게이트 선폭이 다르게 형성되는 곳을 정의할 수 있는 제 3 게이트 마스크 패턴(104C)를 설명하고, 도 1d는 코어 및 주변 영역 내 선폭이 큰 트랜지스터의 제 4 게이트 마스크 패턴(104D)를 설명한다.
본 발명의 일 실시예에 따른 반도체 기억 장치의 제조 방법은 도 1a ~ 도 1d에 도시된 다양한 제 1 혹은 제 2, 제 3 및 제 4 게이트 마스크 패턴(104A or 104B, 104C, 104D)들이 하나의 게이트 마스크에 포함되어 있는 것이 특징이다. 이를 통해, 제 1 혹은 제 2 게이트 마스크 패턴(104A or 104B)에 대응하는 셀 어레이 내 매립되는 워드 라인과 게이트 마스크 패턴(104C, 104D)에 대응하는 셀 어레이 외 코어 영역 및 주변 영역에 형성되는 트랜지스터의 게이트 전극을 하나의 게이트 마스크를 사용하여 형성하는 것이 가능하다.
도 2a ~ 도 2j는 도 1a ~ 도 1d에 도시된 게이트 마스크를 사용하여 본 발명의 일 실시예에 따른 반도체 기억 장치를 제조하는 방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, STI(Shallow Trench Isolation) 공정을 실시하여 반도체 기판(201) 내에 격리 절연막(202)을 형성한다. STI 공정을 자세히 설명하면 다음과 같다. 먼저, 반도체 기판(201) 상에 패드 산화막(미도시)과 패드 질화막(미도시)을 순차적으로 적층(산화공정과 증착공정을 진행)한 후 액티브 마스크를 이용한 식각공정을 실시하여 반도체 기판(201) 내에 트렌치(trench)를 형성한다. 그런 다음, 트렌치가 매립되도록 격리 절연막(202)을 증착한 후 화학적 기계적 연마공정 (Chemical Mechanical Polishing, CMP)을 실시하여 트렌치 내부를 매립한 격리 절연막(202)을 형성한 후, 패드 질화막과 패드 산화막을 순차적으로 제거한다.
STI 공정을 통해 격리 절연막(202)이 형성된 후, 노출된 반도체 기판(201)에 버퍼 절연막(203)을 형성한다. 버퍼 절연막(203) 위에 감광막(미도시)을 도포하고 임플란트 마스크를 사용한 포토공정을 실시하여 필요한 부분에 웰 및 채널 이온 주입을 실시하고 남아있는 감광막을 제거한다. 여기서, 웰 및 채널 영역의 형성을 위해서는 각각의 마스크를 사용하여 필요한 부분만큼 반도체 기판(201)을 노출한 후 이온 주입을 반복하여 시행한다. 이후, 버퍼 절연막(203) 및 격리 절연막(202) 상에 제 1 절연막(204)을 형성한다.
도 2b를 참조하면, 제 1 절연막(204) 상에 하드마스크막(205)을 증착한 후, 하드마스크막(205) 상에 제 2 절연막(206)을 증착한다. 제 2 절연막(206) 상에 제 1 감광막(미도시)을 도포한 후 도 1a ~ 1d에 도시된 게이트 패턴을 정의한 게이트 마스크를 사용한 포토 공정을 수행하여 제 1 감광막을 패터닝한 후 제 2 절연막(206)과 하드마스크막(205)을 식각한다. 이때, 제 2 절연막(206)과 하드마스크막(205)을 식각할 때 제 2 절연막(206) 상에 남아있는 제 1 감광막도 제거될 수 있도록 한다.
도 2c를 참조하면, 패터닝된 제 2 절연막(206)과 하드마스크막(205) 상에 제 3 절연막(207)을 일정 두께로 코팅한다. 이후, 제 2 감광막(208)을 전체 표면에 도포한 후 셀 클로즈(cell close) 마스크를 사용한 포토 공정을 수행하여 셀 어레이 영역을 제외한 코어 영역 및 주변 영역에 제 2 감광막(208)을 제거한다. 노출된 코어 영역 및 주변 영역에 제 3 절연막(207)을 등방성 식각 공정을 통해 제거한 뒤, 패터닝된 하드마스크막(205) 사이로 노출된 제 1 절연막(204)을 식각하여 제 1 리세스를 형성한다. 이때, 제 1 절연막(204)을 식각하는 과정에서 식각 선택비에 의해 하드마스크막(205) 상에 남아있던 제 2 절연막(206)도 제거된다.
도 2d를 참조하면, 셀 어레이 영역에 남아있던 감광막을 습식각을 통해 제거한 뒤, 전체 표면에 제 3 감광막(209)을 도포한다. 이후, 셀 오픈(cell open) 마스크를 사용한 포토 공정을 수행하여 셀 어레이 영역에 제 3 감광막(209)을 제거하고, 이어서 노출된 제 3 절연막(207)을 등방성 식각 공정을 통해 제거한다.
도 2e에 도시된 바와 같이, 셀 어레이 영역에 패터닝된 하드마스크막(205)을 식각마스크로 하여 제 1 절연막(204), 버퍼 절연막(203), 및 반도체 기판(201)과 격리 절연막(202)을 식각하여 제 2 리세스를 형성한다. 이때, 반도체 기판(201)과 격리 절연막(202)은 동일한 깊이로 식각한다. 아울러, 리세스 형성을 위한 식각 과정에서 하드마스크막(205) 상에 남아있던 제 2 절연막(206)은 식각 선택비에 의해 제거되며, 하드마스크막(205)의 일부도 식각되어 두께가 줄어든다.
도시되지 않았지만, 제 2 리세스를 형성한 후에는 채널 영역의 형성을 위해 반도체 기판(201)에 이온 주입공정을 추가로 실시할 수 있으며, 제 2 리세스의 하부를 둥글게 처리하기 위한 화학적 건식 식각(CDE) 공정을 추가로 실시할 수도 있다.
도 2f를 참조하면, 코어 영역과 주변 영역에 남아있던 제 3 감광막(209)을 제거한 후, 셀 어레이 영역 및 코어 영역과 주변 영역에 남아있는 하드마스크막(205)을 제거한다. 이후, 전체 표면에 제 4 절연막(210)을 일정 두께로 증착하고 건식각을 수행하여 제 4 절연막(210)이 제 1 및 제 2 리세스의 측벽에만 남아있도록 한다. 이때 코어 영역과 주변 영역에 제 1 절연막(204) 사이에 노출된 버퍼 절연막(203)도 함께 식각되도록 한다.
도 2g에 도시된 바와 같이, 제 1 및 제 2 리세스 내 노출된 반도체 기판(201) 상에 게이트 절연막(211)을 형성하고, 도전물질을 제 1 및 제 2 리세스에 매립하여 게이트 전극(212)을 형성한다. <X-X'> 및 <Y-Y'>을 참조하면 반도체 기억 장치 내 셀 어레이의 폭이 좁은 리세스의 경우, 도전 물질로 인해 리세스가 완전히 매립되지만, <II-II'>에 도시된 바와 같이 폭이 넓은 게이트 영역의 경우 리세스가 도전 물질에 의해 완전히 매립되지 않는다. 폭이 넓은 게이트 영역을 완전히 매립하기 위해 도전 물질을 두껍게 증착하는 것은 효율적이지 못하므로, 제 1 게이트 상부 절연막(213)을 증착하여 폭이 넓은 게이트 영역에 대응하는 리세스가 완전히 매립되도록 한다. 여기서, 게이트 전극(212)을 구성하는 도전 물질은 다결정 실리콘, 텅스텐 폴리사이드(WSix), TaN, TiN 또는 텅스텐(W)을 포함한다.
도 2h를 참조하면, 리세스를 매립하여 형성한 게이트 전극(212)을 1차 에치백(etch-back) 공정을 통해 일정 두께만큼 식각한다. 이때, 1차 에치백 공정은 게이트 전극(212)의 상부가 반도체 기판(201) 보다는 높게 남아있도록 한다. 1차 에치백 공정을 수행한 뒤 노출된 제 1 절연막(204) 및 제 4 절연막(210)을 등방 습식각을 통해 일정량 식각하여 게이트 전극(212)이 형성된 크기보다 더 넓은 폭을 가지는 리세스가 형성되도록 한다.
도 2i를 참조하면, 셀 어레이 영역과 코어 및 주변 영역 전체 표면에 제 4 감광막(214)을 도포한 뒤, 셀 오픈 마스크를 사용한 포토 공정을 수행하여 셀 어레이 영역에 제 4 감광막(214)을 제거한다. 이후, 셀 어레이 영역에 노출된 게이트 전극(212)을 2차 에치백 공정을 통해 일정 두께만큼 식각하는데, 2차 에치백 공정은 게이트 전극(212)의 상부가 반도체 기판(201)의 상부보다 낮게 남아있도록 한다. 2차 에치백 공정 후, 코어 및 주변 영역 상부에 남아있는 제 4 감광막(214)을 제거한다.
도 2j를 참조하면, 셀 어레이 영역과 코어 및 주변 영역에 형성된 게이트 전 극(212) 상에, 즉 1차 및 2차 에치백 공정과 제 1 절연막(204)을 습식각하여 형성된 리세스에 제 2 게이트 상부 절연막(215)을 매립한 뒤 화학적 기계적 연마공정(CMP)을 수행하여 평탄화한다. 이때, 제 2 차 에치백 공정 전 수행했던 등방 습식각으로 인해, 제 2 게이트 상부 절연막(215)은 게이트 전극(212) 상에 반도체 기판(201)의 표면보다 낮은 영역에는 폭이 좁게 형성되지만 반도체 기판(201)의 표면보다 높은 영역에는 폭이 넓게 형성된다.
게이트 전극(212)의 폭이 좁은 셀 어레이 영역에는 게이트 전극(212) 상부에 제 2 게이트 상부 절연막(215) 만이 형성되어 있으나, 게이트 전극(209)의 폭이 넓은 곳에는 게이트 전극(212) 상부에 제 2 게이트 상부 절연막(215) 외에 제 1 게이트 상부 절연막(213)이 함께 형성되어 있다. 따라서, 반도체 기억 장치 내 트랜지스터의 균일한 특성을 보장하기 위해, 제 1 게이트 상부 절연막(213)과 제 2 게이트 상부 절연막(215)을 동일한 물질로 구성하는 것이 바람직하다.
이후, 셀 트랜지스터 및 코어 및 주변회로의 LDD 영역의 형성하고 측벽 절연막의 형성한 후, 소스/드레인 영역을 형성한다. 소스/드레인 영역을 형성한 후에는 비트 라인과 셀 트랜지스터를 연결하기 위한 비트 라인 플러그, 비트 라인 콘택을 형성하고, 셀 트랜지스터와 캐패시터를 연결하기 위한 저장 노드 플러그를 형성한다. 이후, 비트 라인과 캐패시터를 셀 어레이 영역에 형성하고 그외 금속 배선 등을 추가 형성하여 반도체 기억 장치를 제조한다.
도 3a ~ 3c는 본 발명의 다른 실시예에 따른 반도체 기억 장치를 제조하는 방법을 설명하기 위한 단면도이다.
본 발명의 다른 실시예에 따른 반도체 기억 장치의 제조 방법은 반도체 기판(301) 내에 STI 공정을 통해 격리 절연막(302)를 형성하는 과정부터 셀 어레이 영역 내 반도체 기판(301) 및 제 1 절연막(304)을 식각하여 제 2 리세스를 형성하는 과정까지 도 4a ~ 4e에 설명된 것과 같이 동일하게 진행하여 도 3a에 도시된 바와 같은 구조물을 형성한다.
도 3b를 참조하면, 노출된 셀 어레이 영역에 격리 절연막(302)을 추가 식각하여 셀 어레이 영역 내 반도체 기판(301)이 격리 절연막(302)에 비해 돌출되는 핀 구조를 가지도록 한다. 이후, 코어 영역 및 주변 영역에 남아있는 제 3 감광막(209)을 제거한 후, 셀 어레이 영역 및 코어 영역과 주변 영역에 남아있는 하드마스크막(305)을 제거한다. 이후, 전체 표면에 제 4 절연막(310)을 일정 두께로 증착하고 건식각을 수행하여 제 4 절연막(310)이 제 1 및 제 2 리세스의 측벽에만 남아있도록 한다. 이어서, 코어 영역과 주변 영역에 제 1 절연막(304) 사이에 노출된 버퍼 절연막(303)을 식각한다.
이후 과정은 도 2g ~ 도 2i에서 설명한 바와 같이 게이트 전극(312)을 형성하고 제 1 및 제 2 게이트 상부 절연막(313, 315)을 형성함으로써, 도 3c에 도시된 바와 같은 게이트 패턴을 완성한다.
게이트 패턴의 완성 후에는 셀 트랜지스터 및 코어 및 주변회로의 LDD 영역의 형성하고 측벽 절연막의 형성한 후, 소스/드레인 영역을 형성하고, 전술한 바와 같이, 반도체 기억 장치에 요구되는 구성 요소를 순차적으로 형성한다.
전술한 바와 같이, 본 발명에서는 셀 어레이 영역 내 워드 라인을 반도체 기 판 내에 매립하여 워드 라인과 비트 라인 사이에 발생하는 기생 캐패시턴스를 줄일 수 있어 반도체 기억 장치의 동작 안정성을 향상할 수 있고, 하나의 게이트 마스크를 사용하여 셀 어레이 영역과 코어 및 주변 영역 내 트랜지스터의 게이트가 형성될 영역을 결정함으로써 종래에서 발생하는 정렬 오차를 막을 수 있다. 또한, 본 발명에서는 별도의 추가적인 포토 공정없이 셀 어레이 영역 내 노출된 격리 절연막을 반도체 기판보다 더욱 깊이 식각함으로써 핀 구조를 가지는 트랜지스터를 형성하는 것이 가능하다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a ~ 도 1d는 반도체 기억 장치를 형성하기 위한 본 발명의 일 실시예에 따른 ISO 마스크와 게이트 마스크를 설명하기 위한 평면도.
도 2a ~ 도 2j는 도 1a ~ 도 1d에 도시된 게이트 마스크를 사용하여 본 발명의 일 실시예에 따른 반도체 기억 장치를 제조하는 방법을 설명하기 위한 단면도.
도 3a ~ 3c는 본 발명의 다른 실시예에 따른 반도체 기억 장치를 제조하는 방법을 설명하기 위한 단면도.

Claims (10)

  1. 반도체 기판에 STI 공정을 수행하여 활성 영역을 정의하는 격리 절연막을 형성하는 단계;
    상기 반도체 기판상에 층간 절연막 및 하드마스크막을 형성하는 단계;
    셀 어레이와 코어 및 주변 영역에 하나의 게이트 마스크를 사용하여 상기 하드마스크막을 패터닝하는 단계;
    셀 클로즈 마스크를 사용한 포토 공정을 통해 상기 코어 및 주변 영역만을 노출한 후, 패터닝된 상기 하드마스크막에 의해 노출된 상기 층간 절연막을 식각하여 상기 반도체 기판의 일부를 노출하고 제 1 리세스를 형성하는 단계;
    셀 오픈 마스크를 사용한 포토 공정을 통해 상기 셀 어레이 영역만 노출한 후, 패터닝된 상기 하드마스크막에 의해 노출된 상기 층간 절연막과 상기 반도체 기판 및 상기 격리 절연막을 식각하여 제 2 리세스를 형성하는 단계;
    상기 제 1 및 제 2 리세스에 게이트 절연막을 형성하고 게이트 물질을 매립하는 단계;
    상기 셀 오픈 마스크를 사용한 포토 공정을 통해 상기 셀 어레이 영역만 노출한 후 상기 셀 어레이 영역 내에서 상기 게이트 물질이 상기 반도체 기판의 표면보다 낮게 형성되도록 식각하는 단계; 및
    상기 게이트 물질 상에 게이트 상부 절연막을 형성하여 게이트 패턴을 형성하는 단계
    를 포함하는 반도체 기억 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 코어 및 주변 영역 내 상기 게이트 패턴의 측벽에 측벽 절연막을 형성하는 단계; 및
    상기 코어 및 주변 영역 내 상기 게이트 패턴의 양측에 소스/드레인 영역을 형성하는 단계를 더 포함하는 반도체 기억 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 제 2 리세스 형성시 상기 반도체 기판과 상기 격리 절연막의 식각 깊이를 동일하게 하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 제 2 리세스 형성시 상기 반도체 기판보다 상기 격리 절연막을 더 깊게 식각하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 코어 및 주변 영역 내 상기 게이트 절연막의 두께를 다르게 하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 게이트 절연막은 상기 셀 어레이와 상기 코어 및 주변 영역에 따라 다른 두께로 형성되는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 게이트 절연막은 산화막 및 질화된 산화막으로 구성된 일군으로부터 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 게이트 절연막을 상기 셀 어레이와 상기 코어 및 주변 영역에 따라 다르게 형성하는 경우, 상기 코어 및 주변 영역에 형성된 상기 게이트 절연막은 산화막, 알루미늄 산화막 및 하프늄 산화막으로 구성된 일군으로부터 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 측벽 절연막은 산화막, 질화막 및 산화질화막으로 구성된 일군으로부터 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제1항에 있어서,
    상기 게이트 물질은 다결정 실리콘, 텅스텐 폴리사이드(WSix), TaN, TiN 및 텅스텐(W)으로 구성된 일군으로부터 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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