JP4376500B2 - レジスト埋め込み方法および半導体装置の製造方法 - Google Patents
レジスト埋め込み方法および半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4376500B2 JP4376500B2 JP2002291823A JP2002291823A JP4376500B2 JP 4376500 B2 JP4376500 B2 JP 4376500B2 JP 2002291823 A JP2002291823 A JP 2002291823A JP 2002291823 A JP2002291823 A JP 2002291823A JP 4376500 B2 JP4376500 B2 JP 4376500B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- opening
- resist
- semiconductor device
- present
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Description
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、更に詳しくは、キャパシタ形成やデュアルダマシン・プロセスにおいて、開口部分の底を次工程の処理に対して保護する方法に関する。
【0002】
【従来の技術】
従来、開口部の底を保護する方法として、例えば半導体装置の円筒型キャパシタ形成を行う場合には、酸化膜を開口したのちPoly−Siなどの膜の全面成膜を行い、その後レジストなどの有機膜を塗布法で形成し、露光量を調整して全面露光を行い、レジスト膜を開口部の底のみエッチング用マスクとして残存させてPoly−Si膜を保護し、ドライエッチバックにて、開口内部のPoly−Si以外を除去する方法を採っていた(例えば、特許文献1参照)。
【0003】
【特許文献1】
特開平8−204150号公報(第4頁、第1図)
【0004】
【発明が解決しようとする課題】
従来の半導体装置の開口部の底を保護する方法では、保護材料として用いる有機膜として、ポジ型フォトレジストを用い、全面露光を行うことによって、開口部上部のレジストは露光、現像にて完全に除去されるが、開口底部には露光光が届かないためにレジストが残存することを利用し、開口部底のPoly−Si膜の保護を実現することができていた。また、他の方法として、レジストなどの有機膜を塗布した後、レジストをエッチバックする方法でも同様な効果が得られている。
しかしながら、これらの方法では開口部のアスペクト比が小さい場合、すなわち開口部深さが浅い場合や開口部面積が大きい場合に、開口部底のレジストを残した場合には、開口周辺の絶縁膜上部のレジストも残として残っていたり、絶縁膜上部のレジストを除去できれば開口部底のレジストも除去されてしまうといった問題が生じる。
【0005】
本発明は、上記のような問題を解消するためになされたもので、
溝パターンやホールパターンの構造によらず、その底部のみにレジストの埋め込みを可能にし、次工程のための保護膜を形成できるレジスト埋め込み方法および半導体装置の製造方法を提供するものである。
【0006】
【課題を解決するための手段】
上記の目的を達成するための本発明の半導体装置の製造方法は、
半導体基板上に、層間膜を形成する工程と、
前記層間膜に開口部を形成する工程と、
前記開口部を含む前記層間膜上に導電膜を形成する工程と、
前記導電膜上にポジ型のレジスト膜を塗布する工程と、
前記開口部と平面視で、大きさが前記開口部より小さく形状が前記開口部と同じである遮光部を有するフォトマスクを用いて露光し現像を行うことにより、前記開口部を除く部分の前記層間膜上のレジスト膜を除去して、前記レジスト膜を前記開口部と同じ形状にパターニングして前記開口部の内部に前記レジスト膜を埋め込む工程と、
前記開口部に埋め込まれた前記レジスト膜で前記開口部の底部をマスクして、前記層間膜上の前記導電膜を除去する工程と、
を備える。
【0009】
上記の目的を達成するための本発明の半導体装置の製造方法は、
半導体基板上に、層間膜を形成する工程と、
前記層間膜に開口部を形成する工程と、
前記開口部を含む前記層間膜上に導電膜を形成する工程と、
前記導電膜上にネガ型のレジスト膜を塗布する工程と、
前記開口部と平面視で形状は前記開口部と同じで且つ大きさは前記開口部より小さい透過光部を有するフォトマスクを用いて露光し現像を行うことにより、前記開口部を除く部分の前記層間膜上のレジスト膜を除去して、前記レジスト膜を前記開口部と同じ形状にパターニングして前記開口部の内部に前記レジスト膜を埋め込む工程と、
前記開口部に埋め込まれた前記レジスト膜で前記開口部の底部をマスクして、前記層間膜上の前記導電膜を除去する工程と、
を備える。
【0012】
【発明の実施の形態】
実施の形態1.
図1ないし図5は、本願発明の実施の形態1に係る半導体装置製造工程を示す概略工程断面図である。なお、以下に説明する各実施の形態で用いられる説明図において、同一又は相当部分には同一の符号を付してその説明を省略する。
【0013】
図1を参照して、従来の技術と同様に、半導体基板1上に、第1絶縁膜3、接続孔5、Poly−Siプラグ7、第2絶縁膜9、第3絶縁膜11、開口13、Poly−Si膜15を形成して、Poly−Si膜15の表面を粗面化した後、開口13を含むPoly−Si膜15上にポジ型フォトレジスト117を塗布し、開口13内部にフォトレジスト膜117が残存し、開口部13を除く部分のフォトレジスト膜117が除去されるように、遮光部が開口部13より小さいフォトマスク19を用いてフォトレジスト膜117を露光し、現像を行う。
【0014】
図2は図1を上面からみたときの模式図である。フォトマスク19の遮光部19aは開口部13より小さい領域となっている。
【0015】
次に、図3を参照して、開口部13のレジスト膜117は現像後、除去されずに残存する。
【0016】
次に、図4を参照して、塩素系ガスを用いてPoly−Si膜15をエッチバックする。
【0017】
次に、図5を参照して、開口13内以外の第3絶縁膜11上のPoly−Si膜15がエッチングで除去された後、レジストを除去し、開口13内にのみキャパシタ電極としてのPoly−Si膜15を形成する。
以後、所定のプロセスを経て半導体装置が完成する。
【0018】
以上のように、本実施の形態1に係る発明によれば、開口部深さが浅い場合や開口部面積が大きい場合にも、ポジ型フォトレジストを用いて開口部内のポリシリコン膜上のレジストを残し、開口周辺のポリシリコン膜上部のレジストを除去することができ、開口部の構造によらず、キャパシタ電極形成プロセスの信頼性、半導体装置の製品歩留の安定性を改善することが可能となる。
【0019】
実施の形態2.
実施の形態1では、遮光部が開口部より小さいフォトマスクを用いてポジ型フォトレジスト膜を露光し、開口部のレジスト膜が現像後に除去されずに残存するようにして、開口内にのみキャパシタ電極としてのPoly−Si膜を形成した。これに対し、本実施の形態では、透過光部が開口部より小さいフォトマスクを用いてネガ型フォトレジスト膜を露光し、開口部のレジスト膜が現像後に除去されずに残存するようにして、開口部以外のレジスト膜が現像後に除去され、開口内にのみキャパシタ電極としてのPoly−Si膜を形成するものである。
図6は、本願発明の実施の形態2に係る半導体装置製造工程を示す概略工程断面図である。
【0020】
図6を参照して、実施の形態1と同様、半導体基板1上に、第1絶縁膜3、第1接続孔5、Poly−Siプラグ7、第2絶縁膜9、第3絶縁膜11、開口部13、Poly−Si膜15を形成して、Poly−Si膜15の表面を粗面化した後、開口13を含むPoly−Si膜15上にネガ型フォトレジスト217を塗布し、開口部13にフォトレジスト膜217が残存し、開口部13を除く部分のフォトレジスト膜217が除去されるように、透過光部が開口部13より小さいフォトマスク19を用いてフォトレジスト膜217を露光し、現像を行う。
【0021】
以後、実施の形態1と同様に、開口13内を除く第3絶縁膜11上のPoly−Si膜15が除去され、開口13内にのみキャパシタ電極としてのPoly−Si膜15を形成した後、所定のプロセスを経て半導体装置が完成する。
【0022】
以上のように、本実施の形態2に係る発明によれば、開口部深さが浅い場合や開口部面積が大きい場合にも、ネガ型フォトレジストを用いて開口部内のポリシリコン膜上のレジストを残し、開口周辺のポリシリコン膜上部のレジストを除去することができ、開口部の構造によらず、キャパシタ電極形成プロセスの信頼性、半導体装置の製品歩留の安定性を改善することが可能となる。
【0023】
実施の形態3.
本実施の形態は、本発明の半導体装置の製造方法を、キャパシタを有する半導体記憶装置に適用したものである。
図7ないし図15は、本願発明の実施の形態3に係る半導体装置製造工程を示す概略工程断面図である。
【0024】
図7を参照して、単結晶シリコン基板1上に電界効果トランジスタ311を形成する。
【0025】
次に、図8を参照して、電界効果トランジスタ311の上に層間絶縁膜313をCVD法等により形成し、レジスト塗布、露光、現像後、ドライエッチング技術により第1接続孔315を形成し、CVD法で層間絶縁膜313上にW薄膜を形成し、エッチバックにより、第1接続孔315内にWプラグ317を形成する。さらに、レジスト塗布、露光、現像後、ドライエッチング技術により第1配線用の第1溝319を形成し、CVD法およびCMP法によりPoly−Si膜からなる第1配線325を形成する。
【0026】
次に、図9を参照して、第1配線325を含む層間絶縁膜313の上にレジスト塗布し、露光、現像後、ドライエッチング技術により第2接続孔327を形成し、CVD法によりPoly−Si膜を形成し、エッチバックにて第2接続孔327内にPoly−Siを埋め込み、Poly−Siプラグ329を形成する。さらにPoly−Siプラグ329を含む層間絶縁膜313の上に膜厚90nmのシリコン窒化膜からなる第2絶縁膜331をCVD法等により形成し、第2絶縁膜331の上に膜厚300nmのシリコン酸化膜からなる第3絶縁膜333をCVD法等により形成し、レジスト塗布、露光、現像後、ドライエッチング技術により開口335を形成する。
【0027】
次に、図10を参照して、開口335を含む第3絶縁膜333の上に膜厚90nmのPoly−Si膜337をCVD法等により形成し、さらに表面積を大きくするために選択CVD法を用いてPoly−Si膜337の表面を粗面化する。
【0028】
次に、図11を参照して、開口335を含むPoly−Si膜337上にポジ型フォトレジスト339を塗布し、開口335内部にフォトレジスト膜339が残存し、開口335を除く部分のフォトレジスト膜339が除去されるように、遮光部が開口335より小さいフォトマスク341を用いてフォトレジスト膜339を露光し、現像を行う。
本実施例では、ポジ型フォトレジストを用いたが、ネガ型フォトレジストを塗布し、透過光部が開口より小さいフォトマスクを用いてネガ型フォトレジストを露光、現像してもよい。
【0029】
次に、図12を参照して、開口335内部のレジスト膜339は現像後、除去されずに残存する。
【0030】
次に、図13を参照して、塩素系ガスを用いてPoly−Si膜337をエッチバックする。
【0031】
次に、図14を参照して、開口335内を除く第3絶縁膜333上のPoly−Si膜337がエッチングで除去された後、開口335内部に残存するレジスト339を除去し、開口335内にのみキャパシタ電極としてのPoly−Si膜337を形成する。
【0032】
次に、図15を参照して、キャパシタ形成のための誘電体膜343、セルプレート345を形成する。
以後、所定のプロセスを経て半導体記憶装置が完成する。
【0033】
以上のように、本実施の形態3に係る発明によれば、実際のデバイスにおけるキャパシタ電極形成において、開口部のアスペクト比が小さい場合にも開口部内のポリシリコン膜上のレジストを残し、ポリシリコン膜上部のレジストを除去することができ、開口部の構造によらず、キャパシタ電極形成プロセスの信頼性、半導体装置の製品歩留の安定性を改善することが可能となる。
【0034】
実施の形態4.
本実施の形態は、本発明の半導体装置の製造方法を、多層配線構造を有する半導体装置に適用したものである。
図16ないし図25は、本願発明の実施の形態4に係る半導体装置製造工程を示す概略工程断面図である。
【0035】
図16を参照して、単結晶シリコン基板1上に電界効果トランジスタ311を形成する。
【0036】
次に、図17を参照して、電界効果トランジスタ311の上に層間絶縁膜313をCVD法等により形成し、レジスト塗布、露光、現像後、ドライエッチング技術により第1接続孔315を形成し、選択CVD法により、第1接続孔315内にWプラグ317を形成する。更に、層間絶縁膜313の上に第2絶縁膜331を形成し、レジスト塗布、露光、現像後、ドライエッチング技術により第1配線用の第1溝319を形成し、スパッタリング法により第1溝319の底部及び側壁、層間絶縁膜上にTaN薄膜321を形成し、TaN薄膜321の上にCVD法またはメッキ法により銅薄膜323を形成した後、CMP法により銅薄膜323、TaN薄膜321を研磨して、第1溝319の内部にTaN薄膜321を下層に銅薄膜323を上層に有する積層配線からなる第1配線325を形成する。
【0037】
次に、図18を参照して、第1配線325を含む第2絶縁膜331の上に膜厚60nmのシリコン窒化膜からなる第3絶縁膜427をCVD法等により形成し、第3絶縁膜427の上に、膜厚400nmのシリコン酸化膜からなる第4絶縁膜429をCVD法等により形成し、第4絶縁膜429の上に膜厚60nmのシリコン窒化膜からなる第5絶縁膜431をCVD法等により形成する。更に、この第5絶縁膜431の上に膜厚300nmのシリコン酸化膜からなる第6絶縁膜433をCVD法等により形成し、第6絶縁膜433の上に膜厚90nmのシリコン窒化酸化膜をパターニング用の反射防止膜435としてCVD法等により形成する。
【0038】
次に、図19を参照して、反射防止膜435の上に第1レジスト膜437を塗布し、露光、現像により第2接続孔439を形成する。
【0039】
次に、図20を参照して、反射防止膜435の上に、膜厚800nmのポジ型フォトレジスト膜を塗布し、第2接続孔439の内部をフォトレジスト膜13で埋め込む。第2接続孔439の開口部より小さい遮光部を持つフォトマスク341を用いて露光、現像する。
本実施例では、ポジ型フォトレジストを用いたが、ネガ型フォトレジストを塗布し、透過光部が開口より小さいフォトマスクを用いてネガ型フォトレジストを露光、現像してもよい。
【0040】
次に、図21を参照して、第2接続孔439内部に残存するレジストを硬化処理し、レジストプラグ441が形成される。
【0041】
次に、図22を参照して、反射防止膜435の上に第2レジスト膜443を塗布し、露光、現像により第2溝および第2接続孔439を含む第3溝を形成するためのパターニングを実施する。
【0042】
次に、図23を参照して、第2レジスト膜443をマスクとして、ドライエッチング技術により、反射防止膜435をエッチングし、第5絶縁膜431をストッパーとして第6絶縁膜433をエッチングし、アッシング技術、ウエット技術により残った第2レジスト膜443を除去することにより、第2溝445を形成する。また、同時にレジストプラグ441が埋め込まれた状態の第2接続孔439上に第3溝447を形成する。
【0043】
次に、図24を参照して、第2接続孔439内部のレジストプラグ441と第2レジスト膜443をドライ技術により除去し、反射防止膜435をエッチングし、第2溝445の底部の第3絶縁膜431および第3溝447の底部の第2接続孔439の周囲の第3絶縁膜431をエッチングし、更に第2接続孔439の底部のストッパーの第1絶縁膜427をエッチングし、第2溝445と、第2接続孔439を含む第3溝447から成るデュアルダマシン配線形成用の溝を形成する。
【0044】
次に、図25を参照して、スパッタリング法により第2溝445と、第2接続孔439を含む第3溝447の底部及び側壁及び第6絶縁膜433の上に膜厚60nmのTaN薄膜449を形成し、TaN薄膜449の上にCVD法またはメッキ法により膜厚1μmの銅薄膜451を形成した後、CMP法により銅薄膜451を研磨し、更にTaN薄膜449を研磨して、第2溝445と、第2接続孔439を含む第3溝447の内部にTaN薄膜449を下層に銅薄膜451を上層に有する積層配線から成る、デュアルダマシン配線による第2配線453を形成する。
以後、所定のプロセスを経て半導体装置が完成する。
【0045】
以上のように、本実施の形態4に係る発明によれば、実際のデバイスにおける第2配線の形成において、第2接続孔を含む第3溝を形成する際に、第2接続孔内部にフォトマスクを用いてレジストプラグを形成するので、開口部のアスペクト比小さい場合にも第2接続孔底に保護膜としてのレジストプラグを形成することが可能となる。
また本発明は、半導体装置の製造方法に限らず、基板上の層間膜に開口を形成する工程を含むデバイスの製造方法に応用可能で、例えば液晶表示装置の製造方法にも応用可能である。
【0046】
【発明の効果】
この発明は、以上のように構成されているので以下に示すような効果を奏する。
本発明によれば、レジスト膜を層間膜の開口部と同じ形状にパターニングして開口部内にレジスト膜を埋め込むことにより、開口部のアスペクト比が小さい場合にも開口部底に、次工程のための保護膜を形成することが可能となる。
【0048】
また、本発明によれば、遮光部が開口部より小さいフォトマスクを用いてポジ型レジストをパターニングするので、開口部以外の部分のレジスト膜が残存することを防ぐことができる。
【0049】
また、本発明によれば、透過光部が開口部より小さいフォトマスクを用いてネガ型レジストをパターニングするので、開口部以外の部分のレジスト膜が残存することを防ぐことができる。
【図面の簡単な説明】
【図1】 本発明の実施の形態1に係る半導体装置のキャパシタ形成プロセスを示す断面図である。
【図2】 本発明の実施の形態1に係る半導体装置のキャパシタ形成プロセスを示す上面図である。
【図3】 本発明の実施の形態1に係る半導体装置のキャパシタ形成プロセスを示す断面図である。
【図4】 本発明の実施の形態1に係る半導体装置のキャパシタ形成プロセスを示す断面図である。
【図5】 本発明の実施の形態1に係る半導体装置のキャパシタ形成プロセスを示す断面図である。
【図6】 本発明の実施の形態2に係る半導体装置のキャパシタ形成プロセスを示す断面図である。
【図7】 本発明の実施の形態3に係る半導体記憶装置の製造工程を説明するための断面図模式である。
【図8】 本発明の実施の形態3に係る半導体記憶装置の製造工程を説明するための断面図模式である。
【図9】 本発明の実施の形態3に係る半導体記憶装置の製造工程を説明するための断面図模式である。
【図10】 本発明の実施の形態3に係る半導体記憶装置の製造工程を説明するための断面図模式である。
【図11】 本発明の実施の形態3に係る半導体記憶装置の製造工程を説明するための断面図模式である。
【図12】 本発明の実施の形態3に係る半導体記憶装置の製造工程を説明するための断面図模式である。
【図13】 本発明の実施の形態3に係る半導体記憶装置の製造工程を説明するための断面図模式である。
【図14】 本発明の実施の形態3に係る半導体記憶装置の製造工程を説明するための断面図模式である。
【図15】 本発明の実施の形態3に係る半導体記憶装置の製造工程を説明するための断面図模式である。
【図16】 本発明の実施の形態4に係る電界効果トランジスタの製造工程を説明するための断面模式図である。
【図17】 本発明の実施の形態4に係る電界効果トランジスタの製造工程を説明するための断面模式図である。
【図18】 本発明の実施の形態4に係る電界効果トランジスタの製造工程を説明するための断面模式図である。
【図19】 本発明の実施の形態4に係る電界効果トランジスタの製造工程を説明するための断面模式図である。
【図20】 本発明の実施の形態4に係る電界効果トランジスタの製造工程を説明するための断面模式図である。
【図21】 本発明の実施の形態4に係る電界効果トランジスタの製造工程を説明するための断面模式図である。
【図22】 本発明の実施の形態4に係る電界効果トランジスタの製造工程を説明するための断面模式図である。
【図23】 本発明の実施の形態4に係る電界効果トランジスタの製造工程を説明するための断面模式図である。
【図24】 本発明の実施の形態4に係る電界効果トランジスタの製造工程を説明するための断面模式図である。
【図25】 本発明の実施の形態4に係る電界効果トランジスタの製造工程を説明するための断面模式図である。
【符号の説明】
1 半導体基板
3 第1絶縁膜
9 第2絶縁膜
11 第3絶縁膜
13 開口
15 Poly−Si膜
117 フォトレジスト
19 フォトマスク
19a フォトマスクの遮光部
217 フォトレジスト
333 第3絶縁膜
335 開口
337 Poly−Si膜
339 フォトレジスト
341 フォトマスク
429 第4絶縁膜
431 第5絶縁膜
433 第6絶縁膜
439 第2接続孔
441 フォトレジスト
Claims (2)
- 半導体基板上に、層間膜を形成する工程と、
前記層間膜に開口部を形成する工程と、
前記開口部を含む前記層間膜上に導電膜を形成する工程と、
前記導電膜上にポジ型のレジスト膜を塗布する工程と、
前記開口部と平面視で、大きさが前記開口部より小さく形状が前記開口部と同じである遮光部を有するフォトマスクを用いて露光し現像を行うことにより、前記開口部を除く部分の前記層間膜上のレジスト膜を除去して、前記レジスト膜を前記開口部と同じ形状にパターニングして前記開口部の内部に前記レジスト膜を埋め込む工程と、
前記開口部に埋め込まれた前記レジスト膜で前記開口部の底部をマスクして、前記層間膜上の前記導電膜を除去する工程と、
を備えた半導体装置の製造方法。 - 半導体基板上に、層間膜を形成する工程と、
前記層間膜に開口部を形成する工程と、
前記開口部を含む前記層間膜上に導電膜を形成する工程と、
前記導電膜上にネガ型のレジスト膜を塗布する工程と、
前記開口部と平面視で形状は前記開口部と同じで且つ大きさは前記開口部より小さい透過光部を有するフォトマスクを用いて露光し現像を行うことにより、前記開口部を除く部分の前記層間膜上のレジスト膜を除去して、前記レジスト膜を前記開口部と同じ形状にパターニングして前記開口部の内部に前記レジスト膜を埋め込む工程と、
前記開口部に埋め込まれた前記レジスト膜で前記開口部の底部をマスクして、前記層間膜上の前記導電膜を除去する工程と、
を備えた半導体装置の製造方法。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002291823A JP4376500B2 (ja) | 2002-10-04 | 2002-10-04 | レジスト埋め込み方法および半導体装置の製造方法 |
CNB031596002A CN100375237C (zh) | 2002-10-04 | 2003-09-30 | 抗蚀剂填入方法和半导体器件的制造方法 |
TW092127171A TWI251264B (en) | 2002-10-04 | 2003-10-01 | Method for burying resist and method for manufacturing semiconductor device |
KR1020030068671A KR100596609B1 (ko) | 2002-10-04 | 2003-10-02 | 레지스트 매립 방법 및 반도체 장치의 제조 방법 |
DE10346002A DE10346002A1 (de) | 2002-10-04 | 2003-10-02 | Verfahren zum Vergraben eines Resists und Verfahren zum Herstellen einer Halbleitervorrichtung |
US10/676,090 US7312017B2 (en) | 2002-10-04 | 2003-10-02 | Method for burying resist and method for manufacturing semiconductor device |
US11/935,487 US7556916B2 (en) | 2002-10-04 | 2007-11-06 | Method for burying resist and method for manufacturing semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002291823A JP4376500B2 (ja) | 2002-10-04 | 2002-10-04 | レジスト埋め込み方法および半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004128292A JP2004128292A (ja) | 2004-04-22 |
JP4376500B2 true JP4376500B2 (ja) | 2009-12-02 |
Family
ID=32025458
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002291823A Expired - Fee Related JP4376500B2 (ja) | 2002-10-04 | 2002-10-04 | レジスト埋め込み方法および半導体装置の製造方法 |
Country Status (6)
Country | Link |
---|---|
US (2) | US7312017B2 (ja) |
JP (1) | JP4376500B2 (ja) |
KR (1) | KR100596609B1 (ja) |
CN (1) | CN100375237C (ja) |
DE (1) | DE10346002A1 (ja) |
TW (1) | TWI251264B (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4376500B2 (ja) * | 2002-10-04 | 2009-12-02 | 株式会社ルネサステクノロジ | レジスト埋め込み方法および半導体装置の製造方法 |
JP2006128543A (ja) * | 2004-11-01 | 2006-05-18 | Nec Electronics Corp | 電子デバイスの製造方法 |
WO2020241295A1 (ja) * | 2019-05-29 | 2020-12-03 | 東京エレクトロン株式会社 | 基板処理方法および基板処理装置 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1009687B (zh) * | 1985-09-07 | 1990-09-19 | 索尼公司 | 电子束指引彩色阴极射线管荧光表面制造方法 |
JP2655490B2 (ja) * | 1994-10-28 | 1997-09-17 | 日本電気株式会社 | 半導体装置の製造方法 |
JP2848260B2 (ja) * | 1995-01-30 | 1999-01-20 | 日本電気株式会社 | 半導体装置およびその製造方法 |
JP2809200B2 (ja) | 1996-06-03 | 1998-10-08 | 日本電気株式会社 | 半導体装置の製造方法 |
TW380288B (en) * | 1996-06-25 | 2000-01-21 | Seiko Epson Corp | Conductive pattern transfer printing method on film carrier and the mask and film carrier using the same |
US5792680A (en) * | 1996-11-25 | 1998-08-11 | Vanguard International Semiconductor Corporation | Method of forming a low cost DRAM cell with self aligned twin tub CMOS devices and a pillar shaped capacitor |
KR100326979B1 (ko) * | 1996-12-18 | 2002-05-10 | 포만 제프리 엘 | 캐패시터형성방법및그캐패시터구조체 |
US5956587A (en) * | 1998-02-17 | 1999-09-21 | Vanguard International Semiconductor Corporation | Method for crown type capacitor in dynamic random access memory |
US6146968A (en) * | 1998-12-09 | 2000-11-14 | Taiwan Semiconductor Manufacturing Corp. | Method for forming a crown capacitor |
US6770975B2 (en) * | 1999-06-09 | 2004-08-03 | Alliedsignal Inc. | Integrated circuits with multiple low dielectric-constant inter-metal dielectrics |
US6177310B1 (en) * | 1999-12-23 | 2001-01-23 | United Microelectronics Corp. | Method for forming capacitor of memory cell |
JP4392974B2 (ja) | 2000-09-22 | 2010-01-06 | シャープ株式会社 | 半導体装置の製造方法 |
US6458691B1 (en) * | 2001-04-04 | 2002-10-01 | Advanced Micro Devices, Inc. | Dual inlaid process using an imaging layer to protect via from poisoning |
US6645851B1 (en) * | 2002-09-17 | 2003-11-11 | Taiwan Semiconductor Manufacturing Company | Method of forming planarized coatings on contact hole patterns of various duty ratios |
JP4376500B2 (ja) * | 2002-10-04 | 2009-12-02 | 株式会社ルネサステクノロジ | レジスト埋め込み方法および半導体装置の製造方法 |
-
2002
- 2002-10-04 JP JP2002291823A patent/JP4376500B2/ja not_active Expired - Fee Related
-
2003
- 2003-09-30 CN CNB031596002A patent/CN100375237C/zh not_active Expired - Fee Related
- 2003-10-01 TW TW092127171A patent/TWI251264B/zh not_active IP Right Cessation
- 2003-10-02 US US10/676,090 patent/US7312017B2/en not_active Expired - Fee Related
- 2003-10-02 DE DE10346002A patent/DE10346002A1/de not_active Withdrawn
- 2003-10-02 KR KR1020030068671A patent/KR100596609B1/ko not_active IP Right Cessation
-
2007
- 2007-11-06 US US11/935,487 patent/US7556916B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20080070415A1 (en) | 2008-03-20 |
US7312017B2 (en) | 2007-12-25 |
US7556916B2 (en) | 2009-07-07 |
TW200411735A (en) | 2004-07-01 |
DE10346002A1 (de) | 2004-04-15 |
JP2004128292A (ja) | 2004-04-22 |
KR20040031618A (ko) | 2004-04-13 |
CN100375237C (zh) | 2008-03-12 |
KR100596609B1 (ko) | 2006-07-06 |
CN1497673A (zh) | 2004-05-19 |
TWI251264B (en) | 2006-03-11 |
US20040077170A1 (en) | 2004-04-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR20080022946A (ko) | 플래시 메모리 소자의 제조방법 | |
US7785997B2 (en) | Method for fabricating semiconductor device | |
JP4376500B2 (ja) | レジスト埋め込み方法および半導体装置の製造方法 | |
US20060128140A1 (en) | Method of forming a contact hole in a semiconductor device | |
KR100967671B1 (ko) | 반도체 소자의 랜딩 플러그 콘택 제조 방법 | |
KR100313957B1 (ko) | 커패시터 제조방법 | |
KR100470390B1 (ko) | 에스램소자 제조시 다마신을 이용한 국부배선 스페이스최소화방법 | |
US20130102123A1 (en) | Method for fabricating single-sided buried strap in a semiconductor device | |
KR20060076498A (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
KR100612554B1 (ko) | 반도체소자의 캐패시터 및 그의 제조방법 | |
KR100390458B1 (ko) | 반도체소자의 커패시터 제조방법 | |
KR100381030B1 (ko) | 반도체 소자의 제조 방법 | |
KR100944344B1 (ko) | 반도체소자의 제조방법 | |
KR100386625B1 (ko) | 반도체 소자의 제조방법 | |
KR100357174B1 (ko) | 반도체소자의 캐패시터 제조방법 | |
JPH0645456A (ja) | コンタクト形成方法 | |
KR100280549B1 (ko) | 커패시터 제조방법 | |
KR100390979B1 (ko) | 반도체 소자의 제조 방법 | |
KR100427718B1 (ko) | 반도체 소자의 제조 방법 | |
KR100351892B1 (ko) | 다층 배선의 형성 방법 | |
KR20000003342A (ko) | 반도체 장치의 자기정렬 콘택홀 형성방법 | |
KR930015004A (ko) | Dram셀의 전하저장전극 형성방법 | |
KR19990057080A (ko) | 반도체소자의 제조방법 | |
KR20060075046A (ko) | 반도체소자의 제조방법 | |
KR20040002214A (ko) | 반도체소자의 저장전극 형성방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050926 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20050926 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080522 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080610 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080811 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090630 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090814 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090908 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090909 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4376500 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120918 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120918 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120918 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120918 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130918 Year of fee payment: 4 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |