KR20040048039A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 SRAM의 집적도를 향상시키기 위한 반도체 소자의 제조 방법에 관한 것으로, 셀 영역에 게이트, 접합 영역등이 형성되고 주변 회로 영역에 인접 셀과의 연결을 위한 배선이 형성된 반도체 기판 상부에 질화막 및 층간 절연막을 형성하고, 층간 절연막의 소정 영역을 식각하여 접합 영역 상부에 형성된 질화막을 노출시키는 제 1 콘택홀과 인접 셀과의 연결을 위한 배선 상부에 형성된 질화막을 노출시키는 제 2 콘택홀을 형성하며, 제 1 콘택홀 및 제 2 콘택홀이 포함되도록 층간 절연막의 일부를 식각한 후 제 1 및 제 2 콘택홀을 매립시켜 제 1 및 제 2 콘택 플러그를 형성하는 동시에 제 1 및 제 2 콘택 플러그를 국부적으로 연결시키는 금속 배선을 형성함으로써 비교적 두껍게 국부 연결을 위한 금속 배선을 형성하면서도 평탄화 측면에서 문제를 발생시키지 않는 반도체 소자의 제조 방법이 제시된다.

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 국부 연결을 위한 금속 배선을 층간 절연막의 식각된 부분에 콘택 플러그와 동시에 형성함으로써 국부 연결을 위한 금속 배선을 두껍게 형성하면서도 평탄화 측면에서 문제를 발생시키지 않는 반도체 소자의 제조 방법에 관한 것이다.
SRAM은 6개의 트랜지스터(NMOS 트랜지스터 4개와 PMOS 트랜지스터 2개) 또는 4개의 트랜지스터(NMOS 트랜지스터 4개와 저항 2개)로 구성되어 있으며, 1비트를 저장하기 위해 DRAM에 비해 상대적으로 많은 수의 트랜지스터가 필요하므로 집적도면에서 떨어지게 된다. SRAM의 집적도를 향상시키기 위하여 트랜지스터 자체는 DRAM과 동일하지만 핀 구성은 SRAM과 같이 구성하는 의사(pseudo) SRAM 등과 같은 방법이나 도 1에 도시된 바와 같이 노드의 트랜지스터를 제 1 금속 배선 이전에 국부적으로 연결시켜주는 방법등이 있다.
도 1은 종래의 집적도를 향상시키기 위한 SRAM의 제조 방법을 설명하기 위해 도시한 단면도이다.
반도체 기판(101)상의 소정 영역에 소자 분리막(102)을 형성하여 액티브 영역과 소자 분리 영역을 확정한다. 액티브 영역은 다시 소정의 공정을 통하여 셀 영역과 주변 회로 영역으로 확정된다. 전체 구조 상부에 게이트 산화막(103) 및 폴리실리콘막(104)을 형성한다. 소정의 마스크를 이용한 리소그라피 공정 및 식각 공정으로 폴리실리콘막(104) 및 게이트 산화막(103)을 패터닝하여 게이트를 형성한다. 이 공정에 의해 주변 회로 영역에는 인접 셀과의 연결을 위한 배선이 형성된다. 저농도 불순물 이온 주입 공정을 실시하여 반도체 기판(101)상에 저농도 불순물 영역을 형성한다. 그리고, 게이트 및 인접 셀과의 연결을 위한 배선 측벽에 스페이서(105)를 형성한 후 고농도 불순물 이온 주입 공정을 실시하여 반도체 기판(101)상에 LDD 구조의 접합 영역(106)을 형성한다. 전체 구조 상부에 제 1 층간 절연막(107)을 형성한다. 제 1 층간 절연막(109)의 소정 영역을 식각하여 접합 영역(106)의 소정 영역, 즉 드레인 영역을 노출시키는 제 1 콘택홀과 인접 셀과의 연결을 위한 배선을 노출시키는 제 2 콘택홀을 형성한다. 제 1 및 제 2 콘택홀이 매립되도록 도전층을 형성하여 제 1 콘택 플러그(108) 및 제 2 콘택 플러그(109)를 형성한다. 그리고, 전체 구조 상부에 Ti막 및 TiN막을 적층한 후 제 1 및 제 2 콘택 플러그(108 및 109)가 연결되도록 패터닝하여 제 1 금속 배선(110)을 형성한다. 전체 구조 상부에 제 2 층간 절연막(111)을 형성한 후 제 2 및 제 1 층간 절연막(111 및 107)의 소정 영역을 식각하여 접합 영역(106)의 다른 영역, 즉 소오스 영역을 노출시키는 제 3 콘택홀을 형성한다. 제 3 콘택홀이 매립되도록 도전층을 형성하여 제 3 콘택 플러그(112)를 형성한다. 전체 구조 상부에 금속층을 형성한 후 패터닝하여 제 2 금속 배선(113)을 형성한다.
상기와 같이 제 1 및 제 2 콘택 플러그를 연결시키기 위해 Ti막 및 TiN막을적층하여 금속 배선을 형성하는 국부 연결(local interconnection) 방법의 경우 다음과 같은 문제점을 가지고 있다. 즉, 소오스 영역과 연결되는 금속 배선을 형성하기 이전에 국부 연결을 위한 금속 배선을 추가적으로 형성하기 때문에 국부 연결을 위한 금속 배선이 두꺼운 경우 단차를 유발하여 평탄화 측면에서 불리하게 된다. 또한, 국부 연결을 위한 금속 배선이 두꺼울 경우 소오스 영역과 연결되는 금속 배선과의 신호 지연 현상을 유발할 수 있으므로 상대적으로 얇게 사용해야 하기 때문에 금속 배선 형성시 EPD(End Point Detection)을 설정하기 어렵다. 그리고, 얇은 금속 배선을 이용해야 하기 때문에 신뢰성이 떨어지게 된다.
본 발명의 목적은 국부 연결을 위한 금속 배선을 종래에 비해 두껍게 형성하여 금속 배선의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 국부 연결을 위한 금속 배선을 종래에 비해 두껍게 형성하면서도 평탄화 측면에서 문제점을 갖지 않는 반도체 소자의 제조 방법을 제공하는데 있다.
도 1은 종래의 SRAM의 집적도를 향상시키기 위한 반도체 소자의 제조 방법을 설명하기 위해 도시한 소자의 단면도.
도 2(a) 내지 도 2(d)는 본 발명에 따른 SRAM의 집적도를 향상시키기 위한 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
201 : 반도체 기판202 : 소자 분리막
203 : 게이트 산화막204 : 폴리실리콘막
205 : 스페이서206 : 접합 영역
207 : 질화막208 : 제 1 층간 절연막
209 : 제 1 콘택홀210 : 제 2 콘택홀
211 : 제 1 콘택 플러그212 : 제 2 콘택 플러그
213 : 제 1 금속 배선214 : 제 2 층간 절연막
215 : 제 3 콘택 플러그216 : 제 2 금속 배선
본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 상부의 소정 영역에 게이트, 접합 영역 및 인접 셀과의 연결을 위한 배선을 형성한 후 전체 구조 상부에 질화막을 형성하는 단계와, 전체 구조 상부에 제 1 층간 절연막을 형성한 후 상기 제 1 층간 절연막의 소정 영역을 식각하여 상기 접합 영역의 소정 영역 및 상기 인접 셀과의 연결을 위한 배선 상부에 형성된 상기 질화막을 각각 노출시키는 제 1 및 제 2 콘택홀을 형성하는 단계와, 상기 제 1 및 제 2 콘택홀이 포함되는 상기 제 1 층간 절연막의 소정 영역을 식각하는 동시에 상기 제 1 및 제 2 콘택홀에 의해 노출된 상기 질화막을 제거하는 단계와, 상기 제 1 및 제 2 콘택홀이 매립되도록 도전층을 형성한 후 연마 공정을 실시하여 제 1 및 제 2 콘택 플러그, 그리고 제 1 및 제 2 콘택 플러그를 국부적으로 연결시키는 제 1 금속 배선을 형성하는 단계와, 전체 구조 상부에 제 2 층간 절연막을 형성한 후 상기 제 2 및 제 1 층간 절연막의 소정 영역을 식각하여 상기 접합 영역의 소정 영역을 노출시키는 제 3 콘택홀을 형성하는 단계와, 상기 제 3 콘택홀이 매립되도록 도전층을 형성하여 제 3 콘택 플러그를 형성한 후 금속층을 형성하고 패터닝하여 제 2 금속 배선을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며, 이 기술 분야에서 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한, 도면상에서 동일 부호는 동일 요소를 지칭한다.
도 2(a) 내지 도 2(d)는 본 발명에 따른 SRAM의 집적도를 향상시키기 위한 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 2(a)를 참조하면, 반도체 기판(201)상의 소정 영역에 소자 분리막(202)을 형성하여 액티브 영역과 소자 분리 영역을 확정한다. 액티브 영역은 다시 소정의 공정을 통하여 셀 영역과 주변 회로 영역으로 확정된다. 전체 구조 상부에 게이트 산화막(203) 및 폴리실리콘막(204)을 형성한다. 소정의 마스크를 이용한 리소그라피 공정 및 식각 공정으로 폴리실리콘막(204) 및 게이트 산화막(203)을 패터닝하여 게이트를 형성한다. 이 공정에 의해 주변 회로 영역에는 인접 셀과의 연결을 위한 배선이 형성된다. 저농도 불순물 이온 주입 공정을 실시하여 반도체 기판(201)상에 저농도 불순물 영역을 형성한다. 그리고, 게이트 및 인접 셀과의 연결을 위한 배선 측벽에 스페이서(205)를 형성한 후 고농도 불순물 이온 주입 공정을 실시하여 반도체 기판(201)상에 LDD 구조의 접합 영역(206)을 형성한다. 그리고, 전체 구조 상부에 식각 정지막으로서 질화막(207)을 형성한다.
도 2(b)를 참조하면, 전체 구조 상부에 제 1 층간 절연막(208)을 BPSG막 또는 PE-TEOS막을 이용하여 형성한다. 제 1 층간 절연막(208)의 소정 영역을 식각하여 접합 영역(206)의 소정 영역, 즉 드레인 영역 상부에 형성된 질화막(207)을 노출시키는 제 1 콘택홀(209)과 인접 셀과의 연결을 위한 배선 상부에 형성된 질화막(207)을 노출시키는 제 2 콘택홀(210)을 형성한다.
도 2(c)를 참조하면, 리소그라피 공정 및 식각 공정을 실시하여 국부 연결을 위한 금속 배선을 형성하기 위해 제 1 층간 절연막(208)의 소정 영역을 제거한다.여기서, 제 1 층간 절연막(208)은 제 1 및 제 2 콘택홀(209 및 210)이 포함되는 영역을 제거하며, 이때, 제 1 및 제 2 콘택홀(209 및 210)에 의해 노출된 질화막(207)도 제거되어 접합 영역(206)의 소정 영역, 즉 드레인 영역과 인접 셀과의 연결을 위한 배선 상부가 노출된다. 제 1 및 제 2 콘택홀(209 및 210)이 매립되록 도전층을 형성한 후 연마 공정을 실시하여 제 1 및 제 2 콘택 플러그(211 및 212), 그리고 제 1 및 제 2 콘택 플러그(211 및 212)를 국부적으로 연결시키는 제 1 금속 배선(213)을 형성한다. 이때, 제 1 금속 배선(213)은 Ti막 및 TiN막을 적층하는 확산 방지막으로 형성할 수 있고, 여기에 텅스텐막을 적층하여 형성할 수도 있다. 또한, 제 1 금속 배선(213)은 국부 연결을 위해 제 1 층간 절연막(208)이 식각된 부분에 형성되기 때문에 단차로 인한 평탄화에 아무런 영향을 미치지 않는다.
도 2(d)를 참조하면, 전체 구조 상부에 제 2 층간 절연막(214)을 형성한 후 제 2 및 제 1 층간 절연막(214 및 208)의 소정 영역을 식각하여 접합 영역(206)의 다른 영역, 즉 소오스 영역을 노출시키는 제 3 콘택홀을 형성한다. 제 3 콘택홀이 매립되도록 도전층을 형성하여 제 3 콘택 플러그(215)를 형성한다. 전체 구조 상부에 금속층을 형성한 후 패터닝하여 제 2 금속 배선(216)을 형성한다.
상술한 바와 같이 본 발명에 의하면 국부 연결을 위한 금속 배선을 매립하는 방식으로 형성함으로써 상대적으로 두꺼운 금속 배선을 형성할 수 있어 배선 신뢰성을 높일 수 있을 뿐만 아니라 평탄화 측면에서도 우수한 특성을 가지고 있다. 또한, 콘택홀을 형성할 때 하부의 질화막을 제거하지 않고 국부 연결을 위한 금속 배선을 형성하기 위해 제 1 층간 절연막을 식각할 때 질화막을 제거함으로써 과도 식각을 줄일 수 있고, 그로 인해 폴리머가 잔류하는 것을 방지할 수 있다. 한편, 본 발명은 SRAM 소자의 제작하는데 적용할 수 있을 뿐만 아니라 고집적도를 요구하는 모든 소자에 적용할 수 있다.

Claims (4)

  1. 반도체 기판 상부의 소정 영역에 게이트, 접합 영역 및 인접 셀과의 연결을 위한 배선을 형성한 후 전체 구조 상부에 식각 정지막을 형성하는 단계;
    전체 구조 상부에 제 1 층간 절연막을 형성한 후 상기 제 1 층간 절연막의 소정 영역을 식각하여 상기 접합 영역의 소정 영역 및 상기 인접 셀과의 연결을 위한 배선 상부에 형성된 상기 식각 정지막을 각각 노출시키는 제 1 및 제 2 콘택홀을 형성하는 단계;
    상기 제 1 및 제 2 콘택홀이 포함되는 상기 제 1 층간 절연막의 소정 영역을 식각하는 동시에 상기 제 1 및 제 2 콘택홀에 의해 노출된 상기 식각 정지막을 제거하는 단계;
    상기 제 1 및 제 2 콘택홀이 매립되도록 도전층을 형성한 후 연마 공정을 실시하여 제 1 및 제 2 콘택 플러그, 그리고 제 1 및 제 2 콘택 플러그를 국부적으로 연결시키는 제 1 금속 배선을 형성하는 단계;
    전체 구조 상부에 제 2 층간 절연막을 형성한 후 상기 제 2 및 제 1 층간 절연막의 소정 영역을 식각하여 상기 접합 영역의 소정 영역을 노출시키는 제 3 콘택홀을 형성하는 단계; 및
    상기 제 3 콘택홀이 매립되도록 도전층을 형성하여 제 3 콘택 플러그를 형성한 후 금속층을 형성하고 패터닝하여 제 2 금속 배선을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 식각 정지막은 질화막을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서, 상기 제 1 금속 배선은 Ti막 및 TiN막을 적층하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서, 상기 제 1 금속 배선은 Ti막, TiN막 및 텅스텐막을 적층하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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