JP2004185669A - ウォブル信号処理装置 - Google Patents
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Abstract
【課題】本発明は、半導体プロセスのにおいて、プロセスのばらつきによる影響を受けやすい従来のアナログ方式処理に鑑みてなされたものであり、回路規模の縮小、低電力化を図るとともに、信号処理品質を向上することができるウォブル信号処理装置を提供する。
【解決手段】アナログ方式で処理されていた箇所をデジタル方式で処理し、またＰＲＭＬ回路を導入することで誤り検出可能にする事で少面積化、低消費電力化の手段を提案する。本提案は、ウォブル信号処理装置に入力された信号の検出を向上させるための手段である。
【選択図】 図１
【解決手段】アナログ方式で処理されていた箇所をデジタル方式で処理し、またＰＲＭＬ回路を導入することで誤り検出可能にする事で少面積化、低消費電力化の手段を提案する。本提案は、ウォブル信号処理装置に入力された信号の検出を向上させるための手段である。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
【０００２】
本発明は光ディスク記録媒体に対するデジタル信号処理技術の信号処理方式に関するものである。
【０００３】
【従来の技術】
従来のウォブル信号処理装置では、アナログ方式によって信号処理を行う手段が用いられており（例えば、特許文献１参照）、このような従来のウォブル信号処理装置において、トラックのウォブルに位相変調を施す方法としては、ＢＰＳＫ、ＤＰＳＫ、ＱＰＳＫ方式が提案されている。
【０００４】
【特許文献１】
特公平６−１９８９８号公報
【非特許文献１】
辻井重男著，「デジタル信号処理」，昭晃堂，ｐ．６６−７７
【０００５】
【発明が解決しようとする課題】
しかしながら、前記従来のウォブル信号処理装置におけるアナログ方式処理では、半導体プロセスにおけるプロセスばらつきによる影響を受けやすく、例えば、抵抗値や容量値が設計値より数％〜数十％ずれるといったことが起こる。同様に電源部において電源電圧値がずれると、細かい設計値を必要とするアナログ方式では致命的なことになる恐れがある。具体的には、ＢＰＦ、ＬＰＦのカットオフ周波数などフィルタのパラメータがずれることが生じ、フィルタの特性劣化が生じたり、アナログ部の電源値が設計値である値を安定して得ることができず電源電圧特性が変動しフィルタの特性劣化が生じたりする。また、アナログ方式であるため遅延量がばらつき、それゆえ、位相補償するための回路が必要となるため回路規模、及び消費電流が増大することとなる。
【０００６】
本発明は上記問題点に鑑みてなされたものであり、回路規模の縮小及び低電力化を図ることができるとともに、信号処理品質を向上することができるウォブル信号処理装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
前記課題を解決するために、本発明にかかるウォブル信号処理装置は、記録再生可能な光ディスク媒体に記録されている情報を読み出すピックアップと、前記ピックアップから読み出されたウォブル２値化信号のエッジを平均化して出力するＷＢＬ２値化回路と、前記ピックアップから読み出されたウォブル信号をデジタル信号に変換するＡＤＣ（Ａｎａｌｏｇ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）と、前記ＡＤＣから出力される信号に基づいて、データのアドレス情報であるＡＤＩＰ（Ａｄｄｒｅｓｓ Ｉｎ Ｐｒｅ−Ｇｒｏｏｖｅ）信号を検出するアドレス検出回路と、前記ピックアップから読み出されたＲＦ信号に基づき、ウォブル２値化信号波形を生成する波形整形回路と、前記波形整形回路により生成された波形を参照し、前記ＷＢＬ２値化回路から出力されたウォブル２値化信号の位相調整を行う位相調整回路と、前記位相調整回路に接続され、位相調整後のデータをもとに同期クロックを生成するＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路とを備え、前記アドレス検出回路、および波形整形回路を、デジタル方式により構成することを特徴とするものである。
【０００８】
また、本発明にかかるウォブル信号処理装置は、前記波形整形回路が、デジタルフィルタであるＢＰＦ（Ｂａｎｄ Ｐａｓｓ Ｆｉｌｔｅｒ）を具備するものであり、前記デジタルフィルタは、該デジタルフィルタの特性が発散した際に、該デジタルフィルタを初期化するリセット機能を有するＩＩＲ型（Ｉｎｆｉｎｉｔｙ Ｉｎｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）のデジタルフィルタ構成からなることを特徴とするものである。
【０００９】
また、本発明にかかるウォブル信号処理装置は、前記アドレス検出回路が、デジタルフィルタであるＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）を具備するものであり、前記デジタルフィルタは、該デジタルフィルタの特性が発散した際に、該デジタルフィルタを初期化するリセット機能を有するＩＩＲ型のデジタルフィルタ構成からなることを特徴とするものである。
【００１０】
また、本発明にかかるウォブル信号処理装置は、前記デジタルフィルタが、最適なタップ係数値を算出するとともに、当該タップ係数値を外部に設けられた記憶部に記憶しておき、前記記憶部に記憶した最適なタップ係数値を用いて以降のフィルタリングを行なうことを特徴とするものである。
【００１１】
また、本発明にかかるウォブル信号処理装置は、前記アドレス検出回路が、前記ＡＤＣからの出力をフィルタリングするデジタルフィルタと、前記デジタルフィルタからの出力信号の誤り訂正を行ない、該誤り訂正を行なった信号を用いてＡＤＩＰ信号を検出するＰＲＭＬ（Ｐａｒｔｉａｌ Ｒｅｓｐｏｎｓｅ Ｍａｘｉｍｕｍ Ｌｉｋｅｌｉｈｏｏｄ）回路とからなることを特徴とするものである。
【００１２】
また、本発明にかかるウォブル信号処理装置は、前記ＰＲＭＬ回路のＰＲＭＬ方式が、ＰＲ（ａ、ｂ）方式であることを特徴とするものである。
【００１３】
また、本発明にかかるウォブル信号処理装置は、前記ＰＲ（ａ、ｂ）方式におけるパラメータ値が、ａ＝ｂという関係式であることを特徴とするものである。
【００１４】
また、本発明にかかるウォブル信号処理装置は、前記ＰＲＭＬ回路が、サンプリング方式としてピークサンプリング方式とオフセットサンプリング方式とを切り替えて行なうことを特徴とするものである。
【００１５】
また、本発明にかかるウォブル信号処理装置は、前記ＰＲＭＬ回路が、サンプリング周期として８Ｔ周期でサンプリングすることを特徴とするものである。
【００１６】
また、本発明にかかるウォブル信号処理装置は、前記ＰＲＭＬ回路が、前記ＰＲＭＬ方式におけるビタビ復号器の演算回路においてユークリッド距離の演算を規格化して行なうことを特徴とするものである。
【００１７】
また、本発明にかかるウォブル信号処理装置は、前記アドレス検出回路が、前記ＡＤＣからの出力をフィルタリングする第１のデジタルフィルタと、前記第１のデジタルフィルタからの出力信号を参照して前記ＷＢＬ２値化回路から出力されるウォブル２値化信号の位相調整を行ない、位相調整信号を出力する位相調整回路と、前記第１のデジタルフィルタの出力信号と、前記位相調整信号とを乗算する乗算器と、前記乗算器からの出力をフィルタリングする第２のデジタルフィルタと、前記第１のデジタルフィルタからの出力信号を２値化し、当該２値化した信号に対してエッジを平均化して、ＡＤＩＰ信号を出力するためのクロックを生成するエッジ平均化回路と、前記エッジ平均化回路から出力されるクロックに基づいて前記第２のデジタルフィルタからの出力信号を２値化し、ＡＤＩＰ信号を出力する２値化回路とからなることを特徴とするものである。
【００１８】
また、本発明にかかるウォブル信号処理装置は、前記位相調整回路が、ウォブル２値化信号と前記デジタルフィルタ後のウォブル信号との位相差を算出し、前記ウォブル２値化信号を遅延させて位相を調整することを特徴とするものである。
【００１９】
また、本発明にかかるウォブル信号処理装置は、前記位相調整回路が、予め算出されたクロック遅延情報をカウンタ処理することで位相のずれを補正することを特徴とするものである。
【００２０】
また、本発明にかかるウォブル信号処理装置は、前記アドレス検出回路が、前記ＡＤＣからの出力をフィルタリングするデジタルフィルタと、前記デジタルフィルタからの出力を所定の閾値で切り分けてデジタル処理することによりＡＤＩＰ信号を検出するＤＳＶ（Ｄｉｇｉｔａｌ Ｓｕｍ Ｖａｌｕｅ）演算器とからなることを特徴とするものである。
【００２１】
また、本発明にかかるウォブル信号処理装置は、前記アドレス検出回路が、前記ＡＤＣからの出力をフィルタリングするデジタルフィルタと、前記デジタルフィルタからの出力を２値化する２値化回路と、前記２値化回路から出力される信号の＋１と−１の数をカウントするカウンタ回路とからなり、前記カウンタ回路のカウント値が予め設定された所定の値となることによりＡＤＩＰ信号を検出することを特徴とするものである。
【００２２】
また、本発明にかかるウォブル信号処理装置は、前記ＡＤＣを、ビット分解能７ビットで構成することを特徴とするものである。
【００２３】
また、本発明にかかるウォブル信号処理装置は、前記アドレス検出回路に接続されるＡＧＣ（Ａｕｔｏ Ｇａｉｎ Ｃｏｎｔｒｏｌ）回路を備え、前記ＡＧＣ回路は、前記光ディスク媒体におけるクロストークの影響でＡＤＩＰ部の振幅が減少、或いは増大した場合に自動的に振幅調整を行なうことを特徴とするものである。
【００２４】
また、本発明にかかるウォブル信号処理装置は、前記ピックアップが、波形の歪み具合に応じて、ピックアップレーザのビームスポット径を調整し、信号成分抽出度合いを調節する開口率判定器を備えることを特徴とするものである。
【００２５】
また、本発明にかかるウォブル信号処理装置は、該ウォブル信号処理装置が、前記ＰＬＬ回路より供給される同期クロックにて動作し、前記同期クロックは、ディスクの角速度に対応するように切り替えられるものであることを特徴とするものである。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照にしながら説明する。なお、ここで示す実施の形態はあくまでも一例であって、必ずしもこの実施の形態に限定されるものではない。
【００２７】
（実施の形態１）
以下に、本発明の実施の形態１によるウォブル信号処理装置について説明する。
図１は、本発明の実施の形態１におけるウォブル信号処理装置の構成を示すブロック図である。図において、本発明にかかるウォブル信号処理装置は、ピックアップ１０１と、ＦＥＰ（Ｆｒｏｎｔ Ｅｎｄ Ｐｒｏｃｅｓｓｅｒ）１０２と、ＡＤＣ１０３（Ａｎａｌｏｇ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）と、アドレス検出回路１０４と、ＷＢＬ２値化回路１０５と、波形整形回路１０６と、位相調整回路１０７と、ＰＬＬ回路１０８とから構成される。
【００２８】
ピックアップ１０１は、記録媒体から読み出したウォブル信号（以下、ＷＢＬ信号とする）をＦＥＰ１０２に、ウォブル２値化信号（以下、ＷＢＬ２値化信号とする）をＷＢＬ２値化回路１０５に、ＲＦ信号を波形整形回路１０６にそれぞれ出力する。なお、ピックアップ１０１の構成としては、図７に示すようにピックアップ１０１内に光ディスク媒体７１から読み出された波形の歪み具合を判定する開口率判定器７３を設けたものであってもよく、図７に示す開口率判定器７３を設けたピックアップ１０１によれば、出力波形が歪んで読み取りにくい場合には、該開口率判定器７３から出力される制御信号７４に基づいて、ピックアップレーザ７２のスポット径が調節され、信号成分抽出度合いを調節することが可能となる。
【００２９】
ＦＥＰ１０２は、入力されたＷＢＬ信号に対して帯域制限、及びゲイン調整を行うものであり、ここでは、記録媒体におけるクロストークの影響でＡＤＩＰ（Ａｄｄｒｅｓｓ Ｉｎ Ｐｒｅ−Ｇｒｏｏｖｅ）部の振幅が減少又は拡大している場合に、自動的に振幅調整を行なうＡＧＣ（Ａｕｔｏ Ｇａｉｎ Ｃｏｎｔｒｏｌ）を備えるものとする。
ＡＤＣ１０３は、ＦＥＰ１０２から出力されたアナログ信号をデジタル信号に変換するものであり、ここでは、ビット分解能を７ビットで構成するものとする。
【００３０】
アドレス検出回路１０４は、デジタルフィルタ１０９と、ＰＲＭＬ（Ｐａｒｔｉａｌ Ｒｅｓｐｏｎｓｅ Ｍａｘｉｍｕｍ Ｌｉｋｅｌｉｈｏｏｄ）回路１１０とから構成され、ＡＤＣ１０３からの出力信号を入力として、デジタル方式による信号処理を行ない、ＡＤＩＰ信号を検出する。なお、デジタルフィルタ１０９は、ここでは、ＩＩＲ（Ｉｎｆｉｎｉｔｙ Ｉｎｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）のデジタル方式を用いるＬＰＦ（Ｌｏｗ ｐａｓｓ Ｆｉｌｔｅｒ）とする。ＷＢＬ２値化回路１０５は、ピックアップ１０１から出力されたＷＢＬ２値化信号に対してエッジを平均化して出力する。
【００３１】
波形整形回路１０６は、デジタルフィルタ１１１により構成され、ピックアップ１０１により読み出されたＲＦ信号を入力として、デジタル方式による信号処理を行ない、ＷＢＬ２値化信号波形を生成する。なお、デジタルフィルタ１１１は、ここでは、ＩＩＲ型のデジタル方式を用いるＢＰＦ（Ｂａｎｄ ｐａｓｓ Ｆｉｌｔｅｒ）とする。
【００３２】
位相調整回路１０７は、波形整形回路１０６からの出力波形を参照して、ＷＢＬ２値化回路１０５から出力されるＷＢＬ２値化信号の位相調整を行ない、位相調整信号を出力する。
ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路１０８は、位相調整回路１０７から出力された位相調整信号をもとに同期クロックを生成する。
【００３３】
次に、本発明の実施の形態１によるウォブル信号処理装置の動作について説明する。なお、本発明の実施の形態１によるウォブル信号処理装置は、ＰＬＬ回路１０８から各回路に入力される同期クロックにて動作しており、ディスクの角速度に対応するようにクロック切り替えが行なわれている。なお、使用される同期クロックとしては、ＷＢＬＰＬＬＯＫ、ＷＣＬＫ、ＣＬＫＴＣＨ、ＣＬＫＳＹＳ等がある。
【００３４】
先ず、本発明の実施の形態１によるウォブル信号処理装置において、ＦＥＰ１０２、ＡＤＣ１０３、及びアドレス検出回路１０４によるＡＤＩＰ信号の検出処理について説明する。
【００３５】
ピックアップ１０１からＷＢＬ信号の入力を受けたＦＥＰ１０２は、入力されたＷＢＬ信号に対して帯域制限、及びゲイン調整を行い、ＡＤＣ１０３に出力する。また、この時、記録媒体におけるクロストークの影響でＡＤＩＰ（Ａｄｄｒｅｓｓ Ｉｎ Ｐｒｅ−Ｇｒｏｏｖｅ）部の振幅が減少又は拡大している場合には、ＦＥＰ１０２に設けられたＡＧＣが、自動的に振幅調整を行ない安定した信号出力を実現する。
【００３６】
ＦＥＰ１０２からＷＢＬ信号の出力を受けたＡＤＣ１０３は、当該アナログ方式の信号であるＷＢＬ信号をデジタル方式の信号に変換する。
そして、ＡＤＣ１０３によりデジタル方式の信号に変換されたＷＢＬ信号は、アドレス検出回路１０４に入力され、アドレス検出回路１０４において、デジタル方式によって信号処理が行われ、ＡＤＩＰ信号が検出される。
【００３７】
以下に、このアドレス検出回路１０４の動作についてさらに詳細に説明する。まず、アドレス検出回路１０４を構成するデジタルフィルタ１０９について図２、図３を用いて説明する。なお、図２、図３に示すデジタルフィルタは、ＩＩＲ型のデジタル方式を用いるＬＰＦであり、それぞれ、本発明の実施の形態１によるデジタルフィルタ１０９の構成の一例を示し、デジタルフィルタ１０９を実装する際には、図２、図３に示す何れのデジタルフィルタを用いてデジタルフィルタ１０９を構成してもよいものである。
【００３８】
図２は本発明のアドレス検出回路を構成するデジタルフィルタの構成の一例を示す図である。
図２に示すＩＩＲ型のデジタル方式を用いるＬＰＦは、係数器（乗算器）２１と、加算器２２と、減算器２３と、レジスタ２４とからなり、入力データとタップ係数値との乗算で構成され双一次変換方式による演算処理を行なう。なお、かかるデジタルフィルタ１０９におけるタップ係数値は、例えば、ＬＭＳ方式（最小自乗方式）で最適化されることにより自動的に算出されるものである。また、自動的に算出されたタップ係数値を外部に設けられた記憶部に記憶しておき、以降のフィルタリングにおいて、前記記憶部に記憶したタップ係数値を用いるようにした場合には、毎回最適となるタップ係数値を計算する必要がなく、演算時間を省き効率的にフィルタリングを行うことができる。
【００３９】
また、図中のＸｎは入力信号、Ｙｎは出力信号を示し、入力信号をＸｎ、出力信号をＹｎとした場合の伝達関数Ｈ（ｓ）、及び出力信号Ｙｎは、以下に示す［数１］のようになる。
【００４０】
【数１】
【００４１】
このときｆｃはカットオフ周波数、ｑ１は遮断特性値、Ｔは動作周波数（チャネルレート）を意味する。
また、図中のＲＳＴは、外部からデジタルフィルタ１０９に入力されるリセット信号を示すであり、デジタルフィルタ１０９を初期化するリセット機能を実現するものである。このようなリセット機能は、参考文献“デジタル信号処理（辻井重男著、昭晃堂）” に示されているように、ＩＩＲ型フィルタの特性としてフィルタ特性が発散する可能性があるために設けられたものであり、デジタルフィルタ１０９からの出力値が発散した場合には、デジタルフィルタ１０９を初期化してシステムを安定させることができる。
【００４２】
また、図３は本発明のアドレス検出回路を構成するデジタルフィルタの構成の一例を示す図である。
図３に示すＩＩＲ型のデジタル方式を用いるＬＰＦは、係数器（乗算器）３１と、加算器３２と、減算器３３と、レジスタ３４とからなり、入力データとタップ係数値との乗算で構成され後進差分方式による演算処理が行われる。なお、かかるデジタルフィルタ１０９におけるタップ係数値は、例えば、ＬＭＳ方式（最小自乗方式）で最適化されることにより自動的に算出されるものである。また、自動的に算出されたタップ係数値を外部に設けられた記憶部に記憶しておき、以降のフィルタリングにおいて、前記記憶部に記憶したタップ係数値を用いるようにした場合には、毎回最適となるタップ係数値を計算する必要がなく、演算時間を省き効率的にフィルタリングを行うことができる。
【００４３】
また、図中のＸｎは入力信号、Ｙｎは出力信号を示し、入力信号をＸｎ、出力信号をＹｎとした場合の伝達関数Ｈ（ｓ）、及び出力信号Ｙｎは、以下に示す［数２］のようになる。
【００４４】
【数２】
【００４５】
このときｆｃはカットオフ周波数、ｑ１は遮断特性値、Ｔは動作周波数（チャネルレート）を意味する。
また、図中のＲＳＴは、上記図２の場合と同様に、外部からデジタルフィルタ１０９に入力されるリセット信号を示すであり、デジタルフィルタ１０９を初期化するリセット機能を実現するものである。このようなリセット機能は、参考文献“デジタル信号処理（辻井重男著、昭晃堂）” に示されているように、ＩＩＲ型フィルタの特性としてフィルタ特性が発散する可能性があるために設けられたものであり、デジタルフィルタ１０９からの出力値が発散した場合には、デジタルフィルタ１０９を初期化してシステムを安定させることができる。
【００４６】
次に、アドレス検出回路１０４を構成するＰＲＭＬ回路１１０について図４を用いて説明する。
図４は、本発明の実施の形態１によるウォブル信号処理装置のＡＤＩＰ検出処理を説明するための波形図であり、図４（ａ）は、デジタルフィルタ１０９に入力されるＷＢＬ信号、図４（ｂ）は、デジタルフィルタ１０９からの出力信号、図４（ｃ）は、ＰＲＭＬ回路１１０によりオフセットサンプリングした場合のオフセットサンプル、図４（ｄ）は、ＰＲＭＬ回路１１０によりピークサンプリングした場合のピークサンプルを示す図である。
【００４７】
ＰＲＭＬ回路１１０は、デジタルフィルタ１０９からの出力信号の誤り訂正を行ない、該誤り訂正を行なった信号を用いてＡＤＩＰ信号を検出する。図示するように、デジタルフィルタ１０９によって位相変調点のスムージングと雑音除去を行ない、該デジタルフィルタ１０９から出力された出力信号を８Ｔ周期でサンプリングさせることでＰＲ（１，１）方式に対応させる。なお、この際、サンプリング方式としてピークサンプリング方式とオフセットサンプリング方式とを切り替えて行なうものとする。
【００４８】
ここでＰＲ（１，１）方式にサンプリングされたサンプル点に対してビタビ復号器で復号し誤り訂正を行う。この誤り訂正によって雑音や位相遅れ等不確定要素の原因で何らかの不具合が生じても正確にＡＤＩＰ検出が行える。なお、ＡＤＩＰ検出は誤り訂正後の値で４Ｔ連続のサンプル点をＡＤＩＰ部とみなしてＡＤＩＰ検出を行う。
【００４９】
なお、本発明の実施の形態１によるウォブル信号処理装置におけるＰＲＭＬ回路１１０では、８Ｔ周期のサンプリングによってデータ処理することでＰＲ（１、１）方式により誤り訂正を行うものについて説明したが、例えば、ａ＝ｂの関係を有するＰＲ（ａ，ｂ）方式により誤り訂正を行なうもの等、ＰＲ係数を好適に設定すれば、本発明と同様の効果を得ることができる。
【００５０】
次に、本発明の実施の形態１によるウォブル信号処理装置において、ＷＢＬ２値化回路１０５、波形整形回路１０６、位相調整回路１０７、ＰＬＬ回路１０８により生成されるクロック信号の生成処理について説明する。
【００５１】
ＷＢＬ２値化回路１０５は、ピックアップ１０１から出力されたＷＢＬ２値化信号に対してエッジを平均化して位相調整回路１０７に出力する。また、波形整形回路１０６を構成するデジタルフィルタ１１１は、ピックアップ１０１により読み出されたＲＦ信号を入力とし、当該入力信号をデジタル方式によって信号処理し、ＷＢＬ２値化信号波形を生成して位相調整回路１０７に出力する。
【００５２】
そして、ＷＢＬ２値化回路１０５から出力される平均化されたＷＢＬ２値化信号と、波形整形回路１０６から出力されるＷＢＬ２値化信号波形は、位相調整回路１０７に入力され、波形整形回路１０６から出力された出力波形を参照して、ＷＢＬ２値化回路１０５から出力されたＷＢＬ２値化信号の位相の調整が行なわれ、生成された位相調整信号をＰＬＬ回路１０８に出力する。
ＰＬＬ回路１０８は、位相調整回路１０７から出力された位相調整信号をうけ、当該位相調整信号に同期する同期クロックを生成する。
【００５３】
以下に、波形整形回路１０６を構成するデジタルフィルタ１１１の構成について図５を用いてさらに詳しく説明する。
図５は本発明の波形整形回路を構成するデジタルフィルタの構成の一例を示す図である。
【００５４】
図５に示すＩＩＲ型のデジタル方式を用いるＢＰＦは、係数器（乗算器）５１と、加算器５２と、減算器５３と、レジスタ５４とからなり、入力データとタップ係数値との乗算で構成され双一次変換方式による演算処理が行われる。なお、かかるデジタルフィルタ１０９におけるタップ係数値は、例えば、ＬＭＳ方式（最小自乗方式）で最適化されることにより自動的に算出されるものである。また、自動的に算出されたタップ係数値を外部に設けられた記憶部に記憶しておき、以降のフィルタリングにおいて、前記記憶部に記憶したタップ係数値を用いるようにした場合には、毎回最適となるタップ係数値を計算する必要がなく、演算時間を省き効率的にフィルタリングを行うことができる。
【００５５】
また、図中のＸｎは入力信号、Ｙｎは出力信号を示し、入力信号をＸｎ、出力信号をＹｎとした場合の伝達関数Ｈ（ｓ）、及び出力信号Ｙｎは、以下に示す［数３］のようになる。
【００５６】
【数３】
【００５７】
このときｆｃはカットオフ周波数、ｑ１は遮断特性値、Ｔは動作周波数（チャネルレート）を意味する。
また、図中のＲＳＴは、外部からデジタルフィルタ１１１に入力されるリセット信号を示すであり、デジタルフィルタ１１１を初期化するリセット機能を実現するものである。このようなリセット機能は、参考文献“デジタル信号処理（辻井重男著、昭晃堂）” に示されているように、ＩＩＲ型フィルタの特性としてフィルタ特性が発散する可能性があるために設けられたものであり、デジタルフィルタ１１１からの出力値が発散した場合には、デジタルフィルタ１１１を初期化してシステムを安定させることができる。
【００５８】
次に、位相調整回路１０７の構成について図６を用いてさらに詳しく説明する。
図６は、本発明の位相調整回路の構成の一例を示す図である。
図示するように、位相調整回路１０７には、ＷＢＬ２値化回路１０５から出力される平均化されたＷＢＬ２値化信号と、デジタルフィルタ１１１から出力されるＷＢＬ２値化信号波形が入力されるとともに、ＰＣ等による演算により誤差エッジ、及び位相位置誤差が与えられる。
【００５９】
位相調整回路１０７は、ＷＢＬ２値化回路１０５からの出力であるＷＢＬ２値化信号とデジタルフィルタ１１１からの出力であるＷＢＬ２値化信号波形との位相は一致していないことから、位相調整を行うものであり、ここでは、ＷＢＬ２値化信号とデジタルフィルタ後のＷＢＬ信号との位相差を算出し、レジスタを用いてＷＢＬ２値化信号を遅延させ、位相を調整する。なお、位相差の検出方法はデジタルフィルタ出力エッジカウンタ６１でエッジの数をカウントして、比較器６２が有する予め設定された比較値を参照し判定することで条件が満たされない場合はホールドカウンタ６３により回路をホールドさせる。条件が満たされれば、ある一定値のレジスタ段数からなる遅延回路６４からデータが出力され位相調整が行われる。
【００６０】
なお、図６で示した位相調整回路では、遅延回路６４を用いて位相差を調整するものについて説明したが、回路がデジタル方式で構成されていることから予め算出されたクロック遅延情報を用いてカウンタ処理を行なうことにより位相のずれを補正するようにしても良い。なお、このようにカウンタ処理を行なう場合には、図６を用いて説明した位相調整回路の遅延回路６４の構成を簡略化することができ、回路規模の縮小を図ることが可能である。
【００６１】
以上のように、本発明の実施の形態１によるウォブル信号処理装置によれば、アドレス検出回路をデジタルフィルタとＰＲＭＬ回路で構成するとともに、波形整形回路をデジタルフィルタで構成し、ＡＤＩＰ信号検出処理、及びクロック信号の生成処理をデジタル方式により行なうことによって、回路規模の縮小や、パラメータのばらつきの減少、消費電力の削減を実現することができるとともに、製造段階において不良品が発生する可能性を低減することが可能となる。
【００６２】
（実施の形態２）
以下に、本発明の実施の形態２によるウォブル信号処理装置について説明する。
図８は、本発明の実施の形態２によるウォブル信号処理装置の構成を示すブロック図である。図において、本発明にかかるウォブル信号処理装置は、ピックアップ１０１と、ＦＥＰ１０２と、ＡＤＣ１０３と、アドレス検出回路２０１と、ＷＢＬ２値化回路１０５と、波形整形回路１０６と、位相調整回路１０７と、ＰＬＬ回路１０８とからなる。
【００６３】
なお、本発明の実施の形態２によるウォブル信号処理装置は、上述した本発明の実施の形態１によるウォブル信号処理装置とアドレス検出回路の構成が異なるものであるため、前記本発明の実施の形態１によるウォブル信号処理装置と同じ構成要素については、同一符号を付し、説明を省略する。
【００６４】
アドレス検出回路２０１は、デジタルフィルタ１０９と、位相調整回路２０２と、乗算器２０３と、ＬＰＦ２０４と、エッジ平均化回路２０５と、２値化回路２０６とからなる。なお、デジタルフィルタ１０９は、前記実施の形態１で説明したデジタルフィルタ１０９と同様のＩＩＲ型のデジタル方式を用いるＬＰＦである。
【００６５】
位相調整回路２０２は、デジタルフィルタ１０９からの出力波形を参照してＷＢＬ２値化回路１０５から出力されるＷＢＬ２値化信号の位相調整を行い、位相調整信号を出力する。
乗算器２０３は、デジタルフィルタ１０９からの出力信号と、位相調整回路からの位相調整信号とを乗算して、乗算結果をＬＰＦ２０４に出力する。
【００６６】
ＬＰＦ２０４は、デジタルフィルタ１０９と同様の構成を有するＩＩＲ型のデジタル方式を用いるＬＰＦであり、乗算器２０３から出力された信号の遮断周波数以上の周波数の信号を減衰させ、遮断周波数以下の周波数の信号を２値化回路２０６に出力する。
【００６７】
エッジ平均化回路２０５は、デジタルフィルタ出力を２値化した信号に対してエッジを平均化してＡＤＩＰ信号を出力するためのクロックを生成する。これは、デジタルフィルタ出力を２値化した際にはデジタルフィルタ出力分だけ位相が遅れてしまうため、エッジ平均化回路２０５によりＷＢＬ２値化回路１０５で平均化されたエッジとの位相を合わせることが必要となるためである。
２値化回路２０６は、エッジ平均化回路２０５から出力されるクロックに基づいて、ＬＰＦ２０４から出力される信号を２値化し、ＡＤＩＰ信号を生成する。
【００６８】
次に、本発明の実施の形態２によるウォブル信号処理装置の動作について説明する。なお、本発明の実施の形態２によるウォブル信号処理装置は、ＰＬＬ回路１０８から各回路に入力される同期クロックにて動作しており、ディスクの角速度に対応するようにクロック切り替えが行なわれている。なお、使用される同期クロックとしては、ＷＢＬＰＬＬＯＫ、ＷＣＬＫ、ＣＬＫＴＣＨ、ＣＬＫＳＹＳ等がある。
【００６９】
先ず、本発明の実施の形態２によるウォブル信号処理装置において、ＦＥＰ１０２、ＡＤＣ１０３、及びアドレス検出回路２０１によるＡＤＩＰの検出処理について説明する。
【００７０】
図９は、本発明の実施の形態２によるウォブル信号処理装置のＡＤＩＰ信号の検出処理を説明するための波形図である。
【００７１】
図９（ａ）は、ピックアップ１０１から読み出されるＷＢＬ信号の一例を示す図である。かかるＷＢＬ信号は、ＦＥＰ１０２により帯域制限、及びゲイン調整が行われ、ＡＤＣ１０３によりデジタル信号に変換された後、デジタルフィルタ１０９に入力される。そして、かかる入力信号は、デジタルフィルタ１０９によりフィルタリングされ、図９（ｃ）に示すようなデジタルフィルタ出力信号が出力される。
【００７２】
位相調整回路２０２では、図９（ｃ）のデジタルフィルタ出力信号を参照して、ＷＢＬ２値化回路１０５から出力されるＷＢＬ２値化信号（図９（ｃ））の位相調整が行なわれ、位相調整信号が乗算器２０３に出力される。
【００７３】
そして、デジタルフィルタ１０９から出力されたデジタルフィルタ出力信号（図９（ｃ））と、位相調整回路２０２から出力された位相調整信号（図９（ｄ））とが乗算器２０３により乗算され、図９（ｅ）に示す、乗算器出力信号が乗算器２０３からＬＰＦ２０４に出力される。
【００７４】
ＬＰＦ２０４では、乗算器出力信号のフィルタリングを行ない、図９（ｆ）に示す、ＬＰＦ出力信号が生成される。当該ＬＰＦ出力信号は、２値化回路２０６に入力され、エッジ平均化回路２０５により生成されるクロックと同期するように２値化され、図９（ｇ）に示す、ＡＤＩＰ信号が得られる。
【００７５】
なお、本発明の実施の形態２によるウォブル信号処理装置を構成するＷＢＬ２値化回路１０５、波形整形回路１０６、位相調整回路１０７、及びＰＬＬ回路１０８によるクロック信号の生成処理については、前記実施の形態１によるウォブル信号処理装置のクロック信号の生成処理と同様であるため、ここでは説明を省略する。
【００７６】
以上のように、本発明の実施の形態２によるウォブル信号処理装置によれば、アドレス検出回路をデジタルフィルタと位相調整回路とＬＰＦとエッジ平均化回路と２値化回路とで構成するとともに、波形整形回路をデジタルフィルタで構成し、ＡＤＩＰ信号検出処理、及びクロック信号生成処理をデジタル方式により行なうことによって、回路規模の縮小や、パラメータのばらつきの減少、消費電力の削減を実現することができるとともに、製造段階において不良品が発生する可能性を低減することが可能となる。
【００７７】
なお、本発明の実施の形態２によるウォブル信号処理装置では、図８に示すようにウォブル信号処理装置の位相調整回路２０２と位相調整回路１０７とを別々に設けるものについて説明したが、位相調整回路２０２の構成は、前記本発明の実施の形態１で説明した位相調整回路１０７と同様であり、実際の回路設計を行なう際には、一の位相調整回路により本発明にかかるウォブル信号処理装置を実現することが可能である。
【００７８】
（実施の形態３）
以下に、本発明の実施の形態３によるウォブル信号処理装置について説明する。
図１０は、本発明の実施の形態３によるウォブル信号処理装置の構成を示すブロック図である。図において、本発明にかかるウォブル信号処理装置は、ピックアップ１０１と、ＦＥＰ１０２と、ＡＤＣ１０３と、アドレス検出回路３０１と、ＷＢＬ２値化回路１０５と、波形整形回路１０６と、位相調整回路１０７と、ＰＬＬ回路１０８とからなる。
【００７９】
なお、本発明の実施の形態３によるウォブル信号処理装置は、上述した本発明の実施の形態１によるウォブル信号処理装置とアドレス検出回路の構成が異なるものであるため、前記本発明の実施の形態１によるウォブル信号処理装置と同じの構成要素については、同一符号を付し、説明を省略する。
【００８０】
アドレス検出回路３０１は、デジタルフィルタ１０９と、ＤＳＶ（Ｄｉｇｉｔａｌ Ｓｕｍ Ｖａｌｕｅ）演算器３０２とからなる。なお、デジタルフィルタ１０９は、前記実施の形態１で説明したデジタルフィルタ１０９と同様のＩＩＲ型のデジタル方式を用いるＬＰＦである。
ＤＳＶ演算器３０２は、矩形波をある閾値で切り分けデジタル処理を行ない、ＡＤＩＰ信号を検出するものである。
【００８１】
次に、本発明の実施の形態３によるウォブル信号処理装置の動作について説明する。なお、本発明の実施の形態３によるウォブル信号処理装置は、ＰＬＬ回路１０８から各回路に入力される同期クロックにて動作しており、ディスクの角速度に対応するようにクロック切り替えが行なわれている。なお、使用される同期クロックとしては、ＷＢＬＰＬＬＯＫ、ＷＣＬＫ、ＣＬＫＴＣＨ、ＣＬＫＳＹＳ等がある。
【００８２】
先ず、本発明の実施の形態３によるウォブル信号処理装置におけるＡＤＩＰの検出処理について説明する。なお、ピックアップ１０１、ＦＥＰ１０２、ＡＤＣ１０３の動作については、前記実施の形態１、及び２によるウォブル信号処理装置と同様であるためここでは説明を省略する。
【００８３】
ピックアップ１０１、ＦＥＰ１０２、及びＡＤＣ１０３を介してデジタル方式の信号に変換されたＷＢＬ信号は、アドレス検出回路３０１に入力され、アドレス検出回路３０１においてデジタル方式によって信号処理が行われてＡＤＩＰ信号が検出される。
【００８４】
以下に、このアドレス検出回路３０１の動作についてさらに詳細に説明する。アドレス検出回路３０１では、先ず、入力されたＷＢＬ信号が、デジタルフィルタ１０９によりフィルタリングされ、デジタルフィルタ出力がＤＶＳ演算器３０２に入力される。
【００８５】
デジタルフィルタ出力を受けたＤＳＶ演算器３０２は、デジタルフィルタ出力である矩形波をある閾値で切り分けデジタル処理を行なってＡＤＩＰ信号を検出する。具体的には、デジタルフィルタ１０９の出力を−１，０，＋１に変換して、−１，＋１の数をカウントし、＋１のカウント数、或いは−１のカウント数が所定の閾値になればＡＤＩＰ信号として出力する。
【００８６】
なお、本発明の実施の形態３によるウォブル信号処理装置を構成するＷＢＬ２値化回路１０５、波形整形回路１０６、位相調整回路１０７、及びＰＬＬ回路１０８によるクロック信号の生成処理については、前記実施の形態１によるウォブル信号処理装置のクロック信号の生成処理と同様であるため、ここでは説明を省略する。
【００８７】
以上のように、本発明の実施の形態３によるウォブル信号処理装置によれば、アドレス検出回路をデジタルフィルタとＤＳＶ演算器で構成するとともに、波形整形回路をデジタルフィルタで構成し、ＡＤＩＰ信号検出処理、及びクロック信号生成処理をデジタル方式により行なうことによって、回路規模の縮小や、パラメータのばらつきの減少、消費電力の削減を実現することができるとともに、製造段階において不良品が発生する可能性を低減することが可能となる。
【００８８】
なお、本発明の実施の形態３では、ＤＳＶ演算器３０２を備えるものについて説明したが、図１１に示すように、ＤＳＶ演算器３０２に替えて２値化回路４０２、及びカウンタ回路４０３を備え、２値化回路４０２から出力された２値化信号を入力として、カウンタ回路４０３により、＋１、−１をカウントし、＋１のカウント数、或いは−１のカウント数が所定の閾値となることによりＡＤＩＰ信号として出力するようにしても良い。
【００８９】
【発明の効果】
以上のように、本発明にかかるウォブル信号処理装置によれば、記録再生可能な光ディスク媒体に記録されている情報を読み出すピックアップと、前記ピックアップから読み出されたウォブル２値化信号のエッジを平均化して出力するＷＢＬ２値化回路と、前記ピックアップから読み出されたウォブル信号をデジタル信号に変換するＡＤＣと、前記ＡＤＣから出力される信号に基づいて、データのアドレス情報であるＡＤＩＰ信号を検出するアドレス検出回路と、前記ピックアップから読み出されたＲＦ信号に基づき、ウォブル２値化信号波形を生成する波形整形回路と、前記波形整形回路により生成された波形を参照し、前記ＷＢＬ２値化回路から出力されたウォブル２値化信号の位相調整を行う位相調整回路と、前記位相調整回路に接続され、位相調整後のデータをもとに同期クロックを生成するＰＬＬ回路とを備え、前記アドレス検出回路、および波形整形回路をデジタル方式により構成したことにより、回路規模が従来よりも小規模で構成でき、消費電力を抑えることができるとともに、位相ずれの検出及び補正を適正に行うことができるので信号処理品質を向上させることができる。
【００９０】
また、本発明にかかるウォブル信号処理装置によれば、前記波形整形回路、及び前記アドレス検出回路が備えるデジタルフィルタが該デジタルフィルタを初期化するリセット機能を具備することにより、デジタルフィルタからの出力値が発散した場合であっても、デジタルフィルタを初期化してシステムを安定させることができる。
【００９１】
また、本発明にかかるウォブル信号処理装置によれば、前記デジタルフィルタが、最適なタップ係数値を算出するとともに、当該タップ係数値を外部に設けられた記憶部に記憶しておき、前記記憶部に記憶した最適なタップ係数値を用いて以降のフィルタリングを行なうことにより、毎回最適となるタップ係数値を計算することなく、演算時間を省き効率的にフィルタリングを行うことができる。
【００９２】
また、本発明にかかるウォブル信号処理装置によれば、前記アドレス検出回路を、前記デジタルフィルタと、前記デジタルフィルタからの出力信号の誤り訂正を行ない該誤り訂正を行なった信号を用いてＡＤＩＰ信号を検出するＰＲＭＬ回路とから構成することにより、雑音や位相遅れ等不確定要素の原因で何らかの不具合が生じても正確にＡＤＩＰ検出を行うことができる。
【００９３】
また、本発明にかかるウォブル信号処理装置によれば、前記アドレス検出回路に接続されるＡＧＣ回路を備え、前記ＡＧＣ回路が、前記光ディスク媒体におけるクロストークの影響でＡＤＩＰ部の振幅が減少、或いは増大した場合に自動的に振幅調整を行なうことにより、システムを安定して動作させることができる。
【００９４】
また、本発明にかかるウォブル信号処理装置によれば、前記ピックアップが、波形の歪み具合に応じて、ピックアップレーザのビームスポット径を調整し、信号成分抽出度合いを調節する開口率判定器を備えることにより、システムを安定して動作させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１によるウォブル信号処理装置の構成を示すブロック図
【図２】本発明のアドレス検出回路を構成する双一次変換方式ＬＰＦの構成の一例を示す図
【図３】本発明のアドレス検出回路を構成する後進差分方式ＬＰＦの構成の一例を示す図
【図４】本発明の実施の形態１によるウォブル信号処理装置のＡＤＩＰ検出処理を説明するための波形図
【図５】本発明の波形整形回路を構成するＢＰＦの構成の一例を示す図
【図６】本発明の位相調整回路の構成の一例を示す図
【図７】本発明のピックアップの構成の一例を示す図
【図８】本発明の実施の形態２によるウォブル信号処理装置の構成を示すブロック図
【図９】本発明の実施の形態２によるウォブル信号処理装置のＡＤＩＰ信号の検出処理を説明するための波形図
【図１０】本発明の実施の形態３によるウォブル信号処理装置の構成を示すブロック図
【図１１】本発明の実施の形態３によるウォブル信号処理装置の他の構成を示すブロック図
【符号の説明】
１０１ ピックアップ
１０２ ＦＥＰ
１０３ ＡＤＣ
１０４、２０１、３０１、４０１ アドレス検出回路
１０５ ＷＢＬ２値化回路
１０６ 波形整形回路
１０７、２０２ 位相調整回路
１０８ ＰＬＬ回路
１０９、２０４ デジタルフィルタ（ＬＰＦ）
１１０ ＰＲＭＬ回路
１１１ デジタルフィルタ（ＢＰＦ）
２０３ 乗算器
２０５ エッジ平均化回路
２０６、４０２ ２値化回路
３０２ ＤＳＶ演算器
４０３ カウンタ回路
２１、３１、５１ 係数器（乗算器）
２２、３２、５２ 加算器
２３、３３、５３ 減算器
２４、３４、５４ レジスタ
６１ デジタルフィルタ出力エッジカウンタ
６２ 比較器
６３ ホールドカウンタ
７１ 光ディスク媒体
７２ ピックアップレーザ
７３ 開口率判定器
７４ 制御信号
【発明の属する技術分野】
【０００２】
本発明は光ディスク記録媒体に対するデジタル信号処理技術の信号処理方式に関するものである。
【０００３】
【従来の技術】
従来のウォブル信号処理装置では、アナログ方式によって信号処理を行う手段が用いられており（例えば、特許文献１参照）、このような従来のウォブル信号処理装置において、トラックのウォブルに位相変調を施す方法としては、ＢＰＳＫ、ＤＰＳＫ、ＱＰＳＫ方式が提案されている。
【０００４】
【特許文献１】
特公平６−１９８９８号公報
【非特許文献１】
辻井重男著，「デジタル信号処理」，昭晃堂，ｐ．６６−７７
【０００５】
【発明が解決しようとする課題】
しかしながら、前記従来のウォブル信号処理装置におけるアナログ方式処理では、半導体プロセスにおけるプロセスばらつきによる影響を受けやすく、例えば、抵抗値や容量値が設計値より数％〜数十％ずれるといったことが起こる。同様に電源部において電源電圧値がずれると、細かい設計値を必要とするアナログ方式では致命的なことになる恐れがある。具体的には、ＢＰＦ、ＬＰＦのカットオフ周波数などフィルタのパラメータがずれることが生じ、フィルタの特性劣化が生じたり、アナログ部の電源値が設計値である値を安定して得ることができず電源電圧特性が変動しフィルタの特性劣化が生じたりする。また、アナログ方式であるため遅延量がばらつき、それゆえ、位相補償するための回路が必要となるため回路規模、及び消費電流が増大することとなる。
【０００６】
本発明は上記問題点に鑑みてなされたものであり、回路規模の縮小及び低電力化を図ることができるとともに、信号処理品質を向上することができるウォブル信号処理装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
前記課題を解決するために、本発明にかかるウォブル信号処理装置は、記録再生可能な光ディスク媒体に記録されている情報を読み出すピックアップと、前記ピックアップから読み出されたウォブル２値化信号のエッジを平均化して出力するＷＢＬ２値化回路と、前記ピックアップから読み出されたウォブル信号をデジタル信号に変換するＡＤＣ（Ａｎａｌｏｇ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）と、前記ＡＤＣから出力される信号に基づいて、データのアドレス情報であるＡＤＩＰ（Ａｄｄｒｅｓｓ Ｉｎ Ｐｒｅ−Ｇｒｏｏｖｅ）信号を検出するアドレス検出回路と、前記ピックアップから読み出されたＲＦ信号に基づき、ウォブル２値化信号波形を生成する波形整形回路と、前記波形整形回路により生成された波形を参照し、前記ＷＢＬ２値化回路から出力されたウォブル２値化信号の位相調整を行う位相調整回路と、前記位相調整回路に接続され、位相調整後のデータをもとに同期クロックを生成するＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路とを備え、前記アドレス検出回路、および波形整形回路を、デジタル方式により構成することを特徴とするものである。
【０００８】
また、本発明にかかるウォブル信号処理装置は、前記波形整形回路が、デジタルフィルタであるＢＰＦ（Ｂａｎｄ Ｐａｓｓ Ｆｉｌｔｅｒ）を具備するものであり、前記デジタルフィルタは、該デジタルフィルタの特性が発散した際に、該デジタルフィルタを初期化するリセット機能を有するＩＩＲ型（Ｉｎｆｉｎｉｔｙ Ｉｎｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）のデジタルフィルタ構成からなることを特徴とするものである。
【０００９】
また、本発明にかかるウォブル信号処理装置は、前記アドレス検出回路が、デジタルフィルタであるＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）を具備するものであり、前記デジタルフィルタは、該デジタルフィルタの特性が発散した際に、該デジタルフィルタを初期化するリセット機能を有するＩＩＲ型のデジタルフィルタ構成からなることを特徴とするものである。
【００１０】
また、本発明にかかるウォブル信号処理装置は、前記デジタルフィルタが、最適なタップ係数値を算出するとともに、当該タップ係数値を外部に設けられた記憶部に記憶しておき、前記記憶部に記憶した最適なタップ係数値を用いて以降のフィルタリングを行なうことを特徴とするものである。
【００１１】
また、本発明にかかるウォブル信号処理装置は、前記アドレス検出回路が、前記ＡＤＣからの出力をフィルタリングするデジタルフィルタと、前記デジタルフィルタからの出力信号の誤り訂正を行ない、該誤り訂正を行なった信号を用いてＡＤＩＰ信号を検出するＰＲＭＬ（Ｐａｒｔｉａｌ Ｒｅｓｐｏｎｓｅ Ｍａｘｉｍｕｍ Ｌｉｋｅｌｉｈｏｏｄ）回路とからなることを特徴とするものである。
【００１２】
また、本発明にかかるウォブル信号処理装置は、前記ＰＲＭＬ回路のＰＲＭＬ方式が、ＰＲ（ａ、ｂ）方式であることを特徴とするものである。
【００１３】
また、本発明にかかるウォブル信号処理装置は、前記ＰＲ（ａ、ｂ）方式におけるパラメータ値が、ａ＝ｂという関係式であることを特徴とするものである。
【００１４】
また、本発明にかかるウォブル信号処理装置は、前記ＰＲＭＬ回路が、サンプリング方式としてピークサンプリング方式とオフセットサンプリング方式とを切り替えて行なうことを特徴とするものである。
【００１５】
また、本発明にかかるウォブル信号処理装置は、前記ＰＲＭＬ回路が、サンプリング周期として８Ｔ周期でサンプリングすることを特徴とするものである。
【００１６】
また、本発明にかかるウォブル信号処理装置は、前記ＰＲＭＬ回路が、前記ＰＲＭＬ方式におけるビタビ復号器の演算回路においてユークリッド距離の演算を規格化して行なうことを特徴とするものである。
【００１７】
また、本発明にかかるウォブル信号処理装置は、前記アドレス検出回路が、前記ＡＤＣからの出力をフィルタリングする第１のデジタルフィルタと、前記第１のデジタルフィルタからの出力信号を参照して前記ＷＢＬ２値化回路から出力されるウォブル２値化信号の位相調整を行ない、位相調整信号を出力する位相調整回路と、前記第１のデジタルフィルタの出力信号と、前記位相調整信号とを乗算する乗算器と、前記乗算器からの出力をフィルタリングする第２のデジタルフィルタと、前記第１のデジタルフィルタからの出力信号を２値化し、当該２値化した信号に対してエッジを平均化して、ＡＤＩＰ信号を出力するためのクロックを生成するエッジ平均化回路と、前記エッジ平均化回路から出力されるクロックに基づいて前記第２のデジタルフィルタからの出力信号を２値化し、ＡＤＩＰ信号を出力する２値化回路とからなることを特徴とするものである。
【００１８】
また、本発明にかかるウォブル信号処理装置は、前記位相調整回路が、ウォブル２値化信号と前記デジタルフィルタ後のウォブル信号との位相差を算出し、前記ウォブル２値化信号を遅延させて位相を調整することを特徴とするものである。
【００１９】
また、本発明にかかるウォブル信号処理装置は、前記位相調整回路が、予め算出されたクロック遅延情報をカウンタ処理することで位相のずれを補正することを特徴とするものである。
【００２０】
また、本発明にかかるウォブル信号処理装置は、前記アドレス検出回路が、前記ＡＤＣからの出力をフィルタリングするデジタルフィルタと、前記デジタルフィルタからの出力を所定の閾値で切り分けてデジタル処理することによりＡＤＩＰ信号を検出するＤＳＶ（Ｄｉｇｉｔａｌ Ｓｕｍ Ｖａｌｕｅ）演算器とからなることを特徴とするものである。
【００２１】
また、本発明にかかるウォブル信号処理装置は、前記アドレス検出回路が、前記ＡＤＣからの出力をフィルタリングするデジタルフィルタと、前記デジタルフィルタからの出力を２値化する２値化回路と、前記２値化回路から出力される信号の＋１と−１の数をカウントするカウンタ回路とからなり、前記カウンタ回路のカウント値が予め設定された所定の値となることによりＡＤＩＰ信号を検出することを特徴とするものである。
【００２２】
また、本発明にかかるウォブル信号処理装置は、前記ＡＤＣを、ビット分解能７ビットで構成することを特徴とするものである。
【００２３】
また、本発明にかかるウォブル信号処理装置は、前記アドレス検出回路に接続されるＡＧＣ（Ａｕｔｏ Ｇａｉｎ Ｃｏｎｔｒｏｌ）回路を備え、前記ＡＧＣ回路は、前記光ディスク媒体におけるクロストークの影響でＡＤＩＰ部の振幅が減少、或いは増大した場合に自動的に振幅調整を行なうことを特徴とするものである。
【００２４】
また、本発明にかかるウォブル信号処理装置は、前記ピックアップが、波形の歪み具合に応じて、ピックアップレーザのビームスポット径を調整し、信号成分抽出度合いを調節する開口率判定器を備えることを特徴とするものである。
【００２５】
また、本発明にかかるウォブル信号処理装置は、該ウォブル信号処理装置が、前記ＰＬＬ回路より供給される同期クロックにて動作し、前記同期クロックは、ディスクの角速度に対応するように切り替えられるものであることを特徴とするものである。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照にしながら説明する。なお、ここで示す実施の形態はあくまでも一例であって、必ずしもこの実施の形態に限定されるものではない。
【００２７】
（実施の形態１）
以下に、本発明の実施の形態１によるウォブル信号処理装置について説明する。
図１は、本発明の実施の形態１におけるウォブル信号処理装置の構成を示すブロック図である。図において、本発明にかかるウォブル信号処理装置は、ピックアップ１０１と、ＦＥＰ（Ｆｒｏｎｔ Ｅｎｄ Ｐｒｏｃｅｓｓｅｒ）１０２と、ＡＤＣ１０３（Ａｎａｌｏｇ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）と、アドレス検出回路１０４と、ＷＢＬ２値化回路１０５と、波形整形回路１０６と、位相調整回路１０７と、ＰＬＬ回路１０８とから構成される。
【００２８】
ピックアップ１０１は、記録媒体から読み出したウォブル信号（以下、ＷＢＬ信号とする）をＦＥＰ１０２に、ウォブル２値化信号（以下、ＷＢＬ２値化信号とする）をＷＢＬ２値化回路１０５に、ＲＦ信号を波形整形回路１０６にそれぞれ出力する。なお、ピックアップ１０１の構成としては、図７に示すようにピックアップ１０１内に光ディスク媒体７１から読み出された波形の歪み具合を判定する開口率判定器７３を設けたものであってもよく、図７に示す開口率判定器７３を設けたピックアップ１０１によれば、出力波形が歪んで読み取りにくい場合には、該開口率判定器７３から出力される制御信号７４に基づいて、ピックアップレーザ７２のスポット径が調節され、信号成分抽出度合いを調節することが可能となる。
【００２９】
ＦＥＰ１０２は、入力されたＷＢＬ信号に対して帯域制限、及びゲイン調整を行うものであり、ここでは、記録媒体におけるクロストークの影響でＡＤＩＰ（Ａｄｄｒｅｓｓ Ｉｎ Ｐｒｅ−Ｇｒｏｏｖｅ）部の振幅が減少又は拡大している場合に、自動的に振幅調整を行なうＡＧＣ（Ａｕｔｏ Ｇａｉｎ Ｃｏｎｔｒｏｌ）を備えるものとする。
ＡＤＣ１０３は、ＦＥＰ１０２から出力されたアナログ信号をデジタル信号に変換するものであり、ここでは、ビット分解能を７ビットで構成するものとする。
【００３０】
アドレス検出回路１０４は、デジタルフィルタ１０９と、ＰＲＭＬ（Ｐａｒｔｉａｌ Ｒｅｓｐｏｎｓｅ Ｍａｘｉｍｕｍ Ｌｉｋｅｌｉｈｏｏｄ）回路１１０とから構成され、ＡＤＣ１０３からの出力信号を入力として、デジタル方式による信号処理を行ない、ＡＤＩＰ信号を検出する。なお、デジタルフィルタ１０９は、ここでは、ＩＩＲ（Ｉｎｆｉｎｉｔｙ Ｉｎｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）のデジタル方式を用いるＬＰＦ（Ｌｏｗ ｐａｓｓ Ｆｉｌｔｅｒ）とする。ＷＢＬ２値化回路１０５は、ピックアップ１０１から出力されたＷＢＬ２値化信号に対してエッジを平均化して出力する。
【００３１】
波形整形回路１０６は、デジタルフィルタ１１１により構成され、ピックアップ１０１により読み出されたＲＦ信号を入力として、デジタル方式による信号処理を行ない、ＷＢＬ２値化信号波形を生成する。なお、デジタルフィルタ１１１は、ここでは、ＩＩＲ型のデジタル方式を用いるＢＰＦ（Ｂａｎｄ ｐａｓｓ Ｆｉｌｔｅｒ）とする。
【００３２】
位相調整回路１０７は、波形整形回路１０６からの出力波形を参照して、ＷＢＬ２値化回路１０５から出力されるＷＢＬ２値化信号の位相調整を行ない、位相調整信号を出力する。
ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路１０８は、位相調整回路１０７から出力された位相調整信号をもとに同期クロックを生成する。
【００３３】
次に、本発明の実施の形態１によるウォブル信号処理装置の動作について説明する。なお、本発明の実施の形態１によるウォブル信号処理装置は、ＰＬＬ回路１０８から各回路に入力される同期クロックにて動作しており、ディスクの角速度に対応するようにクロック切り替えが行なわれている。なお、使用される同期クロックとしては、ＷＢＬＰＬＬＯＫ、ＷＣＬＫ、ＣＬＫＴＣＨ、ＣＬＫＳＹＳ等がある。
【００３４】
先ず、本発明の実施の形態１によるウォブル信号処理装置において、ＦＥＰ１０２、ＡＤＣ１０３、及びアドレス検出回路１０４によるＡＤＩＰ信号の検出処理について説明する。
【００３５】
ピックアップ１０１からＷＢＬ信号の入力を受けたＦＥＰ１０２は、入力されたＷＢＬ信号に対して帯域制限、及びゲイン調整を行い、ＡＤＣ１０３に出力する。また、この時、記録媒体におけるクロストークの影響でＡＤＩＰ（Ａｄｄｒｅｓｓ Ｉｎ Ｐｒｅ−Ｇｒｏｏｖｅ）部の振幅が減少又は拡大している場合には、ＦＥＰ１０２に設けられたＡＧＣが、自動的に振幅調整を行ない安定した信号出力を実現する。
【００３６】
ＦＥＰ１０２からＷＢＬ信号の出力を受けたＡＤＣ１０３は、当該アナログ方式の信号であるＷＢＬ信号をデジタル方式の信号に変換する。
そして、ＡＤＣ１０３によりデジタル方式の信号に変換されたＷＢＬ信号は、アドレス検出回路１０４に入力され、アドレス検出回路１０４において、デジタル方式によって信号処理が行われ、ＡＤＩＰ信号が検出される。
【００３７】
以下に、このアドレス検出回路１０４の動作についてさらに詳細に説明する。まず、アドレス検出回路１０４を構成するデジタルフィルタ１０９について図２、図３を用いて説明する。なお、図２、図３に示すデジタルフィルタは、ＩＩＲ型のデジタル方式を用いるＬＰＦであり、それぞれ、本発明の実施の形態１によるデジタルフィルタ１０９の構成の一例を示し、デジタルフィルタ１０９を実装する際には、図２、図３に示す何れのデジタルフィルタを用いてデジタルフィルタ１０９を構成してもよいものである。
【００３８】
図２は本発明のアドレス検出回路を構成するデジタルフィルタの構成の一例を示す図である。
図２に示すＩＩＲ型のデジタル方式を用いるＬＰＦは、係数器（乗算器）２１と、加算器２２と、減算器２３と、レジスタ２４とからなり、入力データとタップ係数値との乗算で構成され双一次変換方式による演算処理を行なう。なお、かかるデジタルフィルタ１０９におけるタップ係数値は、例えば、ＬＭＳ方式（最小自乗方式）で最適化されることにより自動的に算出されるものである。また、自動的に算出されたタップ係数値を外部に設けられた記憶部に記憶しておき、以降のフィルタリングにおいて、前記記憶部に記憶したタップ係数値を用いるようにした場合には、毎回最適となるタップ係数値を計算する必要がなく、演算時間を省き効率的にフィルタリングを行うことができる。
【００３９】
また、図中のＸｎは入力信号、Ｙｎは出力信号を示し、入力信号をＸｎ、出力信号をＹｎとした場合の伝達関数Ｈ（ｓ）、及び出力信号Ｙｎは、以下に示す［数１］のようになる。
【００４０】
【数１】
このときｆｃはカットオフ周波数、ｑ１は遮断特性値、Ｔは動作周波数（チャネルレート）を意味する。
また、図中のＲＳＴは、外部からデジタルフィルタ１０９に入力されるリセット信号を示すであり、デジタルフィルタ１０９を初期化するリセット機能を実現するものである。このようなリセット機能は、参考文献“デジタル信号処理（辻井重男著、昭晃堂）” に示されているように、ＩＩＲ型フィルタの特性としてフィルタ特性が発散する可能性があるために設けられたものであり、デジタルフィルタ１０９からの出力値が発散した場合には、デジタルフィルタ１０９を初期化してシステムを安定させることができる。
【００４２】
また、図３は本発明のアドレス検出回路を構成するデジタルフィルタの構成の一例を示す図である。
図３に示すＩＩＲ型のデジタル方式を用いるＬＰＦは、係数器（乗算器）３１と、加算器３２と、減算器３３と、レジスタ３４とからなり、入力データとタップ係数値との乗算で構成され後進差分方式による演算処理が行われる。なお、かかるデジタルフィルタ１０９におけるタップ係数値は、例えば、ＬＭＳ方式（最小自乗方式）で最適化されることにより自動的に算出されるものである。また、自動的に算出されたタップ係数値を外部に設けられた記憶部に記憶しておき、以降のフィルタリングにおいて、前記記憶部に記憶したタップ係数値を用いるようにした場合には、毎回最適となるタップ係数値を計算する必要がなく、演算時間を省き効率的にフィルタリングを行うことができる。
【００４３】
また、図中のＸｎは入力信号、Ｙｎは出力信号を示し、入力信号をＸｎ、出力信号をＹｎとした場合の伝達関数Ｈ（ｓ）、及び出力信号Ｙｎは、以下に示す［数２］のようになる。
【００４４】
【数２】
このときｆｃはカットオフ周波数、ｑ１は遮断特性値、Ｔは動作周波数（チャネルレート）を意味する。
また、図中のＲＳＴは、上記図２の場合と同様に、外部からデジタルフィルタ１０９に入力されるリセット信号を示すであり、デジタルフィルタ１０９を初期化するリセット機能を実現するものである。このようなリセット機能は、参考文献“デジタル信号処理（辻井重男著、昭晃堂）” に示されているように、ＩＩＲ型フィルタの特性としてフィルタ特性が発散する可能性があるために設けられたものであり、デジタルフィルタ１０９からの出力値が発散した場合には、デジタルフィルタ１０９を初期化してシステムを安定させることができる。
【００４６】
次に、アドレス検出回路１０４を構成するＰＲＭＬ回路１１０について図４を用いて説明する。
図４は、本発明の実施の形態１によるウォブル信号処理装置のＡＤＩＰ検出処理を説明するための波形図であり、図４（ａ）は、デジタルフィルタ１０９に入力されるＷＢＬ信号、図４（ｂ）は、デジタルフィルタ１０９からの出力信号、図４（ｃ）は、ＰＲＭＬ回路１１０によりオフセットサンプリングした場合のオフセットサンプル、図４（ｄ）は、ＰＲＭＬ回路１１０によりピークサンプリングした場合のピークサンプルを示す図である。
【００４７】
ＰＲＭＬ回路１１０は、デジタルフィルタ１０９からの出力信号の誤り訂正を行ない、該誤り訂正を行なった信号を用いてＡＤＩＰ信号を検出する。図示するように、デジタルフィルタ１０９によって位相変調点のスムージングと雑音除去を行ない、該デジタルフィルタ１０９から出力された出力信号を８Ｔ周期でサンプリングさせることでＰＲ（１，１）方式に対応させる。なお、この際、サンプリング方式としてピークサンプリング方式とオフセットサンプリング方式とを切り替えて行なうものとする。
【００４８】
ここでＰＲ（１，１）方式にサンプリングされたサンプル点に対してビタビ復号器で復号し誤り訂正を行う。この誤り訂正によって雑音や位相遅れ等不確定要素の原因で何らかの不具合が生じても正確にＡＤＩＰ検出が行える。なお、ＡＤＩＰ検出は誤り訂正後の値で４Ｔ連続のサンプル点をＡＤＩＰ部とみなしてＡＤＩＰ検出を行う。
【００４９】
なお、本発明の実施の形態１によるウォブル信号処理装置におけるＰＲＭＬ回路１１０では、８Ｔ周期のサンプリングによってデータ処理することでＰＲ（１、１）方式により誤り訂正を行うものについて説明したが、例えば、ａ＝ｂの関係を有するＰＲ（ａ，ｂ）方式により誤り訂正を行なうもの等、ＰＲ係数を好適に設定すれば、本発明と同様の効果を得ることができる。
【００５０】
次に、本発明の実施の形態１によるウォブル信号処理装置において、ＷＢＬ２値化回路１０５、波形整形回路１０６、位相調整回路１０７、ＰＬＬ回路１０８により生成されるクロック信号の生成処理について説明する。
【００５１】
ＷＢＬ２値化回路１０５は、ピックアップ１０１から出力されたＷＢＬ２値化信号に対してエッジを平均化して位相調整回路１０７に出力する。また、波形整形回路１０６を構成するデジタルフィルタ１１１は、ピックアップ１０１により読み出されたＲＦ信号を入力とし、当該入力信号をデジタル方式によって信号処理し、ＷＢＬ２値化信号波形を生成して位相調整回路１０７に出力する。
【００５２】
そして、ＷＢＬ２値化回路１０５から出力される平均化されたＷＢＬ２値化信号と、波形整形回路１０６から出力されるＷＢＬ２値化信号波形は、位相調整回路１０７に入力され、波形整形回路１０６から出力された出力波形を参照して、ＷＢＬ２値化回路１０５から出力されたＷＢＬ２値化信号の位相の調整が行なわれ、生成された位相調整信号をＰＬＬ回路１０８に出力する。
ＰＬＬ回路１０８は、位相調整回路１０７から出力された位相調整信号をうけ、当該位相調整信号に同期する同期クロックを生成する。
【００５３】
以下に、波形整形回路１０６を構成するデジタルフィルタ１１１の構成について図５を用いてさらに詳しく説明する。
図５は本発明の波形整形回路を構成するデジタルフィルタの構成の一例を示す図である。
【００５４】
図５に示すＩＩＲ型のデジタル方式を用いるＢＰＦは、係数器（乗算器）５１と、加算器５２と、減算器５３と、レジスタ５４とからなり、入力データとタップ係数値との乗算で構成され双一次変換方式による演算処理が行われる。なお、かかるデジタルフィルタ１０９におけるタップ係数値は、例えば、ＬＭＳ方式（最小自乗方式）で最適化されることにより自動的に算出されるものである。また、自動的に算出されたタップ係数値を外部に設けられた記憶部に記憶しておき、以降のフィルタリングにおいて、前記記憶部に記憶したタップ係数値を用いるようにした場合には、毎回最適となるタップ係数値を計算する必要がなく、演算時間を省き効率的にフィルタリングを行うことができる。
【００５５】
また、図中のＸｎは入力信号、Ｙｎは出力信号を示し、入力信号をＸｎ、出力信号をＹｎとした場合の伝達関数Ｈ（ｓ）、及び出力信号Ｙｎは、以下に示す［数３］のようになる。
【００５６】
【数３】
このときｆｃはカットオフ周波数、ｑ１は遮断特性値、Ｔは動作周波数（チャネルレート）を意味する。
また、図中のＲＳＴは、外部からデジタルフィルタ１１１に入力されるリセット信号を示すであり、デジタルフィルタ１１１を初期化するリセット機能を実現するものである。このようなリセット機能は、参考文献“デジタル信号処理（辻井重男著、昭晃堂）” に示されているように、ＩＩＲ型フィルタの特性としてフィルタ特性が発散する可能性があるために設けられたものであり、デジタルフィルタ１１１からの出力値が発散した場合には、デジタルフィルタ１１１を初期化してシステムを安定させることができる。
【００５８】
次に、位相調整回路１０７の構成について図６を用いてさらに詳しく説明する。
図６は、本発明の位相調整回路の構成の一例を示す図である。
図示するように、位相調整回路１０７には、ＷＢＬ２値化回路１０５から出力される平均化されたＷＢＬ２値化信号と、デジタルフィルタ１１１から出力されるＷＢＬ２値化信号波形が入力されるとともに、ＰＣ等による演算により誤差エッジ、及び位相位置誤差が与えられる。
【００５９】
位相調整回路１０７は、ＷＢＬ２値化回路１０５からの出力であるＷＢＬ２値化信号とデジタルフィルタ１１１からの出力であるＷＢＬ２値化信号波形との位相は一致していないことから、位相調整を行うものであり、ここでは、ＷＢＬ２値化信号とデジタルフィルタ後のＷＢＬ信号との位相差を算出し、レジスタを用いてＷＢＬ２値化信号を遅延させ、位相を調整する。なお、位相差の検出方法はデジタルフィルタ出力エッジカウンタ６１でエッジの数をカウントして、比較器６２が有する予め設定された比較値を参照し判定することで条件が満たされない場合はホールドカウンタ６３により回路をホールドさせる。条件が満たされれば、ある一定値のレジスタ段数からなる遅延回路６４からデータが出力され位相調整が行われる。
【００６０】
なお、図６で示した位相調整回路では、遅延回路６４を用いて位相差を調整するものについて説明したが、回路がデジタル方式で構成されていることから予め算出されたクロック遅延情報を用いてカウンタ処理を行なうことにより位相のずれを補正するようにしても良い。なお、このようにカウンタ処理を行なう場合には、図６を用いて説明した位相調整回路の遅延回路６４の構成を簡略化することができ、回路規模の縮小を図ることが可能である。
【００６１】
以上のように、本発明の実施の形態１によるウォブル信号処理装置によれば、アドレス検出回路をデジタルフィルタとＰＲＭＬ回路で構成するとともに、波形整形回路をデジタルフィルタで構成し、ＡＤＩＰ信号検出処理、及びクロック信号の生成処理をデジタル方式により行なうことによって、回路規模の縮小や、パラメータのばらつきの減少、消費電力の削減を実現することができるとともに、製造段階において不良品が発生する可能性を低減することが可能となる。
【００６２】
（実施の形態２）
以下に、本発明の実施の形態２によるウォブル信号処理装置について説明する。
図８は、本発明の実施の形態２によるウォブル信号処理装置の構成を示すブロック図である。図において、本発明にかかるウォブル信号処理装置は、ピックアップ１０１と、ＦＥＰ１０２と、ＡＤＣ１０３と、アドレス検出回路２０１と、ＷＢＬ２値化回路１０５と、波形整形回路１０６と、位相調整回路１０７と、ＰＬＬ回路１０８とからなる。
【００６３】
なお、本発明の実施の形態２によるウォブル信号処理装置は、上述した本発明の実施の形態１によるウォブル信号処理装置とアドレス検出回路の構成が異なるものであるため、前記本発明の実施の形態１によるウォブル信号処理装置と同じ構成要素については、同一符号を付し、説明を省略する。
【００６４】
アドレス検出回路２０１は、デジタルフィルタ１０９と、位相調整回路２０２と、乗算器２０３と、ＬＰＦ２０４と、エッジ平均化回路２０５と、２値化回路２０６とからなる。なお、デジタルフィルタ１０９は、前記実施の形態１で説明したデジタルフィルタ１０９と同様のＩＩＲ型のデジタル方式を用いるＬＰＦである。
【００６５】
位相調整回路２０２は、デジタルフィルタ１０９からの出力波形を参照してＷＢＬ２値化回路１０５から出力されるＷＢＬ２値化信号の位相調整を行い、位相調整信号を出力する。
乗算器２０３は、デジタルフィルタ１０９からの出力信号と、位相調整回路からの位相調整信号とを乗算して、乗算結果をＬＰＦ２０４に出力する。
【００６６】
ＬＰＦ２０４は、デジタルフィルタ１０９と同様の構成を有するＩＩＲ型のデジタル方式を用いるＬＰＦであり、乗算器２０３から出力された信号の遮断周波数以上の周波数の信号を減衰させ、遮断周波数以下の周波数の信号を２値化回路２０６に出力する。
【００６７】
エッジ平均化回路２０５は、デジタルフィルタ出力を２値化した信号に対してエッジを平均化してＡＤＩＰ信号を出力するためのクロックを生成する。これは、デジタルフィルタ出力を２値化した際にはデジタルフィルタ出力分だけ位相が遅れてしまうため、エッジ平均化回路２０５によりＷＢＬ２値化回路１０５で平均化されたエッジとの位相を合わせることが必要となるためである。
２値化回路２０６は、エッジ平均化回路２０５から出力されるクロックに基づいて、ＬＰＦ２０４から出力される信号を２値化し、ＡＤＩＰ信号を生成する。
【００６８】
次に、本発明の実施の形態２によるウォブル信号処理装置の動作について説明する。なお、本発明の実施の形態２によるウォブル信号処理装置は、ＰＬＬ回路１０８から各回路に入力される同期クロックにて動作しており、ディスクの角速度に対応するようにクロック切り替えが行なわれている。なお、使用される同期クロックとしては、ＷＢＬＰＬＬＯＫ、ＷＣＬＫ、ＣＬＫＴＣＨ、ＣＬＫＳＹＳ等がある。
【００６９】
先ず、本発明の実施の形態２によるウォブル信号処理装置において、ＦＥＰ１０２、ＡＤＣ１０３、及びアドレス検出回路２０１によるＡＤＩＰの検出処理について説明する。
【００７０】
図９は、本発明の実施の形態２によるウォブル信号処理装置のＡＤＩＰ信号の検出処理を説明するための波形図である。
【００７１】
図９（ａ）は、ピックアップ１０１から読み出されるＷＢＬ信号の一例を示す図である。かかるＷＢＬ信号は、ＦＥＰ１０２により帯域制限、及びゲイン調整が行われ、ＡＤＣ１０３によりデジタル信号に変換された後、デジタルフィルタ１０９に入力される。そして、かかる入力信号は、デジタルフィルタ１０９によりフィルタリングされ、図９（ｃ）に示すようなデジタルフィルタ出力信号が出力される。
【００７２】
位相調整回路２０２では、図９（ｃ）のデジタルフィルタ出力信号を参照して、ＷＢＬ２値化回路１０５から出力されるＷＢＬ２値化信号（図９（ｃ））の位相調整が行なわれ、位相調整信号が乗算器２０３に出力される。
【００７３】
そして、デジタルフィルタ１０９から出力されたデジタルフィルタ出力信号（図９（ｃ））と、位相調整回路２０２から出力された位相調整信号（図９（ｄ））とが乗算器２０３により乗算され、図９（ｅ）に示す、乗算器出力信号が乗算器２０３からＬＰＦ２０４に出力される。
【００７４】
ＬＰＦ２０４では、乗算器出力信号のフィルタリングを行ない、図９（ｆ）に示す、ＬＰＦ出力信号が生成される。当該ＬＰＦ出力信号は、２値化回路２０６に入力され、エッジ平均化回路２０５により生成されるクロックと同期するように２値化され、図９（ｇ）に示す、ＡＤＩＰ信号が得られる。
【００７５】
なお、本発明の実施の形態２によるウォブル信号処理装置を構成するＷＢＬ２値化回路１０５、波形整形回路１０６、位相調整回路１０７、及びＰＬＬ回路１０８によるクロック信号の生成処理については、前記実施の形態１によるウォブル信号処理装置のクロック信号の生成処理と同様であるため、ここでは説明を省略する。
【００７６】
以上のように、本発明の実施の形態２によるウォブル信号処理装置によれば、アドレス検出回路をデジタルフィルタと位相調整回路とＬＰＦとエッジ平均化回路と２値化回路とで構成するとともに、波形整形回路をデジタルフィルタで構成し、ＡＤＩＰ信号検出処理、及びクロック信号生成処理をデジタル方式により行なうことによって、回路規模の縮小や、パラメータのばらつきの減少、消費電力の削減を実現することができるとともに、製造段階において不良品が発生する可能性を低減することが可能となる。
【００７７】
なお、本発明の実施の形態２によるウォブル信号処理装置では、図８に示すようにウォブル信号処理装置の位相調整回路２０２と位相調整回路１０７とを別々に設けるものについて説明したが、位相調整回路２０２の構成は、前記本発明の実施の形態１で説明した位相調整回路１０７と同様であり、実際の回路設計を行なう際には、一の位相調整回路により本発明にかかるウォブル信号処理装置を実現することが可能である。
【００７８】
（実施の形態３）
以下に、本発明の実施の形態３によるウォブル信号処理装置について説明する。
図１０は、本発明の実施の形態３によるウォブル信号処理装置の構成を示すブロック図である。図において、本発明にかかるウォブル信号処理装置は、ピックアップ１０１と、ＦＥＰ１０２と、ＡＤＣ１０３と、アドレス検出回路３０１と、ＷＢＬ２値化回路１０５と、波形整形回路１０６と、位相調整回路１０７と、ＰＬＬ回路１０８とからなる。
【００７９】
なお、本発明の実施の形態３によるウォブル信号処理装置は、上述した本発明の実施の形態１によるウォブル信号処理装置とアドレス検出回路の構成が異なるものであるため、前記本発明の実施の形態１によるウォブル信号処理装置と同じの構成要素については、同一符号を付し、説明を省略する。
【００８０】
アドレス検出回路３０１は、デジタルフィルタ１０９と、ＤＳＶ（Ｄｉｇｉｔａｌ Ｓｕｍ Ｖａｌｕｅ）演算器３０２とからなる。なお、デジタルフィルタ１０９は、前記実施の形態１で説明したデジタルフィルタ１０９と同様のＩＩＲ型のデジタル方式を用いるＬＰＦである。
ＤＳＶ演算器３０２は、矩形波をある閾値で切り分けデジタル処理を行ない、ＡＤＩＰ信号を検出するものである。
【００８１】
次に、本発明の実施の形態３によるウォブル信号処理装置の動作について説明する。なお、本発明の実施の形態３によるウォブル信号処理装置は、ＰＬＬ回路１０８から各回路に入力される同期クロックにて動作しており、ディスクの角速度に対応するようにクロック切り替えが行なわれている。なお、使用される同期クロックとしては、ＷＢＬＰＬＬＯＫ、ＷＣＬＫ、ＣＬＫＴＣＨ、ＣＬＫＳＹＳ等がある。
【００８２】
先ず、本発明の実施の形態３によるウォブル信号処理装置におけるＡＤＩＰの検出処理について説明する。なお、ピックアップ１０１、ＦＥＰ１０２、ＡＤＣ１０３の動作については、前記実施の形態１、及び２によるウォブル信号処理装置と同様であるためここでは説明を省略する。
【００８３】
ピックアップ１０１、ＦＥＰ１０２、及びＡＤＣ１０３を介してデジタル方式の信号に変換されたＷＢＬ信号は、アドレス検出回路３０１に入力され、アドレス検出回路３０１においてデジタル方式によって信号処理が行われてＡＤＩＰ信号が検出される。
【００８４】
以下に、このアドレス検出回路３０１の動作についてさらに詳細に説明する。アドレス検出回路３０１では、先ず、入力されたＷＢＬ信号が、デジタルフィルタ１０９によりフィルタリングされ、デジタルフィルタ出力がＤＶＳ演算器３０２に入力される。
【００８５】
デジタルフィルタ出力を受けたＤＳＶ演算器３０２は、デジタルフィルタ出力である矩形波をある閾値で切り分けデジタル処理を行なってＡＤＩＰ信号を検出する。具体的には、デジタルフィルタ１０９の出力を−１，０，＋１に変換して、−１，＋１の数をカウントし、＋１のカウント数、或いは−１のカウント数が所定の閾値になればＡＤＩＰ信号として出力する。
【００８６】
なお、本発明の実施の形態３によるウォブル信号処理装置を構成するＷＢＬ２値化回路１０５、波形整形回路１０６、位相調整回路１０７、及びＰＬＬ回路１０８によるクロック信号の生成処理については、前記実施の形態１によるウォブル信号処理装置のクロック信号の生成処理と同様であるため、ここでは説明を省略する。
【００８７】
以上のように、本発明の実施の形態３によるウォブル信号処理装置によれば、アドレス検出回路をデジタルフィルタとＤＳＶ演算器で構成するとともに、波形整形回路をデジタルフィルタで構成し、ＡＤＩＰ信号検出処理、及びクロック信号生成処理をデジタル方式により行なうことによって、回路規模の縮小や、パラメータのばらつきの減少、消費電力の削減を実現することができるとともに、製造段階において不良品が発生する可能性を低減することが可能となる。
【００８８】
なお、本発明の実施の形態３では、ＤＳＶ演算器３０２を備えるものについて説明したが、図１１に示すように、ＤＳＶ演算器３０２に替えて２値化回路４０２、及びカウンタ回路４０３を備え、２値化回路４０２から出力された２値化信号を入力として、カウンタ回路４０３により、＋１、−１をカウントし、＋１のカウント数、或いは−１のカウント数が所定の閾値となることによりＡＤＩＰ信号として出力するようにしても良い。
【００８９】
【発明の効果】
以上のように、本発明にかかるウォブル信号処理装置によれば、記録再生可能な光ディスク媒体に記録されている情報を読み出すピックアップと、前記ピックアップから読み出されたウォブル２値化信号のエッジを平均化して出力するＷＢＬ２値化回路と、前記ピックアップから読み出されたウォブル信号をデジタル信号に変換するＡＤＣと、前記ＡＤＣから出力される信号に基づいて、データのアドレス情報であるＡＤＩＰ信号を検出するアドレス検出回路と、前記ピックアップから読み出されたＲＦ信号に基づき、ウォブル２値化信号波形を生成する波形整形回路と、前記波形整形回路により生成された波形を参照し、前記ＷＢＬ２値化回路から出力されたウォブル２値化信号の位相調整を行う位相調整回路と、前記位相調整回路に接続され、位相調整後のデータをもとに同期クロックを生成するＰＬＬ回路とを備え、前記アドレス検出回路、および波形整形回路をデジタル方式により構成したことにより、回路規模が従来よりも小規模で構成でき、消費電力を抑えることができるとともに、位相ずれの検出及び補正を適正に行うことができるので信号処理品質を向上させることができる。
【００９０】
また、本発明にかかるウォブル信号処理装置によれば、前記波形整形回路、及び前記アドレス検出回路が備えるデジタルフィルタが該デジタルフィルタを初期化するリセット機能を具備することにより、デジタルフィルタからの出力値が発散した場合であっても、デジタルフィルタを初期化してシステムを安定させることができる。
【００９１】
また、本発明にかかるウォブル信号処理装置によれば、前記デジタルフィルタが、最適なタップ係数値を算出するとともに、当該タップ係数値を外部に設けられた記憶部に記憶しておき、前記記憶部に記憶した最適なタップ係数値を用いて以降のフィルタリングを行なうことにより、毎回最適となるタップ係数値を計算することなく、演算時間を省き効率的にフィルタリングを行うことができる。
【００９２】
また、本発明にかかるウォブル信号処理装置によれば、前記アドレス検出回路を、前記デジタルフィルタと、前記デジタルフィルタからの出力信号の誤り訂正を行ない該誤り訂正を行なった信号を用いてＡＤＩＰ信号を検出するＰＲＭＬ回路とから構成することにより、雑音や位相遅れ等不確定要素の原因で何らかの不具合が生じても正確にＡＤＩＰ検出を行うことができる。
【００９３】
また、本発明にかかるウォブル信号処理装置によれば、前記アドレス検出回路に接続されるＡＧＣ回路を備え、前記ＡＧＣ回路が、前記光ディスク媒体におけるクロストークの影響でＡＤＩＰ部の振幅が減少、或いは増大した場合に自動的に振幅調整を行なうことにより、システムを安定して動作させることができる。
【００９４】
また、本発明にかかるウォブル信号処理装置によれば、前記ピックアップが、波形の歪み具合に応じて、ピックアップレーザのビームスポット径を調整し、信号成分抽出度合いを調節する開口率判定器を備えることにより、システムを安定して動作させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１によるウォブル信号処理装置の構成を示すブロック図
【図２】本発明のアドレス検出回路を構成する双一次変換方式ＬＰＦの構成の一例を示す図
【図３】本発明のアドレス検出回路を構成する後進差分方式ＬＰＦの構成の一例を示す図
【図４】本発明の実施の形態１によるウォブル信号処理装置のＡＤＩＰ検出処理を説明するための波形図
【図５】本発明の波形整形回路を構成するＢＰＦの構成の一例を示す図
【図６】本発明の位相調整回路の構成の一例を示す図
【図７】本発明のピックアップの構成の一例を示す図
【図８】本発明の実施の形態２によるウォブル信号処理装置の構成を示すブロック図
【図９】本発明の実施の形態２によるウォブル信号処理装置のＡＤＩＰ信号の検出処理を説明するための波形図
【図１０】本発明の実施の形態３によるウォブル信号処理装置の構成を示すブロック図
【図１１】本発明の実施の形態３によるウォブル信号処理装置の他の構成を示すブロック図
【符号の説明】
１０１ ピックアップ
１０２ ＦＥＰ
１０３ ＡＤＣ
１０４、２０１、３０１、４０１ アドレス検出回路
１０５ ＷＢＬ２値化回路
１０６ 波形整形回路
１０７、２０２ 位相調整回路
１０８ ＰＬＬ回路
１０９、２０４ デジタルフィルタ（ＬＰＦ）
１１０ ＰＲＭＬ回路
１１１ デジタルフィルタ（ＢＰＦ）
２０３ 乗算器
２０５ エッジ平均化回路
２０６、４０２ ２値化回路
３０２ ＤＳＶ演算器
４０３ カウンタ回路
２１、３１、５１ 係数器（乗算器）
２２、３２、５２ 加算器
２３、３３、５３ 減算器
２４、３４、５４ レジスタ
６１ デジタルフィルタ出力エッジカウンタ
６２ 比較器
６３ ホールドカウンタ
７１ 光ディスク媒体
７２ ピックアップレーザ
７３ 開口率判定器
７４ 制御信号
Claims (19)
- 記録再生可能な光ディスク媒体に記録されている情報を読み出すピックアップと、
前記ピックアップから読み出されたウォブル２値化信号のエッジを平均化して出力するＷＢＬ２値化回路と、
前記ピックアップから読み出されたウォブル信号をデジタル信号に変換するＡＤＣ（Ａｎａｌｏｇ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）と、
前記ＡＤＣから出力される信号に基づいて、データのアドレス情報であるＡＤＩＰ（Ａｄｄｒｅｓｓ Ｉｎ Ｐｒｅ−Ｇｒｏｏｖｅ）信号を検出するアドレス検出回路と、
前記ピックアップから読み出されたＲＦ信号に基づき、ウォブル２値化信号波形を生成する波形整形回路と、
前記波形整形回路により生成された波形を参照し、前記ＷＢＬ２値化回路から出力されたウォブル２値化信号の位相調整を行う位相調整回路と、
前記位相調整回路に接続され、位相調整後のデータをもとに同期クロックを生成するＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路とを備え、
前記アドレス検出回路、および波形整形回路を、デジタル方式により構成することを特徴とするウォブル信号処理装置。 - 請求項１に記載のウォブル信号処理装置において、
前記波形整形回路は、デジタルフィルタであるＢＰＦ（Ｂａｎｄ Ｐａｓｓ Ｆｉｌｔｅｒ）を具備するものであり、
前記デジタルフィルタは、該デジタルフィルタの特性が発散した際に、該デジタルフィルタを初期化するリセット機能を有するＩＩＲ型（Ｉｎｆｉｎｉｔｙ Ｉｎｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）のデジタルフィルタ構成からなることを特徴とするウォブル信号処理装置。 - 請求項１に記載のウォブル信号処理装置において、
前記アドレス検出回路は、デジタルフィルタであるＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）を具備するものであり、
前記デジタルフィルタは、該デジタルフィルタの特性が発散した際に、該デジタルフィルタを初期化するリセット機能を有するＩＩＲ型のデジタルフィルタ構成からなることを特徴とするウォブル信号処理装置。 - 請求項２または請求項３の何れかに記載のウォブル信号処理装置において、
前記デジタルフィルタは、最適なタップ係数値を算出するとともに、当該タップ係数値を外部に設けられた記憶部に記憶しておき、前記記憶部に記憶した最適なタップ係数値を用いて以降のフィルタリングを行なうことを特徴とするウォブル信号処理装置。 - 請求項３に記載のウォブル信号処理装置において、
前記アドレス検出回路は、前記ＡＤＣからの出力をフィルタリングするデジタルフィルタと、
前記デジタルフィルタからの出力信号の誤り訂正を行ない、該誤り訂正を行なった信号を用いてＡＤＩＰ信号を検出するＰＲＭＬ（Ｐａｒｔｉａｌ Ｒｅｓｐｏｎｓｅ ＭａｘｉｍｕｍＬｉｋｅｌｉｈｏｏｄ）回路とからなることを特徴とするウォブル信号処理装置。 - 請求項５に記載のウォブル信号処理装置において、
前記ＰＲＭＬ回路のＰＲＭＬ方式は、ＰＲ（ａ、ｂ）方式であることを特徴とするウォブル信号処理装置。 - 請求項６に記載のウォブル信号処理装置において、
前記ＰＲ（ａ、ｂ）方式におけるパラメータ値は、ａ＝ｂという関係式であることを特徴とするウォブル信号処理装置。 - 請求項５に記載のウォブル信号処理装置において、
前記ＰＲＭＬ回路は、サンプリング方式としてピークサンプリング方式とオフセットサンプリング方式とを切り替えて行なうことを特徴とするウォブル信号処理装置。 - 請求項８に記載のウォブル信号処理装置において、
前記ＰＲＭＬ回路は、サンプリング周期として８Ｔ周期でサンプリングすることを特徴とするウォブル信号処理装置。 - 請求項５に記載のウォブル信号処理装置において、
前記ＰＲＭＬ回路は、前記ＰＲＭＬ方式におけるビタビ復号器の演算回路においてユークリッド距離の演算を規格化して行なうことを特徴とするウォブル信号処理装置。 - 請求項３に記載のウォブル信号処理装置において、
前記アドレス検出回路は、前記ＡＤＣからの出力をフィルタリングする第１のデジタルフィルタと、
前記第１のデジタルフィルタからの出力信号を参照して前記ＷＢＬ２値化回路から出力されるウォブル２値化信号の位相調整を行ない、位相調整信号を出力する位相調整回路と、
前記第１のデジタルフィルタの出力信号と、前記位相調整信号とを乗算する乗算器と、
前記乗算器からの出力をフィルタリングする第２のデジタルフィルタと、
前記第１のデジタルフィルタからの出力信号を２値化し、当該２値化した信号に対してエッジを平均化して、ＡＤＩＰ信号を出力するためのクロックを生成するエッジ平均化回路と、
前記エッジ平均化回路から出力されるクロックに基づいて前記第２のデジタルフィルタからの出力信号を２値化し、ＡＤＩＰ信号を出力する２値化回路とからなることを特徴とするウォブル信号処理装置。 - 請求項２、または請求項１１に記載のウォブル信号処理装置において、
前記位相調整回路は、ウォブル２値化信号と前記デジタルフィルタ後のウォブル信号との位相差を算出し、
前記ウォブル２値化信号を遅延させて位相を調整することを特徴とするウォブル信号処理装置。 - 請求項１２に記載のウォブル信号処理装置において、
前記位相調整回路は、予め算出されたクロック遅延情報をカウンタ処理することで位相のずれを補正することを特徴とするウォブル信号処理装置。 - 請求項３に記載のウォブル信号処理装置において、
前記アドレス検出回路は、前記ＡＤＣからの出力をフィルタリングするデジタルフィルタと、
前記デジタルフィルタからの出力を所定の閾値で切り分けてデジタル処理することによりＡＤＩＰ信号を検出するＤＳＶ（Ｄｉｇｉｔａｌ Ｓｕｍ Ｖａｌｕｅ）演算器とからなることを特徴とするウォブル信号処理装置。 - 請求項１に記載のウォブル信号処理装置において、
前記アドレス検出回路は、前記ＡＤＣからの出力をフィルタリングするデジタルフィルタと、
前記デジタルフィルタからの出力を２値化する２値化回路と、
前記２値化回路から出力される信号の＋１と−１の数をカウントするカウンタ回路とからなり、前記カウンタ回路のカウント値が予め設定された所定の値となることによりＡＤＩＰ信号を検出することを特徴とするウォブル信号処理装置。 - 請求項１に記載のウォブル信号処理装置において、
前記ＡＤＣは、ビット分解能７ビットで構成することを特徴とするウォブル信号処理装置。 - 請求項１に記載のウォブル信号処理装置において、
前記アドレス検出回路に接続されるＡＧＣ（Ａｕｔｏ Ｇａｉｎ Ｃｏｎｔｒｏｌ）回路を備え、
前記ＡＧＣ回路は、前記光ディスク媒体におけるクロストークの影響でＡＤＩＰ部の振幅が減少、或いは増大した場合に自動的に振幅調整を行なうことを特徴とするウォブル信号処理装置。 - 請求項１に記載のウォブル信号処理装置において、
前記ピックアップは、波形の歪み具合に応じて、ピックアップレーザのビームスポット径を調整し、信号成分抽出度合いを調節する開口率判定器を備えることを特徴とするウォブル信号処理装置。 - 請求項１に記載のウォブル信号処理装置において、
該ウォブル信号処理装置は、前記ＰＬＬ回路より供給される同期クロックにて動作し、前記同期クロックは、ディスクの角速度に対応するように切り替えられることを特徴とするウォブル信号処理装置。
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