JP2698834B2 - 不揮発性記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関し、例えばEPROM
（イレーザブル＆プログラマブル・リード・オンリー・
メモリ）に利用して有効な技術に関するものである。

〔従来の技術〕

複数バイト又は複数ワードの単位で同時書き込みを行
うようにしたEPROMの例として、特開昭59−152592号公
報がある。

〔発明が解決しようとする課題〕

半導体集積回路技術の進展により、素子の微細化が図
られ、その記憶容量が益々増大する傾向にある。このよ
うな記憶素子の増大に伴い、その製品歩留まりの向上の
ために欠陥救済が不可欠なものになってきている。した
がって、上記のような複数バイト又はワードの同時書き
込み、いわゆるページプログラムモードを備えたEPROM
においても、欠陥救済のための冗長用（予備）データ線
を設ける必要がある。しかしながら、上記EPROMでは、
複数バイト又はワード分の書き込みデータをカラムスイ
ッチを通してラッチ回路に保持させ、それに従って書き
込み信号を一括して複数バイト又は複数ワード分のデー
タ線に伝える構成を採るものである。それ故、このよう
なバイト単位又はワード単位で冗長用データ線を設ける
と、面積の増大が免れないという問題が生じる。また、
上記のようなページプログラムモードのような機能を追
加すると、そのモード設定用に外部端子数が増加すると
いう問題がある。

この発明の目的は、高集積度化を維持しつつページプ
ログラム機能とデータ線の欠陥救済機能とを合わせ持つ
半導体記憶装置を提供することにある。

この発明の他の目的は、制御端子数を増加させること
なく、多機能化を実現した半導体記憶装置を提供するこ
とにある。

この発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
不揮発性記憶素子がマトリックス配置されてなる複数か
らなるメモリブロックに対応して１本又は複数本からな
る冗長用データ線を設け、上記各メモリブロックのデー
タ線をＹ選択回路により第１のＹデコーダ出力に従って
第１の共通データ線にそれぞれ結合させるとともに、上
記冗長用データ線を冗長用選択回路により冗長用デコー
ダの出力に従って冗長用共通データ線に結合させ、上記
各共通データ線及び冗長用共通データ線に対応して第２
のＹデコーダ又は第２の冗長用デコーダ出力に従ってデ
ータ入力バッファからの書き込みデータが伝えられる複
数からなるラッチ回路と、上記ラッチ回路の記憶情報に
従ってそれぞれ対応する上記共通データ線及び冗長用共
通データ線に書き込み信号を伝える書き込みアンプとを
設ける。

〔作用〕

上記した手段によれば、複数からなるメモリブロック
に対して、１ないし複数本のデータ線を設けるものであ
り、複数ビットのうちの欠陥の存在するデータ線を冗長
用データ線に切り換えるものであるためページプログラ
ム機能と高集積化を実現できる。

〔実施例〕

第１図には、この発明が適用されたEPROMの一実施例
のブロック図が示されている。同図の各回路ブロック
は、公知の半導体集積回路の製造技術によって、単結晶
シリコンのような１個の半導体基板上において形成され
る。

同図には、メモリアレイMARYとそれに関連する入出力
回路が１ビット分示されている。それ故、EPROM全体と
して８ビットのように複数ビットの単位で読み出しを行
う場合には、メモリアレイMARYと入出力回路が８組のよ
うに複数組設けられるものである。

メモリアレイMARYは、特に制限されないが、４つのメ
モリブロックMB1ないしMB4と、２つの冗長用ブロックRM
1,RM2とから構成される。各ブロックは、公知のEPROMと
同様にワード線とデータ線との各交差点にコントロール
ゲートとフローティングゲートとを有するスタックドゲ
ート構造の不揮発性記憶素子が配置されてなり、上記記
憶素子のコントロールゲートはワード線に、ドレインは
データ線に、ソースには回路の接地電位点にそれぞれ結
合されている。

上記４つのメモリブロックMB1ないしMB4及び冗長用ブ
ロックRM1,RM2からなるメモリアレイMARYのワード線
は、Ｘデコーダ回路XDCRにより選択される。Ｘデコーダ
回路XDCRは、Ｘ系アドレス信号AXを受けるアドレスバッ
ファXADBにより形成された内部アドレス信号を解読し
て、上記メモリアレイMARYの１つのワード線を選択動作
を行うものである。この場合、上記のようにメモリアレ
イMARYが複数組設けられる場合、上記Ｘ系の選択動作を
行うアドレスバッファXADB及びＸデコーダ回路XDCRは、
複数組のメモリアレイMARYに対して共通に設けられる。

Ｙ選択回路YGは、第１のＹデコーダ回路YDCR1により
形成された選択信号を受けて、４つのメモリブロックMB
1ないしMB4の中から１つのデータ線を選択して共通デー
タ線CD1ないしCD4に結合させる。冗長用Ｙ選択回路RYG
は、第２の冗長用Ｙデコーダ回路RYDCR1により形成され
た選択信号を受けて、２つの冗長用ブロックRM1とRM2の
中から１つの冗長用デコーダ線を冗長用共通データ線RC
D1又はRCD2に結合させる。このように、２つの冗長用ブ
ロックRM1とRM2を設け、それに対応して２つの冗長用共
通データ線RCD1とRCD2とを設ける構成を採ることによっ
て、後述するようなページプログラムモードにおいて、
４つのメモリブロックのうち、２つのメモリブロックに
おいて欠陥データ線が存在する場合でも、それを救済す
ることができる。

上記共通データ線CD1ないしCD4と冗長用共通データ線
RCD1,RCD2には、データラッチ回路FF1ないしFF6と、書
き込みアンプWBが設けられる。上記データラッチ回路FF
1ないしFF6のデータ入力端子は、データ入力バッファDI
Bの出力に共通に接続され、その出力信号は、上記書き
込みアンプWBの入力端子に結合される。書き込みアンプ
WBの出力端子は、上記共通データ線CD1ないしCD4と冗長
用共通データ線RCD1,RCD2にそれぞれ結合される。上記
メモリブロックMB1ないしMB4に対応したラッチ回路FF1
ないしFF4は、第２のＹデコーダ回路YDCR2のデコード出
力によって選択され、データ入力バッファDIBからシリ
アルに供給される書き込みデータを、それぞれの選択信
号に従って保持する。上記冗長用ブロックRM1,RM2に対
応されたラッチ回路FF5とFF6は、第２の冗長用Ｙデコー
ダ回路RYDCR2のデコード出力によって選択され、データ
入力バッファDIBからシリアルに供給される書き込みデ
ータを、それぞれの選択信号に従って保持する。

上記共通データ線CD1ないしCD4と冗長用共通データ線
RCD1,RCD2とは、センスアンプSAに入力される。読み出
し動作では、上記メモリアレイMARYから１ビットの単位
でしか読み出さないため、センスアンプSAの入力部には
図示しない伝送ゲートMOSFET等からなる選択回路が設け
られ、上記第２のＹデコーダ回路YDCR2の出力又は第２
の冗長用Ｙデコーダ回路RYDCR2の出力により、上記合計
で６つの共通データ線CD1ないしCD4とRCD1,RCD2のうち
の１つの共通データ線がセンスアンプSAの入力に結合さ
れる。センスアンプSAの出力信号は、データ出力バッフ
ァDOBを通して出力端子I/Oから送出される。

上記のＹデコーダ回路YDCR1とYCDR2及び冗長用Ｙデコ
ーダ回路RYDCR1にはＹ系のアドレス信号AYを受けるアド
レスバッファYADBの出力信号が供給される。例えば、上
記第１のＹデコーダ回路YDCR1には、上位ビットのアド
レス信号が供給され、第２のＹデコーダ回路YDCR2に
は、下位の２ビットのアドレス信号が供給される。第１
の冗長用Ｙデコーダ回路RYDCR1には、不良アドレスの記
憶回路が設けられ、不良アドレスへのアクセスを検出す
ると、切り換えるべき冗長アドレスryを発生して、冗長
用Ｙ選択回路RYGの選択動作を行う。また、上記第１の
冗長用Ｙデコーダ回路YDCR1は、冗長アドレスryを第２
の冗長用Ｙデコーダ回路RYDCR2に送出し、ここで上記２
つのデータラッチ回路FF5又はFF6のいずれかを指定する
選択信号rwyを形成させる。なお、上記のような不良ア
ドレスへのアクセスが行われるとき、書き込み動作のと
きにはデータラッチ回路FF1ないしFF4への書き込みデー
タの入力が禁止され、読み出し動作のときにはそれに対
応した共通データ線CD1ないしCD4のセンスアンプSAの入
力への接続を禁止するものである。これにより、書き込
みモードでは上記冗長用Ｙ選択回路RYGで選択した冗長
用データ線に対して、ラッチ回路FF5又はFF6と書き込み
アンプを介して書き込み信号が伝えられ、読み出しモー
ドでは冗長用データ線RCD1又はRCD2の信号がセンスアン
プSAの入力に伝えられる。

制御回路CONTは、書き込み用高電圧Vppとチップイネ
ーブル信号▲▼及び出力イネーブル信号▲▼と
を受けて、内部の動作に必要な各種の制御信号やタイミ
ング信号を形成する。

この実施例では、上記のようにデータラッチ回路FF1
ないしFF4等により、４バイト（又は４ワード）の単位
での書き込みを行うというページプログラムモードが設
けられる。このようなモード設定のために、出力イネー
ブル信号▲▼を受ける入力回路は、後述するように
電源電圧Vcc以上の高電圧検出機能が設けられるととも
に、上記ページプログラムモードの設定やデータチッチ
動作に利用される。

第２図には、上記データ入力バッファDIB及びデータ
ラッチ回路FF1ないしFF6と、書き込みアンプWBの一実施
例の回路図が示されている。

外部端子I/Oは、一方においてデータ入力バッファDIB
を構成するノア（NOR）ゲート回路G3の一方の入力に結
合される。このノアゲート回路G3の他方の入力には、制
御信号▲▼が供給される。それ故、制御信号▲
▼がロウレベル（論理“0"）のとき、上記ノアゲー
ト回路G3からなるデータ入力バッファDIBの動作が有効
とされ、その出力信号がインバータ回路N2を通して次の
ラッチ回路FF1ないしFF6の入力端子に共通に供給され
る。上記外部端子I/Oは、他方において、データ出力バ
ッファDOBの出力端子に結合されている。

メモリブロックMBIに対応したデータラッチ回路FF1
は、入力用クロックドインバータ回路CN1と、情報保持
（帰還）用クロックドインバータ回路CN2及び上記クロ
ックドインバータ回路CN2の入力と出力にその出力と一
方とがそれぞれ結合されたナンド（NAND）ゲート回路G1
とから構成され、その出力部にはノアゲート回路G2から
なる出力回路が設けられる。上記クロックドインバータ
回路CN1とCN2とは、ページプログラムモードのときに、
後述するようにアドレス信号に従って時系列的に発生さ
れるデータラッチ信号DL1により相補的に動作状態にさ
れる。すなわち、データラッチ信号DL1がハイレベル
（論理“1"）とき、入力用クロックドインバータ回路CN
1が動作状態とになり、帰還用クロックドインバータ回
路CN2が出力ハイインピーダンスの非動作状態になる。
そして、データラッチ信号DL1がハイレベルからロウレ
ベル（論理“0"）なると、入力用クロックドインバータ
回路CN1が出力ハイインピーダンスの非動作状態にな
り、帰還用クロックドインバータ回路CN2が動作状態に
なって上記取り込んだデータの保持動作を行う。

他のメモリブロックMB2ないしMB4に対応したデータラ
ッチ回路は、上記同様な回路により構成される。ただ
し、その制御信号としては、データラッチ信号DL2ない
しDL4とされる。同様に、冗長用ブロックに対応して設
けられるデータラッチ回路FF5,FF6も上記同様な回路か
ら構成され、その制御信号はRDL1とRDL2とされる。

上記ラッチ回路FF1ないしFF6を構成するナンドゲート
回路G1等の他方の入力には、データラッチリセット信号
▲▼が供給される。すなわち、この信号▲
▼がロウレベルにされると、ナンドゲート回路G1等
の出力が保持情報に無関係にハイレベルになり、各ラッ
チ回路FF1ないしFF6が全てリセットされる。

各ラッチ回路FF1ないしFF6の出力部に設けられるノア
ゲート回路G2等の他の入力には、ノーマルプログラムモ
ードのときに形成されるデータライト制御信号▲▼
１ないし▲▼４及び▲▼1,▲▼２が供
給される。

上記ノアゲート回路G2等の更に他の入力には、ライト
イネーブル信号▲▼が供給される。したがって、各
ラッチ回路FF1ないしFF6の出力部に設けられるノアゲー
ト回路G2等は、ライトイネーブル信号▲▼がロウレ
ベルにされる書き込みモードのとき実質的に動作状態に
される。このとき、ページプログラムモードであるな
ら、上記信号▲▼１ないし▲▼２が全てロウ
レベルにされるからラッチ回路FF1ないしFF4に保持され
たデータ又はそれらのうち欠陥のあるものが、ラッチ回
路FF5及び／又はFF6に置き換えられたデータが、書き込
みアンプWBを通して対応するデータ線と冗長データ線に
伝えられ、４ビット（EPROM全体としては４バイト）の
単位での一括書き込み（ページプログラム）が行われ
る。また、ノーマルプログラムモードであるなら、上記
信号DL1ないしRDL2が全てハイレベルにされるから各ラ
ッチ部を書き込みデータがスルーし、アドレス信号情報
に従ってロウレベルにされる信号▲▼ｉに対応した
ノアゲート回路のみがゲートを開くので、書き込みアン
プWBを通して対応するデータ線又は冗長データ線に伝え
られ、１ビット（EPROM全体では１バイト）の単位でノ
ーマル書き込みが行われる。

なお、特に制限されないが、書き込みアンプWBは、次
の回路により構成される。上記ノアゲート回路G2等から
なるデータラッチ回路の出力信号は、入力インバータ回
路N1に供給される。このインバータ回路N1等の出力信号
は、そのゲートに定常的に電源電圧Vccが供給されるデ
ィプレッション型MOSFETQ1等を通して高レベルの書き込
み信号を伝えるスイッチ制御信号YW1ないしYW4、YRDW1,
YRDW2を形成する出力アンプの入力に伝えられる。出力
アンプは、電源電圧Vccのような比較的低いレベルの信
号振幅を高電圧Vppのような高レベルの信号振幅に変換
するレベル変換機能を持つ。これらのスイッチ制御信号
YW1等は、それに対応する共通データ線または冗長用共
通データ線に伝える書き込みMOSFETのスイッチ制御信号
とされる。

例えば、データラッチ回路FF1からの出力信号がハイ
レベルなら、入力インバータ回路N1の出力信号がロウレ
ベルになり、出力アンプを通して高電圧Vppのようなハ
イレベルの出力信号を形成する。これにより、それに対
応したデータ線には高レベルの書き込み信号が供給され
ることになる。これに対して、上記ラッチ回路FF1から
の出力信号がロウレベルなら、入力インバータ回路N1の
出力信号がハイレベルになり、ディプレッション型MOSF
ETQ1等をオフ状態とする。これにより、出力アンプの入
力が高電圧Vppまで上昇して回路の接地電位のようなロ
ウレベルの出力信号を形成する。

第３図には、上記のようなデータラッチ回路FF1ない
しFF4の選択信号を形成する第２のＹデコーダ回路YDCR2
の一実施例の回路図が示されている。

この実施例のデコーダ回路YDCR2は、ページプログラ
ム用とノーマルプログラム用の２つのデコーダ部を持
つ。ページプログラム用のデータラッチ信号DL1に対応
した単位のデコーダ回路は、次の回路から構成される。
アドレス信号a0,０とa1,１からなるＹ系の下位２ビ
ットのアドレス信号のうち、アドレス信号0,１と、
ページデータラッチ制御信号PDLCと、Ｙ冗長データ信号
▲▼とを受けるナンドゲート回路G4と、その出
力信号とページプログラム制御信号PMCを受けるナンド
ゲート回路G5とから構成される。他のデータラッチ信号
DL2ないしDL4に対応した単位回路も、上記入力側のナン
ドゲート回路に供給されるアドレス信号の組み合わせが
異なるだけで他は同様である。

これにより、ページプログラムゲートのとき、出力側
のなんどゲート回路G5等が信号PMCのハイレベルにより
ゲートを開くので、信号PDLCがハイレベル（論理“1"）
に、そのアドレスに欠陥救済が施されていないときに
は、信号▲▼がハイレベルにされているため、
下位２ビットのアドレス指定に対応して上記信号DL1な
いしDL4が形成される。したがって、このアドレス切り
換えに同期してデータ入力バッファDIBから書き込みデ
ータを入力すると、それが、前記第２図のデータラッチ
回路FF1ないしFF4に時系列的に入力されることになる。
このようなページプログラムモードのとき、後述するノ
ーマルプログラム用のデコーダ回路は、信号▲▼
のロウレベルにより、全信号▲▼１ないし▲▼
４がロウレベルにネゲートされている。

ノーマルプログラム用のデータ入力信号▲▼１に
対応した単位のデコーダ回路は、次の回路から構成され
る。上記同様にアドレス信号a0,０とa1,１からなる
Ｙ系の下位２ビットのアドレス信号のうち、アドレス信
号0,１と、Ｙ冗長データ信号▲▼とを受け
るナンドゲート回路G6と、その出力信号と反転のページ
プログラム制御信号▲▼を受けるナンドゲート回
路G7及び出力インバータ回路N2とから構成される。他の
データ入力信号▲▼２ないし▲▼４に対応した
単位回路も、上記入力側のナンドゲート回路に供給され
るアドレス信号の組み合わせが異なるだけで他は同様で
ある。

これにより、ノーマルプログラムモードのとき、上記
反転の信号▲▼のハイレベルにより、出力側のナ
ンドゲート回路G7等がゲートを開いているので、アドレ
スに欠陥救済が施されていないときには、信号▲
▼がハイレベルにされているため、下位２ビットのア
ドレス指定に対応して上記信号▲▼１ないし▲
▼４が選択的に形成される。したがって、このアドレス
指定に対応してデータ入力バッファDIBから書き込みデ
ータを入力すると、それが、前記第２図のデータラッチ
回路FF1ないしFF4をスルーして出力部のノアゲート回路
で選択されて書き込みアンプWBに伝えられるものとな
る。このとき、ページプログラム用のデコーダ回路は、
信号PMCのロウレベルにより信号DL1ないしDL4が全てハ
イレベルになり、上記のようにデータラッチ回路をスル
ーの状態にしている。

また、不良アドレスが検出されたときには、信号▲
▼がロウレベルになり、ページプログラムモード
では上記信号DL1ないしDL4をロウレベルにネゲートし、
ノーマルプログラムモードでは上記信号▲▼１ない
し▲▼４をハイレベルにネゲートする。これによ
り、後述するような冗長用デコーダ回路の出力が実質的
に有効になり、冗長データ線の選択が行われる。

第４図には、上記のような冗長用データラッチ回路FF
5,FF6の選択信号を形成する第２の冗長用Ｙデコーダ回
路RYDCR2の一実施例の回路図が示されている。

この実施例のデコーダ回路RYDCR2は、前記同様にペー
ジプログラム用のノーマルプログラム用の２つのデコー
ド部を持つ。ページプログラム用の冗長用データラッチ
信号RDL1に対応した単位のデコーダ回路は、次の回路か
ら構成される。１つの不良アドレス検出回路により形成
された不良アドレス検出信号YRD1と、ページデータラッ
チ制御信号PDLCとを受けるナンドゲート回路と、その出
力信号とページプログラム制御信号PMCを受けるナンド
ゲート回路とから構成される。他のデータラッチ信号RD
L2に対応した単位回路も、上記入力側のナンドゲート回
路に供給される不良アドレス検出信号YRD2が供給される
だけで他は同様である。

これにより、ページプログラムモードのとき、出力側
のナンドゲート回路が信号PMCのハイレベルによりゲー
トを開くので、信号PDLCがハイレベルのときに、不良ア
ドレスへのアクセスに対応して信号YRD1がハイレベルに
されるから上記信号RDL1が形成される。したがって、こ
のアドレス指定に同期してデータラッチ回路FF5が選択
されて、データラッチFF1ないしFF4のうち不良アドレス
に対応したものに代わってデータラッチFF5が指定され
て、それに対応したデータの取り込みを行い、他のデー
タラッチ回路に対応したメモリブロックのデータ線と冗
長用ブロックのデータ線との一括書き込みを行うものと
なる。

ノーマルプログラム用のデータ入力信号▲▼１
に対応した単位のデコーダ回路は、次の回路から構成さ
れる。上記同様に不良アドレス検出信号YRD1受けるイン
バータ回路と、その出力信号と反転のページプログラム
制御信号▲▼を受けるナンドゲート回路及び出力
インバータ回路とから構成される。他の不良アドレス検
出信号YRD2に対応した単位回路も、上記入力側のインバ
ータ回路に供給される不良アドレス検出信号が異なるだ
けで他は同様である。

これにより、ノーマルプログラムモードのとき、上記
反転の信号▲▼のハイレベルにより、出力側のナ
ンドゲート回路等がゲートを開いているので、その不良
アドレスへのアクセスに対応して信号YRD1がハイレベル
にされ、信号▲▼１を形成する。したがって、デ
ータ入力バッファDIBから供給された書き込みデータ
は、データラッチ回路スルーして出力部の上記信号▲
▼１に対応したノアゲート回路を通して書き込みア
ンプWBに伝えられるものとなる。

第５図は、上記第１の冗長用アドレスデコーダ回路RY
DCR1の一実施例の回路図が示されている。

このデコーダ回路は、不良アドレスの記憶機能と検出
機能を持つ。不良アドレスの指定動作は、特に制限され
ないが、ポリシリコン層等からなるヒューズ手段F1,F2
等をレーザー光線の照射等による切断又はレーザーアニ
ールによる抵抗値の変化により行われる。

上記ヒューズ手段F1,F2等に対して直列に電源電圧Vcc
から並列形態のＰチャネルMOSFETQ2とQ3を通して電流供
給が行われる。MOSFETQ2のゲートには、内部チップイネ
ーブル信号▲▼が供給され、MOSFETQ3のゲートに
は、上記ヒューズ手段の切断の有無に従って信号を形成
するインバータ回路N4の出力信号が供給されて帰還ルー
プを構成する。これにより、ヒューズ手段F1等の切断の
有無に従った安定した記憶情報を得ることができる。

例えば、ヒューズ手段F1は不良アドレス設定用に利用
される。これと、後述する不良アドレス記憶信号とを組
み合わせることによって、検出された不良アドレスの有
効／無効が指示できる。例えば、不良アドレスを指定し
ないときにも、不良アドレス記憶部には全ビット論理
“1"又は論理“0"のアドレスを記憶しているのと等価と
なり、それと同じアドレスがアクセスされると、欠陥が
無いにもかかわらず冗長回路への切り換えが行われると
いう不都合が生じるからである。

アドレス記憶部は、上記同様にヒューズ手段F2とイン
バータ回路N6及びMOSFETQ4,Q5等から構成される。イン
バータ回路N6の出力信号は、反転の不良アドレス０′
とされ、アドレス比較回路を構成するクロックドインバ
ータ回路CN3のクロック端子に供給される。上記クロッ
クドインバータ回路CN2の入力には、メモリアクセスに
より供給される非反転のアドレス信号a0が供給され、ク
ロックドインバータ回路CN3の入力には反転のアドレス
信号０が供給される。

例えば、ヒューズ手段F2を切断した場合、反転の不良
アドレス０′がロウレベルに、非反転の不良アドレス
a0′がハイレベルにされる。したがって、クロックドイ
ンバータ回路CN3の動作が有効になり、メモリアクセス
による対応する非反転アドレス信号a0がハイレベルなら
クロックドインバータ回路CN3の出力から一致のロウレ
ベル信号が出力され、ロウレベルなら不一致のハイレベ
ル信号が出力される。また、ヒューズ手段F2を切断しな
い場合、反転の不良アドレス０′がハイレベルに、非
反転の不良アドレスa0′がロウレベルにされる。したが
って、クロックドインバータ回路CN2の動作が有効にな
り、メモリアクセスにより対応する反転アドレス信号
０がハイレベルならクロックドインバータ回路CN2の出
力から一致のロウレベル信号が出力され、ロウレベルな
ら不一致のハイレベル信号が出力される。

ノアゲート回路G9は、Ｙ系のアドレス信号について全
ビットのアドレス比較出力が論理“0"の一致なら、ハイ
レベルの不良アドレス検出信号を形成する。そして、上
記不良アドレス指定信号が論理“1"であることを条件と
して、ナンドゲート回路G10を通して出力される。

第６図には、上記ページプログラムモードの設定に用
いられる高電圧検出回路の一実施例の回路図が示されて
いる。

端子▲▼は、一方において入力バッファIBの入力
端子に結合され、この入力バッファを通して内部信号▲
▼が形成される。

上記端子OEは、他方において３値入力を可能とするた
め、次のような高電圧検出回路の入力端子に結合され
る。すなわち、上記端子▲▼から供給される電圧信
号は、ダイオード形態のMOSFETQ10とQ11を通してレベル
シフトされ、ＰチャンネルMOSFETQ12とＮチャンネルMOS
FETQ13からなるCMOSインバータ回路の動作電圧とされ
る。上記CMOSインバータ回路を構成するMOSFETQ12とQ13
のゲートには、特に制限されないが、定常的に電源電圧
Vccが供給される。上記ＮチャンネルMOSFETQ13のコンダ
クタンスは、比較的小さく設定される。それ故、端子▲
▼が電源電圧Vccのような比較的低いレベルのと
き、ＰチャンネルMOSFETQ12がオフ状態にされること等
に応じて電圧信号HOEは回路の接地電位のようなロウレ
ベルにされる。これに対して、上記端子▲▼に電源
電圧Vcc以上の所定の高電圧が供給された状態では、MOS
FETQ10,Q11及び上記MOSFETQ10とQ11を通した動作電圧が
そのしきい値電圧以上にされることによってＰチャンネ
ルMOSFETQ12がオン状態にされ、その合成コンダクタン
スと、上記ゲートに供給される電源電圧によりオン状態
にされるＮチャンネルMOSFETQ13のコンダクタンス比に
従って出力信号HOEがハイレベルにされる。この信号HOE
は、ＰチャンネルMOSFETQ14,Q15とＮチャンネルMOSFETQ
16とQ17からなるナンドゲート回路の一方の入力であるM
OSFETQ14とQ16のゲートに供給される。上記ナンドゲー
ト回路の他方の入力であるMOSFETQ15とQ17のゲートに
は、高電圧Vppに書き込み用の高電圧が供給されている
ことを示す制御信号VPが供給される。これにより、高電
圧Vppが供給された書き込み可能な状態のとき、上記端
子▲▼に対応した高電圧検出回路の出力信号が有効
にされる。

このような高電圧検出回路は、上記のような制御信号
端子の他、同図に括弧で示したように特定のアドレス端
子Aiに設けて、アドレス信号として３値入力を行い、各
種モードの設定に利用するものとしてもよい。

この実施例のEPROMにおけるページプログラムモード
の一例を第７図のタイミング図に従って簡単に説明す
る。

高電圧Vppを約12Vのような高電圧とし、チップイネー
ブル信号▲▼はハイレベルのときに、出力イネーブ
ル信号▲▼を高電圧にすることにより、制御回路CO
NTはページプログラムモードであることを認識する。こ
れにより、ページプログラムモード信号PMCがハイレベ
ルにアサートされ、データラッチリセット信号▲
▼が発生されてデータラッチ回路FF1ないしFF6のリセ
ットが行われる。

このようなページプログラムモードのときに、チップ
イネーブル信号▲▼のロウレベルをクロックとし
て、アドレス端子からアドレス信号を供給するととも
に、入出力端子I/Oから書き込みデータD1ないしD4をシ
リアルに供給する。このとき、上位ビットのアドレス信
号Ai（Ｈ）は、一定のアドレス信号とされ、下位ビット
アドレス信号Aj（Ｌ）は、上記のように４つのメモリブ
ロックに対応して４つのデータラッチ回路が設けられる
構成では、下位２ビットの信号が上記データラッチ回路
を指定する信号として上記信号▲▼に同期して変化
させられる。上記信号▲▼のロウレベルからページ
データラッチ信号PDLCが形成され、アドレス信号Ajによ
り指示されるアドレスA1ないしA4従ってデータラッチ信
号DL1ないしDL4が時系列的に発生させられる。データラ
ッチ回路FF1ないしFF4は、上記データラッチ信号DL1な
いしDL4に同期してデータの取り込みを行う。このよう
な書き込みデータラッチ動作において、不良アドレスへ
のアクセスが行われると、それに対応したデータラッチ
回路に代えて冗長用のデータラッチ回路FF5又はFF6にデ
ータの取り込みが行われる。

この実施例では、特に制限されないが、上記のような
データラッチ動作が終了すると、出力イネーブル信号▲
▼をハイレベルとした状態で、チップイネーブル信
号▲▼をロウレベルにして、書き込み動作を指示す
る。これにより、各メモリアレイMARYでは、上記４ビッ
トの単位での書き込みが同時に行われる。

上記書き込み動作に引き続いてベリファイ動作を行う
ときには、チップイネーブル信号▲▼をハイレベル
にし、出力イネーブル信号▲▼をハイレベルからロ
ウレベルにするとともに、下位２ビットのアドレス信号
Ajを供給して、アドレスA1ないしA4を指定して、上記書
き込んだ４ビットのデータD1ないしD4の読み出しを行
う。

図示しない書き込み装置では、上記書き込みデータと
読み出しデータの判定を行い書き込みが行われたことを
確認すると、例えば追い込み書き込みを行ってそのアド
レスへの書き込みを終了する。書き込みデータと読み出
しデータとが不一致なら、書き込み確認が行われるまで
再度書き込みを行うものである。

上記の実施例から得られる作用効果は、下記の通りで
ある。すなわち、 （１）不揮発性記憶素子がマトリックス配置されてなる
複数からなるメモリブロックに対応して１本又は複数本
からなる冗長用データ線を設け、上記各メモリブロック
のデータ線をＹ選択回路により第１のＹデコーダ出力に
従って第１の共通データ線にそれぞれ結合させるととも
に、上記冗長用データ線を冗長用選択回路により冗長用
デコーダの出力に従って冗長用共通データ線に結合さ
せ、上記各共通データ線及び冗長用共通データ線に対応
して第２のＹデコーダ又は第２の冗長用デコーダ出力に
従ってデータ入力バッファからの書き込みデータが伝え
られる複数からなるラッチ回路と、上記ラッチ回路の記
憶情報に従ってそれぞれ対応する上記共通データ線及び
冗長用共通データ線に書き込み信号を伝える書き込みア
ンプとを設ける。この構成においては、複数のメモリブ
ロックにおいてアドレス指定された複数のデータ線のう
ちの欠陥の存在するデータ線のみを冗長用データ線に切
り換えるものであるため冗長用データ線の数を必要最小
に設定できるからページプログラム機能を生かしつつ高
集積化を実現できるという効果が得られる。

（２）上記のようなページプログラムモードの設定のた
めに、格別な外部端子を設けることなく、出力イネーブ
ル端子等の特定の端子に高電圧を含む３値入力機能を設
けるものであるため、端子の構成を既存のEPROM装置と
同一にすることができる。これにより、端子数の増加が
妨げるとともに使用する書き込み装置（EPROMライタ
ー）として、ノーマルプログラムなら既存のライターを
そのまま使用でき、ページプログラムではその一部を改
造すればよいという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本願発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、分割される
メモリブロックの数は必要に応じて種々の実施形態を採
ることができるものである。また、１つのメモリアレイ
に設けられる冗長用データ線の数も種々の実施形態を採
ることができるものである。また、上記のようにデータ
線に対して冗長データ線を設ける構成に加えて、ワード
線に冗長回路を設ける構成としてもよい。これにより、
ワード線等が断線した場合でもその欠陥救済が行われ
る。ワード線は、全メモリアレイに対して前記のように
共通に設けられるから、上記のようなページプログラム
モードを考慮することなく、冗長ワード線を単に設ける
構成でよい。ページプログラムモードの設定は、上記の
ように特定の制御端子から供給された高電圧と他の制御
信号との組み合わせからなるもの他、アドレス端子の高
電圧を利用する等種々の実施形態を採ることができるも
のである。また、不良アドレスの記憶方法はヒューズ手
段を電気的に溶断させること、不良アドレスの比較回路
は伝送ゲートMOSFETを用いるもの等種々の実施形態を採
ることができるものである。

この発明は、電気的に書き込みが行われるEPROMの
他、電気的に消去も行われる各種EEPROMに対しても同様
に適用することができるものである。これらの半導体記
憶装置は、１チップのマイクロコンピュータ等のような
半導体集積回路装置に内蔵されるものであってもよい。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、不揮発性記憶素子がマトリックス配置さ
れてなる複数からなるメモリブロックに対応して１本又
は複数本からなる冗長用データ線を設け、上記各メモリ
ブロックのデータ線をＹ選択回路により第１のＹデコー
ダ出力に従って第１の共通データ線にそれぞれ結合させ
るとともに、上記冗長用データ線を冗長用選択回路によ
り冗長用デコーダの出力に従って冗長用共通データ線に
結合させ、上記各共通データ線及び冗長用共通データ線
に対応して第２のＹデコーダ又は第２の冗長用デコーダ
出力に従ってデータ入力バッファからの書き込みデータ
が伝えられる複数からなるラッチ回路と、上記ラッチ回
路の記憶情報に従ってそれぞれ対応する上記共通データ
線及び冗長用共通データ線に書き込み信号を伝える書き
込みアンプとを設けることにより、複数のメモリブロッ
クにおいてアドレス指定された複数のデータ線のうちの
欠陥の存在するデータ線のみを冗長用データ線に切り換
えるものであるため冗長用データ線の数を必要最小に設
定できるからページプログラム機能を生かしつつ高集積
化を実現できるものとなる。

【図面の簡単な説明】

第１図は、この発明が適用されたEPROMの一実施例を示
すブロック図、 第２図は、そのデータラッチ回路の一実施例を示す回路
図、 第３図は、その第２のＹデコーダ回路の一実施例を示す
回路図、 第４図は、その第２の冗長用デコーダ回路の一実施例を
示す回路図、 第５図は、その第１の冗長用デコーダ回路の一実施例を
示す回路図、 第６図は、高電圧検出回路の一実施例を示す回路図、 第７図は、上記EPROMにおけるページプログラムモード
の一例を説明するためのタイミング図である。 MB1〜MB4……メモリブロック、RM1,RM2……冗長用ブロ
ック、MARY……メモリアレイ、XADB……Ｘアドレスバッ
ファ、YADB……Ｙアドレスバッファ、XDCR……Ｘデコー
ダ回路、YDCR1……第１のＹデコーダ回路、YDCR2……第
２のＹデコーダ回路、RYDCR1……第１の冗長用デコーダ
回路、RYDCR2……第２の冗長用デコーダ回路、FF1〜FF6
……データラッチ回路、WB……書き込みアンプ、CD1〜C
D4……共通データ線、RCD1,RCD2……冗長用共通データ
線、YG……Ｙ選択回路、RYG……冗長用Ｙ選択回路、DIB
……データ入力バッファ、SA……センスアンプ、DOB…
…データ出力バッファ、CONT……制御回路

フロントページの続き (72)発明者 渡辺 優 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイエンジニアリン グ株式会社内 (72)発明者 和田 正志 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイエンジニアリン グ株式会社内 (72)発明者 和田 武史 東京都小平市上水本町５丁目20番１号 株式会社日立製作所武蔵工場内 (72)発明者 中村 靖宏 東京都小平市上水本町５丁目20番１号 株式会社日立製作所武蔵工場内 (56)参考文献 特開 昭63−252000（ＪＰ，Ａ)

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】複数からなる読み出しビット数に対応して
   設けられた複数からなるメモリアレイを有し、 上記メモリアレイは、複数のメモリブロックと少なくと
   も１つの冗長ブロックから構成され、 上記メモリブロックは、複数のワード線と複数のデータ
   線との交点にマトリックス配置され、電気的にデータの
   書き込みが可能な複数からなる不揮発性メモリセルを備
   えてなり、 上記冗長用ブロックは上記ワード線と少なくとも１つの
   冗長データ線との交点に設けられた複数の上記不揮発性
   メモリセルを備えてなり、 上記複数のメモリブロックにはそれぞれ上記複数のデー
   タ線の中の１つのデータ線を選択するカラムスイッチを
   介して複数からなる共通データ線が設けられ、上記冗長
   用ブロックには１つの冗長データ線を選択する冗長カラ
   ムスイッチを介して冗長共通データ線が設けられ、 上記複数のメモリブロックに対応された複数の共通デー
   タ線及び冗長共通データ線には、一対一に対応して複数
   からなる書き込み用データラッチと冗長用データラッチ
   及び書き込みアンプと冗長用アンプとがそれぞれ設けら
   れ、 上記複数からなるデータラッチと上記冗長用データラッ
   チの入力端子は、共通にデータ入力回路の出力に接続さ
   れるとともに、そのうちの１つが選択回路により選択さ
   れ、 上記複数のメモリブロックに対応された複数の共通デー
   タ線及び冗長共通データ線は、読み出し用の選択回路を
   介してそのうちの１つが選択されてセンスアンプの入力
   に接続され、 データの書き込み時には、上記カラムスイッチと不良ア
   ドレスに対応して冗長カラムスイッチを選択し、上記選
   択回路により選択されたデータラッチに記憶された記憶
   情報又は上記データラッチをスルーさせた書き込み信号
   に応じて上記カラムスイッチと不良アドレスに対応して
   選択された冗長カラムスイッチとを通して上記複数のメ
   モリブロックと冗長用ブロックのデータ線に書き込み電
   圧が伝えられ、 データの読み出し時には、上記カラムスイッチ又は不良
   アドレスに対応して冗長カラムスイッチと、上記読み出
   し用選択回路を通して選択された１つのデータ線又は１
   つの冗長データ線の信号がセンスアンプに伝えられるも
   のであることを特徴とする不揮発性記憶装置。
2. 【請求項２】ページプログラムモードの設定により上記
   複数からなるデータラッチには、上記第２のカラムスイ
   ッチを順次に切り換えて上記データ入力回路からシリア
   ルに書き込み信号が入力される第１書き込み動作と、 上記第１書き込み動作の終了の後に、上記複数からなる
   データラッチに記憶された書き込み信号が上記カラムス
   イッチ及び不良アドレスに対応して冗長カラムスイッチ
   を通して一括して複数のメモリブロックと冗長用ブロッ
   クに書き込まれる第２書き込み動作とが実行されるもの
   であることを特徴とする請求項１の不揮発性記憶装置。
3. 【請求項３】上記カラムスイッチに伝えられるカラム選
   択信号は、上位ビットのアドレス信号をデコードして形
   成されたものであり、 上記データラッチ回路を選択する選択回路と読み出し用
   選択回路に伝えられるカラム選択信号は、下位ビットの
   アドレス信号をデコードして形成されたものであり、 上記冗長用カラムスイッチに伝えられる選択信号は、記
   憶された不良アドレスに一致したアドレス信号が入力さ
   れたときに形成されるものであることを特徴とする請求
   項１又は請求項２の不揮発性記憶装置。
4. 【請求項４】上記データラッチ及び冗長用データラッチ
   は、スルーラッチ回路から構成され、通常プログラムモ
   ードのときには、上記スルーラッチ回路がスルー状態に
   されるとともに、上記下位ビットのアドレス信号のデコ
   ード結果に対応された１つを通してデータ入力回路から
   供給された書き込みデータを伝達するものであることを
   特徴とする請求項３の不揮発性記憶装置。
5. 【請求項５】上記ページプログラム動作モードの設定
   は、制御入力端子から供給される入力信号を通常動作時
   の電圧レベルに対して高い電圧レベルを供給することに
   より行われるものであることを特徴とする請求項２、請
   求項３又は請求項４の不揮発請性記憶装置。