KR100315447B1 - 반도체 소자 분리를 위한 얕은 트렌치 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 239000004065 semiconductor Substances 0.000 title abstract description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 22
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 22
- 239000010703 silicon Substances 0.000 claims abstract description 22
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims abstract description 13
- 150000004767 nitrides Chemical class 0.000 claims abstract description 11
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 claims abstract description 9
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 claims abstract description 6
- 238000005530 etching Methods 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 15
- 238000000059 patterning Methods 0.000 claims description 2
- 238000000354 decomposition reaction Methods 0.000 claims 1
- 230000001590 oxidative effect Effects 0.000 claims 1
- 238000002955 isolation Methods 0.000 abstract description 18
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 abstract description 7
- 239000000126 substance Substances 0.000 abstract description 6
- 238000005498 polishing Methods 0.000 abstract description 3
- 238000001039 wet etching Methods 0.000 abstract description 3
- 230000015556 catabolic process Effects 0.000 abstract 1
- 238000006731 degradation reaction Methods 0.000 abstract 1
- 230000010354 integration Effects 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 17
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 230000007935 neutral effect Effects 0.000 description 3
- 230000035945 sensitivity Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003292 glue Substances 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 125000002524 organometallic group Chemical group 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
- H01L21/76235—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
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Abstract
반도체 소자 분리를 위한 얕은 트렌치에 산화막을 매입한 후 나타나는 심 현상을 방지하기 위하여, 실리콘웨이퍼 상부에 패드 산화막과 질화막을 형성하고, 질화막과 패드 산화막을 패터닝하여 모트 패턴을 형성하고, 이를 마스크로 실리콘웨이퍼를 모트 식각하여 트렌치를 형성한 후, 실리콘웨이퍼를 열산화하여 트렌치 내벽에 라이너 산화막을 형성한다. 그리고, N2O 플라즈마 전처리로 라이너 산화막 상부를 전하적으로 중성화시킨 다음, 500℃, 760Torr, 130g/m3내지 135g/m3오존 농도하에서 TEOS/O3상압 화학 기상 증착으로 NSG막을 증착하여 트렌치를 매입한다. 따라서, 트렌치에 NSG막을 매입한 후 발생하는 심 현상을 방지할 수 있어, 후속의 화학 기계적 연마, 습식 식각 및 불산 디글래이즈 동안의 손상을 최소화하여 집적화로 소자의 전기적 특성인 전류 누설을 안정적으로 줄일 수 있어 반도체 소자 제조 공정의 수율을 향상시키며, 반도체 소자의 신뢰성을 향상시킨다.
Description
본 발명은 반도체 소자를 제조하는 공정에 관한 것으로, 더욱 상세하게는 반도체 소자의 제조 공정중 반도체 소자와 소자 간을 전기적으로 격리하기 위한 얕은 트렌치를 제조하는 방법에 관한 것이다.
일반적으로 반도체 소자를 분리하는 방법으로는 선택적 산화법으로 질화막을 이용하는 LOCOS(local oxidation of silicon) 소자 분리 방법이 이용되어 왔다.
LOCOS 소자 분리 방법은 질화막을 마스크로 하여 실리콘웨이퍼 자체를 열산화시키기 때문에 공정이 간소해서 산화막의 소자 응력 문제가 적고, 생성되는 산화막질이 좋다는 이점이 있다.
그러나, LOCOS 소자 분리 방법을 이용하면 소자 분리 영역이 차지하는 면적이 크기 때문에 소자의 미세화에 한계가 있을 뿐만 아니라 버즈 비크(bird's beak)가 발생하게 된다.
이러한 것을 극복하기 위해 LOCOS 소자 분리 방법을 대체하는 기술로서 트렌치 소자 분리(STI ; shallow trench isolation)가 있다. 트렌치 소자 분리에서는 실리콘웨이퍼에 트렌치를 만들어 절연물을 집어넣기 때문에 소자 분리 영역이 차지하는 면적이 작아서 소자의 미세화에 유리하다.
그러면, 첨부된 도 1a 내지 도 1c를 참조하여 종래 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 방법을 설명한다.
먼저 도 1a에 도시한 바와 같이, 실리콘웨이퍼(1)를 열산화하여 패드 산화막(2)을 성장시키고, 그 상부에 화학 기상 증착(CVD ; chemical vapor deposition)으로 질화막(3)을 증착한다.
그 다음 도 1b에 도시한 바와 같이, 반도체 소자가 형성될 액티브 영역(active region)과 반도체 소자 분리 영역이 형성될 필드 영역(field region)을 구분하기 위하여 질화막(3)과 패드 산화막(2)을 패터닝하여 모트(moat) 패턴을 형성한 후, 모트 패턴을 마스크로 드러난 실리콘웨이퍼(1)를 모트 식각하여 반도체 소자 분리 영역에 얕은 트렌치로 형성한다. 그리고, 실리콘웨이퍼(1)를 열산화하여 트렌치 내벽에 라이너 산화막(4)을 성장시킨다. 이때, 라이너 산화막(4)은 실리콘웨이퍼(1)의 모트 식각에 의한 손상을 보상함과 동시에 후속 공정에서 증착되는 물질에 대한 글루(glue)층 역할을 한다.
그 다음 도 1c에 도시한 바와 같이, TEOS(tetraethylorthosilicate)/O3상압 화학 기상 증착(APCVD ; atmospheric pressure chemical vapor deposition) 방식으로 760Torr 공정 압력하에서 유기금속(organometallic) 액체 소스 화학 물질인 TEOS와 오존(O3)의 열 화학 기상 증착에 의해 산화막(5)을 증착하여 액티브 영역과 필드 영역 간의 소자 분리를 완성한다.
이와 같은 종래의 방법에서는 TEOS/O3상압 화학 기상 증착 막의 일반적인 단점으로 지적되는 웨이퍼 표면에서의 하부 유전체의 화학적 조성(chemical composition) 및 표면 전위 차이에 따른 표면 감도(surface sensitivity) 영향을 극복하지 못한다. 따라서, 웨이퍼 표면에서의 민감한 표면 감도 영향에 의해 얕은 트렌치 부위에서 산화막의 증착후 심(seam ; polymer filament) 현상(도 1c의 6)이 발생된다. 즉, 라이너 산화막은 일반적으로 표면에 불안정한 전위가 잔재한다. 이는 제조상에서 트렌치 형성을 위한 모트 식각시 패턴 밀도간의 전위 차이에 기인하는데, 이러한 특성위에 트렌치를 매입할 경우 상압 화학 기상 증착막의 특성상 표면에서의 흐름성에 영향을 주어 심을 유발시키게 된다. 심은 상압 화학 기상 증착 TEOS/O3공정에서 얕은 트렌치 부위에서 하부막 종류와 트렌치 만곡(curvature) 구조 접경면에 잔재하는 전위 차 및 트렌치 매입시 적층되는 각 막의 계면간 등각 특성(conformal nature)에 기인하여 나타나는 가는 선이다.
그리고, 이러한 심은 후속의 얕은 트렌치를 평탄화하기 위한 화학 기계적 연마(CMP, chemical mechanical polishing), 질화막을 제거하기 위한 습식 식각 및불산(HF) 디글래이즈(deglaze) 동안 손상을 받아 심 틈새가 벌어져 전류 누설의 요인이 되어 집적회로 소자의 전기적 신뢰성에 큰 영향을 주게 된다.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 그 목적은 반도체 소자 분리를 위한 얕은 트렌치에 산화막을 매입한 후 나타나는 심 현상을 방지하는 데 있다.
도 1a 내지 도 1c는 종래의 방법에 따라 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 공정을 개략적으로 도시한 실리콘웨이퍼의 단면도이고,
도 2a 내지 도 2d는 본 발명에 따라 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 공정을 개략적으로 도시한 실리콘웨이퍼의 단면도이다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 트렌치를 매입하기 위하여 TEOS/O3상압 화학 기상 증착으로 얇은 NSG막을 증착하기 이전에, N2O 플라즈마 전처리로 트렌치 내벽의 라이너 산화막 상부를 전하적으로 중성 상태가 되도록 하는 것을 특징으로 한다.
상기에서 TEOS/O3상압 화학 기상 증착은 500℃, 760Torr, 130g/m3내지 135g/m3오존 농도하에서 실시하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.
도 2a 내지 도 2d는 본 발명에 따라 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 공정을 개략적으로 도시한 실리콘웨이퍼의 단면도이다.
먼저 도 2a에 도시한 바와 같이, 실리콘웨이퍼(11)를 열산화하여 패드 산화막(12)을 성장시키고, 그 상부에 화학 기상 증착으로 질화막(13)을 증착한다.
그 다음 도 2b에 도시한 바와 같이, 반도체 소자가 형성될 액티브 영역과 반도체 소자 분리 영역이 형성될 필드 영역을 구분하기 위하여 질화막(13)과 패드 산화막(12)을 패터닝하여 모트 패턴을 형성한 후, 모트 패턴을 마스크로 드러난 실리콘웨이퍼(11)를 모트 식각하여 반도체 소자 분리 영역에 얕은 트렌치를 형성한다. 그리고, 실리콘웨이퍼(11)를 열산화하여 트렌치 내벽에 라이너 산화막(14)을 형성한다. 이때, 라이너 산화막(14)은 실리콘웨이퍼(11)의 모트 식각에 의한 손상을 보상함과 동시에 후속 공정에서 증착되는 물질에 대한 글루층 역할을 한다. 그러나, 라이너 산화막(14)은 표면에 불안정한 전위가 잔재한다.
따라서, 도 2c에 도시한 바와 같이, 실리콘웨이퍼(11) 전면을 N2O 플라즈마 전처리 즉, 라이너 산화막(14) 상부를 N2O 플라즈마 전처리한다. 그러면, 라이너 산화막(14)의 표면의 전위가 둔화되어 표면은 거의 전하적으로 중성 상태로 전이되므로 표면 감도가 둔화된 표면을 유지시켜 준다.
그 다음 도 2d에 도시한 바와 같이, N2O 플라즈마 전처리가 끝난 라이너 산화막(14) 표면위에 TEOS/O3상압 화학 기상 증착 바람직하게는, 500℃, 760Torr, 130g/m3내지 135g/m3정도의 오존 농도하에서 유기금속 액체 소스 화학 물질인 TEOS와 반응 분해시킨 NSG(nondoped silicate glass)막으로서의 산화막(15)을 증착하여 트렌치를 완전히 매입하여 액티브 영역과 필드 영역 간의 소자 분리를 완성한다. 이때, 매입된 NSG막으로서의 산화막(15)은 하부 라이너 산화막(14) 표면의 전하적 중성 상태에 의해 유동성에 영향을 받아 안정한 산화막 망상 조직(network structure)을 형성하여 심 현상이 없는 양질의 막을 얻을 수 있다.
이와 같이 본 발명은 트렌치에 NSG막을 매입한 후 발생하는 심 현상을 방지할 수 있어, 후속의 화학 기계적 연마, 습식 식각 및 불산 디글래이즈 동안의 손상을 최소화하여 집적회로 소자의 전기적 특성인 전류 누설을 안정적으로 줄일 수 있어 반도체 소자 제조 공정의 수율을 향상시킬 수 있을 뿐만 아니라 반도체 소자의 신뢰성을 향상시킬 수 있다.
Claims (3)
- 실리콘웨이퍼 상부에 패드 산화막과 질화막을 형성하고, 질화막과 패드 산화막을 패터닝하여 모트 패턴을 형성하는 단계와;상기 모트 패턴을 마스크로 실리콘웨이퍼를 모트 식각하여 트렌치를 형성하는 단계와;상기 실리콘웨이퍼를 열산화하여 상기 트렌치 내벽에 라이너 산화막을 형성하는 단계와;상기 트렌치에 NSG막을 매입하는 단계를 포함하되,상기 트렌치에 NSG막을 매입하기 이전에, 상기 라이너 산화막 상부를 N2O 플라즈마로 전처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 분리를 위한 얕은 트렌치 제조 방법.
- 제 1 항에 있어서, 상기 트렌치에 NSG막을 매입하는 단계에서, NSG막의 매입은 TEOS/O3상압 화학 기상 증착으로 실시하는 것을 특징으로 하는 반도체 소자 분리를 위한 얕은 트렌치 제조 방법.
- 제 2 항에 있어서, 상기 TEOS/O3상압 화학 기상 증착은, 500℃, 760Torr, 130g/m3내지 135g/m3오존 농도하에서 TEOS와 오존의 분해를 이용하는 것을 특징으로 하는 반도체 소자 분리를 위한 얕은 트렌치 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990010294A KR100315447B1 (ko) | 1999-03-25 | 1999-03-25 | 반도체 소자 분리를 위한 얕은 트렌치 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990010294A KR100315447B1 (ko) | 1999-03-25 | 1999-03-25 | 반도체 소자 분리를 위한 얕은 트렌치 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000061334A KR20000061334A (ko) | 2000-10-16 |
| KR100315447B1 true KR100315447B1 (ko) | 2001-11-28 |
Family
ID=19577728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990010294A KR100315447B1 (ko) | 1999-03-25 | 1999-03-25 | 반도체 소자 분리를 위한 얕은 트렌치 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100315447B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101024254B1 (ko) * | 2003-10-28 | 2011-03-29 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970030645A (ko) * | 1995-11-30 | 1997-06-26 | 김주용 | 반도체 소자의 소자분리절연막 형성방법 |
| KR19980077341A (ko) * | 1997-04-18 | 1998-11-16 | 김영환 | 반도체소자의 소자분리막 형성방법 |
| KR19990000067A (ko) * | 1997-06-02 | 1999-01-15 | 김영환 | 반도체 소자의 제조방법 |
-
1999
- 1999-03-25 KR KR1019990010294A patent/KR100315447B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970030645A (ko) * | 1995-11-30 | 1997-06-26 | 김주용 | 반도체 소자의 소자분리절연막 형성방법 |
| KR19980077341A (ko) * | 1997-04-18 | 1998-11-16 | 김영환 | 반도체소자의 소자분리막 형성방법 |
| KR19990000067A (ko) * | 1997-06-02 | 1999-01-15 | 김영환 | 반도체 소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000061334A (ko) | 2000-10-16 |
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|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20101026 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |